JPS584966A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS584966A JPS584966A JP56102563A JP10256381A JPS584966A JP S584966 A JPS584966 A JP S584966A JP 56102563 A JP56102563 A JP 56102563A JP 10256381 A JP10256381 A JP 10256381A JP S584966 A JPS584966 A JP S584966A
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- JP
- Japan
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- film
- insulating film
- silicon
- semiconductor device
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、多結晶シリコンからなる二重電極構造を有す
るメモリ・セルを含む半導体装置を製造する方法の改良
に関する。
るメモリ・セルを含む半導体装置を製造する方法の改良
に関する。
従来、高容量ＲＡＭ （ｒａｎｄｏｍ ａｃｃｅｓｓ
ｍ＠ｍｏｒｙ ） ｍｌの１トランジスタ・１キヤパシ
タ・メモル・セルで鉱、キャパシタの容量を大にする為
、キャパシタ用電極下方の半導体基板表面には不純物拡
散領域を形成しているが、その領域とキャパシタ用電極
とはセルフ・アテインメントで形成されていない為、そ
れ等の間にずれを生じ易く、電気特性のバラツキが著し
かつえ。
ｍ＠ｍｏｒｙ ） ｍｌの１トランジスタ・１キヤパシ
タ・メモル・セルで鉱、キャパシタの容量を大にする為
、キャパシタ用電極下方の半導体基板表面には不純物拡
散領域を形成しているが、その領域とキャパシタ用電極
とはセルフ・アテインメントで形成されていない為、そ
れ等の間にずれを生じ易く、電気特性のバラツキが著し
かつえ。
第１図乃至第８図は、この種半導体装置を製造する従来
技術を説明する為の工程要所に於ける装置の要部断面説
明図であり・、次に、これ等の図を参照しつつ説明する
。
技術を説明する為の工程要所に於ける装置の要部断面説
明図であり・、次に、これ等の図を参照しつつ説明する
。
第１図参照
（１）例えば窒化７リコン属ｉスクなどを使用し九遇択
的熱酸化法に依ｂ、ｐｍシリコン半導体基板１上にフィ
ールド用二酸化シリコン絶縁膜８を形成する。
的熱酸化法に依ｂ、ｐｍシリコン半導体基板１上にフィ
ールド用二酸化シリコン絶縁膜８を形成する。
（２）前記窒化シリコン属ｉスクなどを除去してから、
熱酸化法に依り、ゲーート絶縁膜３を形成する。
熱酸化法に依り、ゲーート絶縁膜３を形成する。
第８図参照
（３） キャパシタ部分に窓を有するフォト・レジス
ト膜４を形成する。尚、 ４には窓を示している。
ト膜４を形成する。尚、 ４には窓を示している。
（４） 例えば硼素イオンを注入してｐ＋ｌｉ！遮蔽
領域５を形成する。
領域５を形成する。
（５） 引き続き、例えば砒素イオンを注入してｎｕ
ｌｌ蓄積領域６を形成する。
ｌｌ蓄積領域６を形成する。
第３図参照
（６） フォト・レジス１１を除去してから化学気相
成長法（ＣＶＤ法〕を適用して１ｍ＋ｆｆｉ多結晶シリ
多結晶シリコ成膜７゜尚、多結晶シリコンへの不純物の
導入と多結晶シリコンの成長とは別にしても良い。
成長法（ＣＶＤ法〕を適用して１ｍ＋ｆｆｉ多結晶シリ
多結晶シリコ成膜７゜尚、多結晶シリコンへの不純物の
導入と多結晶シリコンの成長とは別にしても良い。
３１１４図参照
（７） ｎｕｌｌ多結晶多結晶シリコ金膜７−ニング
してキャパシタ用電極を形成する為のマスクとなるフォ
ト・レジスト膜８を通常のフォト・リングラフィ技術に
て形成する。
してキャパシタ用電極を形成する為のマスクとなるフォ
ト・レジスト膜８を通常のフォト・リングラフィ技術に
て形成する。
第６図参照
（８） フォト・レジスト膜８をマスクとして多結晶
電極７′を形成する。
電極７′を形成する。
第６図参照
（９） 熱酸化法を適用してキャパシタ用電極７′の
表面に分離絶縁膜９を形成する。
表面に分離絶縁膜９を形成する。
第７図参照
（２）化学気相成長法にて１＋ｆｉ多結晶シリコン膜を
成長させ、これをフォト・リソグラフィ技術にてパター
冊ングし、トランスファ・ゲート用トランジスタのゲー
ト電極１０を形成する。
成長させ、これをフォト・リソグラフィ技術にてパター
冊ングし、トランスファ・ゲート用トランジスタのゲー
ト電極１０を形成する。
第８図参照
（ロ） 例えば、イオン注入法にて砒素イオンを注入し
てトランスファ・ゲート用トランジスタのｎ＋瀝拡歓領
域１１を形成する。
てトランスファ・ゲート用トランジスタのｎ＋瀝拡歓領
域１１を形成する。
（ロ）化学気相成長法にて燐硅酸ガラス絶縁膜νを成長
させ、これを通常のフォト・リングｚ）フイ技術にてパ
ターニングして電極コンタクト窓を形成する。この後、
必要に応じて熱処理して所謂ガラス・す７ｏ−を行な２
ても良い。
させ、これを通常のフォト・リングｚ）フイ技術にてパ
ターニングして電極コンタクト窓を形成する。この後、
必要に応じて熱処理して所謂ガラス・す７ｏ−を行な２
ても良い。
（２）蒸着法にてアル（＝ラム膜を形成し、それをフォ
ト・リソグラフィ技術にてパターニングし電極・配線１
３を形成する。
ト・リソグラフィ技術にてパターニングし電極・配線１
３を形成する。
前記工程説明から判るように、蓄積領域６とキャパシタ
用電極７′の位置合せは完全にフォト・リングラフィの
位置合せ精度に依存している。従って前記したように特
性のバラツキを生じ易い。
用電極７′の位置合せは完全にフォト・リングラフィの
位置合せ精度に依存している。従って前記したように特
性のバラツキを生じ易い。
本発明は、゛製造工程に僅かな改変を加えるだけで、キ
ャパシタの電荷蓄積領域とキャパシタ用電極とをセルフ
・アラインメント方式で形成できるようにするものであ
シ、以下これを詳細に説明する。
ャパシタの電荷蓄積領域とキャパシタ用電極とをセルフ
・アラインメント方式で形成できるようにするものであ
シ、以下これを詳細に説明する。
第９図乃至第臆図嬬本発明−実施例を説明する為の工程
要所に於ける半導体装置の要部断面説明図であり、次に
、これ等の図を参照しつつ記述する。尚、本発明は工程
の前半に特徴があり、後手は前記従来技術と変りない。
要所に於ける半導体装置の要部断面説明図であり、次に
、これ等の図を参照しつつ記述する。尚、本発明は工程
の前半に特徴があり、後手は前記従来技術と変りない。
第９図参照
（１）ｐｆｆｉシリコン半導体基板１に通常の技術を適
用してフィールド用二酸化シリコン絶縁膜２及び二酸化
シリコンのゲート絶縁膜３を形成する。
用してフィールド用二酸化シリコン絶縁膜２及び二酸化
シリコンのゲート絶縁膜３を形成する。
第１０図参照
（２）化学気相成長法にてｉ子機多結晶りリコン膜７を
成長させる。
成長させる。
（３） 例えば熱酸化法にて厚さ例えば５００ （Ｘ
） ｓ＊の二酸化クリコン＠ １４ ｉ形成する。
） ｓ＊の二酸化クリコン＠ １４ ｉ形成する。
第１１図参照
（４）通常のフォト・リングラフィ技術にてキャノ（７
タ領域形成窓ｔＶするフォト・レジスト膜ルを形成すと
。尚、このフォト・レジストはネガ臘のものを使用する
。
タ領域形成窓ｔＶするフォト・レジスト膜ルを形成すと
。尚、このフォト・レジストはネガ臘のものを使用する
。
（５）イオン注入法を適用し、例えば硼素イオンを注入
してｐ中温遮蔽領域Ｓを形成する。
してｐ中温遮蔽領域Ｓを形成する。
（６）引き続き例えば砒素イオンを注入してｎ十臘蓄積
領域６を形成する０ 第Ｕ図参照 （７）常温で圧力例えば５（Ｔｏｒｒ）の弗［（ＨＦ）
ガス中に於いて二酸化シリ；ン膜１４のエツチングを行
なう。
領域６を形成する０ 第Ｕ図参照 （７）常温で圧力例えば５（Ｔｏｒｒ）の弗［（ＨＦ）
ガス中に於いて二酸化シリ；ン膜１４のエツチングを行
なう。
これに依シ、ネガ溢のフォト・レジスト膜「の下に在る
二酸化クリコン膜のみがエッチングされる。
二酸化クリコン膜のみがエッチングされる。
このような現象が起きる理由は解明されていないが、実
験的にｉｌｍすることは容易である。
験的にｉｌｍすることは容易である。
（８） この後、フォト・レジスト膜１５を除去し、
バターニングされた二酸化シリコン膜１４ヲマスクにし
てｎ十置多結晶シリコン膜７をバターニングし、二酸化
シリコン膜１４を除去すれば１８５図に見られる構造が
得られる。従って、前記従来技術を適用してｌｉａ図に
見られる完成品を得ることがで龜る。
バターニングされた二酸化シリコン膜１４ヲマスクにし
てｎ十置多結晶シリコン膜７をバターニングし、二酸化
シリコン膜１４を除去すれば１８５図に見られる構造が
得られる。従って、前記従来技術を適用してｌｉａ図に
見られる完成品を得ることがで龜る。
以上の説明で判るように、本発明に依れば、高容量ＲＡ
ＭＩＩＩ）ランジスタ・ｌキャパシタ・メモリを製造す
るに除し、電荷蓄積領域とキャパシタ用電極をセルフ・
アラインメント方式で形成することができるから、それ
等の間に位置ずれは発生せず、従って、電気特性のバラ
ツキ拡僅少になる。
ＭＩＩＩ）ランジスタ・ｌキャパシタ・メモリを製造す
るに除し、電荷蓄積領域とキャパシタ用電極をセルフ・
アラインメント方式で形成することができるから、それ
等の間に位置ずれは発生せず、従って、電気特性のバラ
ツキ拡僅少になる。
第１図乃至第８図線従来技術に依る工程を１！明する為
の工１ｍｌ！所に於ける牛導体装置の要部断面説明図、
縞９図乃至籐シ図社本発明−実施例を観閲説明図である
。 図に於いて、ｌは基板、！ｉｉ絶縁膜、３はゲート絶縁
膜、５は遮蔽領域、６は蓄積領域、７は多結晶シリコン
膜、１４は二酸化シリコン膜、ｔはフォト・レジスト膜
、７′紘キヤパシタ用電極である。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久 五 部（外３名）第１図 第２図 第３図 第４図 第７図 第９図 第１１図 第１２図
の工１ｍｌ！所に於ける牛導体装置の要部断面説明図、
縞９図乃至籐シ図社本発明−実施例を観閲説明図である
。 図に於いて、ｌは基板、！ｉｉ絶縁膜、３はゲート絶縁
膜、５は遮蔽領域、６は蓄積領域、７は多結晶シリコン
膜、１４は二酸化シリコン膜、ｔはフォト・レジスト膜
、７′紘キヤパシタ用電極である。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久 五 部（外３名）第１図 第２図 第３図 第４図 第７図 第９図 第１１図 第１２図
Claims (1)
- 半導体基板上に薄い絶縁膜を形成し、その上にシリコン
膜を形成し、更にその上に絶縁膜を形成し、腋絶縁膜を
キャパ７タ領域形成用窓を有するネガｆｆｉフォト・レ
ジスト膜で覆い、該ネガ潅フォト・レジスト膜をマスク
にして前記半導体基板にイオン注入して電荷蓄積領域を
形成し、しかる後、弗酸系ガス中にて前記ネガ臘フォト
・レジスト膜直下の絶縁属をエツチングしてから前記窓
内に残され九絶縁膜をマスクにして前記シリコン膜をバ
ターニングしキャパシタ用電極を形成する工程が含まれ
てなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102563A JPS584966A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102563A JPS584966A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS584966A true JPS584966A (ja) | 1983-01-12 |
Family
ID=14330689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102563A Pending JPS584966A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584966A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5649554A (en) * | 1979-09-28 | 1981-05-06 | Hitachi Ltd | Manufacture of semiconductor memory |
-
1981
- 1981-06-30 JP JP56102563A patent/JPS584966A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5649554A (en) * | 1979-09-28 | 1981-05-06 | Hitachi Ltd | Manufacture of semiconductor memory |
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