JPS584978A - 横形接合形電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は横形接合形電界効果トランジスタ（以下Ｊ−
Ｆ］ＩｆＴ＄と称す）の改良に関するものである。

従来のこの種Ｊ−ＰＥＴの概要構造を第１図に示す。

図において、（１）は下部ゲート領域となる一導電形（
例えばＰ形）の半導体基板、（匂はこの半導体基板（１
）上に形成された比較的低不純物濃度で反対導電形（例
えばＮ形）の半導体層、（３）はこの半導体層（２）の
表面から上記半導体基板（１）Ｋ達するように設けられ
て、上記半導体層（２）の所定領域を取り囲む一導電形
の分離領域、（４）はこの分離領域（３）で取り囲まれ
た上記半導体層（２）内に、上記半導体基板（１）との
闇に間隔をおいて選択的に設けられた一導電形の上部ゲ
ート領域、（ηおよび（８）はこの上部ゲート領域（４
）の両側の位置で、上記分離領域（３）で取り囲まれた
上記半導体層（２）内にそれぞれ選択的に設けられ、上
記半導体層（２）より不純物濃度が高い反対導電形の高
濃度ソース領域および高濃度ドレイン領域、（５）は上
記高濃度ソース領域（η近傍の半導体層（２）からなる
ソース領域、（６）Ｆｉ上記高濃度ドレイン領域（８）
近傍の半導体層（２）からなるドレイン領域、（９）は
上記半導体基板（１）と上部ダート領域（４）間の半導
体層（匂からなるチャネール領域、（１１）は上記半導
体基板（１）及び上記ゲート領域（４）と半導体層（２
）闇に形成されるＰＮ接合である。

ｍＫ、コノＪ−ＦｌｉＴの１作原理を簡単に説明する。

Ｊ−ＰＩＩｆＴけ、ソース領域（５）とゲート領域（４
）及び（１）間に逆バイアスを印加し、ＰＮ接合（１１
）からの空乏層上チャネル領域（９）に延ばす事により
、町ヤネル領域（９）のコンダクタンスを変化させて動
作する電圧駆動形の能動素子である、 Ｊ−ＦＩＴにおいて、ソース・ゲート間耐圧（ＶａＧ）
を一定にしてドレイン・ソース間電圧Ｖｐｓを印加し、
ドレイン電流（よりりを流した場合、チャネル領域（９
）の空乏層（ｌＯ）の延びは、第２図に示す如く、ｆ’
ｒネル領域（呻での電圧降Ｆの為に、ソース（５）ＩＩ
Ｉよりドレイン（６）ＩＩＩでの延びの方が大きくなる
。この時、ドレイン・ゲート間プレイクダクン耐圧（Ｂ
Ｖｏａｏ）は、空乏層（ｌＯ）が高濃度ドレイン領域（
８）に到達して空乏層（１０）の延びがおさえられても
、電界強度が半導体の臨界強度に到するまではプレイク
ダクンを起こさないので、通常はグレイクダクン以Ｉｎ
ＪＫ”ｌ！空乏層１０）が高濃度ドレイン領域（８）に
到達していた。

従来の構造のＪ−ＰＥＴにおいては、リース領域とドレ
イン領域を対称パターンにした万がソースとドレインを
逆にしても特性が変らないので便利でン領域（８）と上
部ゲート領域（４）間距離°（以下βとする＞Ｆｉ同じ
であった。ところが、Ｖｎｓを印加しド・レイン電流（
より８）を流して実際の動作を行っている時のゲート・
リーク電流（以下過剰ゲート・リーク電流と称す）が、
Ｎ−チャネルＪ−ＩＦＩＩＩＴの場合、機種によって多
少の違いはあるが、Ｖｐｓ＋−１１）＝１５Ｖ位から急
激に増加し、その結果Ｊ−ＰＥＴの実動作においては高
耐圧動作が出来ない欠点がある。又、Ｊ−ＦＩＣＴのソ
ース・ゲート間グレイクダクン耐圧（ＢＹｇｏｏ）ｊｄ
ｌ、Ｔ−ＰＥＴ　＋７）動作状態においてはチャネル領
域（鴫の高さくａ）が数μｍなので、チャネル領域（→
がピンチオフするためＫｕ数Ｖあれば十分であり、ＢＶ
ＤＧＯよりかなり小さな値で良（、ＢＶｏａｏと同じ値
にする必＊Ｆｉない。

しかし、従来は、Ｊ−ＰＩＩｆＴの過剰ダート・リーク
電流の発生原因が不明であった為、βをαより大きくす
るメリットは余りなく、むしろαとβを同じ距離にして
おいた方がメリットが大きいと考えられてい′ｆｃ。

ところが最近、過剰ゲート・リーク電流発生の原因は、
下記の通りであることがわかった。Ｎ−チャネルＪ−Ｉ
ＦｌｅＴの場合、ゲートはソースとドレインに対して常
に負の電圧になっている。このような状態でＶｐａが増
加すると、チャネル領域（９）のドレイン側電界が高ま
り、電子の衝突電離を起こす弱いなだれ増倍効果によっ
て少数キャリヤーが発生する。この少数キャリヤーがゲ
ートへ流れ込んでリーク電流の増加となる為であること
がわかった。このリーク電流を減少させる為には、ドレ
イン側での電界強度を弱める必要がある。

本発明はこのよう４点に鑑みてなされ六本ので、αを要
求されるＢＶｓｇｏ　を得るのに必要な距離に縮メ、か
つβを十分広く取る事により、ドレイン側の空乏層を広
く延ばし、電界の集中を弱めて過剰ダート・リーク電流
を減少させようとするものである。

以下、本発明の一実施例にりいて説明する。

第３図に示す如く、本発明による素子は、αよりβの方
が大きくなるように設計されている。このような構造に
おいては、ソースとドレインの互換性はなく、要求され
るＢＶｏａｏ値が出るにとどめ、それ以上の耐圧は出な
くても良い構造となっている。−万、βは十分大きく取
っである為に、空乏層（１０）はドレイン電流 表面のパッシベイション膜を強化する、あるい−はフィ
ールドプレイド電極を半導体層（２）と上部ゲート領域
（旬間のＰＮ接合（１１）の露出部上に絶縁膜を介して
被着する等の方法で表面状態を良好にすると、表面近傍
の空乏層はさらに広く延で、効果は増大する。

空乏層が広く延びるという事は電界集中を弱めるという
事であり、その結果、過剰ゲート・リーク電流は減少し
、素子の高耐圧動作が可能となる。

上述ノ如＜　、本１１ｓｌＪノ、ｙ−ｙｍｙＦｉ、ＢＹ
ａｇＯ、ＢＶＤＧＯ値それぞれに対して最適のα、βを
設計する事により、過剰ダート・リーク電流を減少させ
ようとするものである。

本・発明はパターン変更のみで実施可能であり。

製造プロセス等は従来と同じ方法で製造することが出来
るのけもちろんである。

【図面の簡単な説明】

第１図は従来のＪ−ＦＩＴを示す断面図、第２図は従来
のＪ−ＰＩＢＴの空乏層の延びを示す断面図、第３図は
本発明の′一実施例を示す断面図である。 図において、（１）は半導体基板、（２）は半導体層、
（４）は上部ゲート領域、（′ｎＦｉ高濃度ソース領域
、（８）は高濃度ドレイン領域である。 なお、図中同一符号は同−又は相当部分を示す。 代　理　人　　葛　　野　　　信　　−第２図 第３図 ３４５−

Claims (1)

【特許請求の範囲】
1. 下部ゲート領域を構成する一導電形の半導体基板、この
   半導体基板上に形成された反対導電形の半導体層、この
   半導体層内に上記半導体基板との闇に間隔をおいて選択
   的に設けられた一導電形の上部ゲート領域、この上部ゲ
   ート領域の両側の位置でそれぞれ上記半導体層内に選択
   的に設けられ、上記半導体層より不純物濃度が高い反対
   導電形の高濃度ソース領域と高濃度ドレイン領域を備え
   、上記高濃度ドレイン領域と上部ゲート領域間の距離を
   上記高濃度ソース領域と上部ダート領域間の距離より大
   きくしたことを特徴とする横形接合形電界効果トランジ
   スタ。