JPH04127480A - 高耐圧低抵抗半導体装置及びその製造方法 - Google Patents
高耐圧低抵抗半導体装置及びその製造方法Info
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- JPH04127480A JPH04127480A JP2250482A JP25048290A JPH04127480A JP H04127480 A JPH04127480 A JP H04127480A JP 2250482 A JP2250482 A JP 2250482A JP 25048290 A JP25048290 A JP 25048290A JP H04127480 A JPH04127480 A JP H04127480A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はその動作がＯＦＦの時は高耐圧を保持し、Ｏ
Ｎの時には低抵抗である半導体装置に関するものである
。
Ｎの時には低抵抗である半導体装置に関するものである
。
第８図は従来のＰＮ接合を有するダイオードの断面図で
ある。Ｎ＋基板１上にエピタキシャルＮ−層２を設け、
更にその上に例えばボロン注入によりＰ ３層を得る。
ある。Ｎ＋基板１上にエピタキシャルＮ−層２を設け、
更にその上に例えばボロン注入によりＰ ３層を得る。
Ｎ＋基板１及びＰ 層３にはそれぞれ電極８．７を設け
る。
る。
上記の様な構造を有するダイオードに対して順方向、即
ち電極７を介してＰ＋層３に高電位、電極８を介してＮ
＋基板に低電位を与えると、Ｐ＋層３とＮ−層２の形成
するＰＮ接合は順バイアスされ、導通する。
ち電極７を介してＰ＋層３に高電位、電極８を介してＮ
＋基板に低電位を与えると、Ｐ＋層３とＮ−層２の形成
するＰＮ接合は順バイアスされ、導通する。
一方、同様にしてＰ＋層３に低電位、Ｎ＋基板１に高電
位を与えると、上記ＰＮ接合は逆バイアスされ、空乏層
が延び、空乏層で印加電圧を支える。但し、その不純物
濃度の大小関係から、空乏層はＰ＋層３には殆ど延びず
、Ｎ 層２中に延びる。この空乏層によって支え得る電
圧が逆方向電圧印加時の耐圧であるが、多くの場合所定
の耐圧に対してはＮ 層２が全て空乏化される状態で用
いられる。空乏層の長さが長い程、空乏層の支える電圧
か高く、従って耐圧も大きくとれるからである。
位を与えると、上記ＰＮ接合は逆バイアスされ、空乏層
が延び、空乏層で印加電圧を支える。但し、その不純物
濃度の大小関係から、空乏層はＰ＋層３には殆ど延びず
、Ｎ 層２中に延びる。この空乏層によって支え得る電
圧が逆方向電圧印加時の耐圧であるが、多くの場合所定
の耐圧に対してはＮ 層２が全て空乏化される状態で用
いられる。空乏層の長さが長い程、空乏層の支える電圧
か高く、従って耐圧も大きくとれるからである。
上記理由により、耐圧を大きくする為にはＮ層２の厚さ
を増すことが要求される。しかし、Ｎ層２の厚さを増す
と順方向電圧印加時の抵抗（以下ｒＯＮ抵抗」）は、こ
れに伴って増大するという問題点があった。
を増すことが要求される。しかし、Ｎ層２の厚さを増す
と順方向電圧印加時の抵抗（以下ｒＯＮ抵抗」）は、こ
れに伴って増大するという問題点があった。
同様の問題はダイオードのみならず、トランジスタでも
生じていた。
生じていた。
第９図は従来のＶＤＭＯＳトランジスタの断面図である
。Ｎ＋基板１上にエピタキシャルＮ−層２が設けられ、
ボロン注入等によりＰ型のウェル領域３が、ヒ素注入等
によりＮ＋型のソース領域４がそれぞれ設けられる。そ
の後Ｎ 層２上にはケート酸化膜１２．パッシベーショ
ン１１５． ゲート電極６．ソース電極７が設けられる
。また、Ｎ“層１の裏面にはドレイン電極８が設けられ
る。
。Ｎ＋基板１上にエピタキシャルＮ−層２が設けられ、
ボロン注入等によりＰ型のウェル領域３が、ヒ素注入等
によりＮ＋型のソース領域４がそれぞれ設けられる。そ
の後Ｎ 層２上にはケート酸化膜１２．パッシベーショ
ン１１５． ゲート電極６．ソース電極７が設けられる
。また、Ｎ“層１の裏面にはドレイン電極８が設けられ
る。
上記の様に構成されたＶＤＭＯＳはＮチャネル型であり
、ソース電極７とゲート電極６を低電位にし、ドレイン
電極８を高電位とするとゲート電極６直下のウェル領域
３表面はＮ反転せず、上記ダイオードの例と同様にウェ
ル領域３とＮ 層２が形成するＰＮ接合がら空乏層がＮ
層２中に延び、通常この空乏層がＮ 基板１．にまで
達する状態で耐圧が保持される（ＯＦＦ状！り。この場
合も不純物濃度の大小関係から、空乏層は殆どＮ層２中
に形成される。
、ソース電極７とゲート電極６を低電位にし、ドレイン
電極８を高電位とするとゲート電極６直下のウェル領域
３表面はＮ反転せず、上記ダイオードの例と同様にウェ
ル領域３とＮ 層２が形成するＰＮ接合がら空乏層がＮ
層２中に延び、通常この空乏層がＮ 基板１．にまで
達する状態で耐圧が保持される（ＯＦＦ状！り。この場
合も不純物濃度の大小関係から、空乏層は殆どＮ層２中
に形成される。
この状態からゲート電極６を高電位にするとウェル領域
３のゲート電極６直下の表面部分がＮ反転し、電子はウ
ェル領域３のＮ反転した部分を通ってＮ 基板１へと流
れ、ＯＮ状態となる。
３のゲート電極６直下の表面部分がＮ反転し、電子はウ
ェル領域３のＮ反転した部分を通ってＮ 基板１へと流
れ、ＯＮ状態となる。
耐圧の最大値はＮ＋基板１．Ｎ−層２．ウェル領域３の
不純物濃度や厚みに依存するが、上記ダイオードの場合
と同様、空乏層が延びて耐圧を支えるＮ−層２が厚い方
が耐圧は高い。一方、ＯＮ抵抗は主としてウェル領域３
のＮ反転した部分の抵抗（以下「チャネル抵抗」）と、
隣接するウェル領域３間のＪＦＥＴ抵抗とＮ 層・２の
抵抗に依存する。このうちチャネル抵抗とＪＦＥＴ抵抗
はプロセス技術、例えばウェル領域３を薄く形成するな
どして改善される。Ｎ 層２の抵抗はその不純物濃度が
高い程小さく、その厚みが厚い程増大する。
不純物濃度や厚みに依存するが、上記ダイオードの場合
と同様、空乏層が延びて耐圧を支えるＮ−層２が厚い方
が耐圧は高い。一方、ＯＮ抵抗は主としてウェル領域３
のＮ反転した部分の抵抗（以下「チャネル抵抗」）と、
隣接するウェル領域３間のＪＦＥＴ抵抗とＮ 層・２の
抵抗に依存する。このうちチャネル抵抗とＪＦＥＴ抵抗
はプロセス技術、例えばウェル領域３を薄く形成するな
どして改善される。Ｎ 層２の抵抗はその不純物濃度が
高い程小さく、その厚みが厚い程増大する。
従って、耐圧とＯＮ抵抗はトレードオフの関係にあり、
耐圧を高めようとするとＯＮ抵抗の低減が図れないとい
う問題点があった。
耐圧を高めようとするとＯＮ抵抗の低減が図れないとい
う問題点があった。
この発明はこのような問題点を解決するためになされた
もので、耐圧とＯＮ抵抗のトレードオフの関係を改善し
、その動作がＯＦＦの時には高耐圧を保持し、ＯＮの時
には低抵抗である半導体装置を得ることを目的とする。
もので、耐圧とＯＮ抵抗のトレードオフの関係を改善し
、その動作がＯＦＦの時には高耐圧を保持し、ＯＮの時
には低抵抗である半導体装置を得ることを目的とする。
この発明は第１．第２主面を有する第１導電型の第１半
導体層と、上記第１半導体層の上記第１主面上に形成さ
れた上記第１半導体層よりも不純物濃度の高い第１導電
型の第２半導体層と、上記第１半導体層の上記第２主面
上に形成された第２導電型の第３半導体層若しくは金属
層とを備え、耐圧保持状態において上記第１．第３半導
体層が形成するＰＮ接合若しくは上記第１半導体と上記
金属層が形成するショットキー接合から延びる空乏層が
、殆ど上記第１半導体層中に形成されて上記第２半導体
層にまで達する様に、上記第１．第３半導体層の不純物
濃度と厚み若しくは上記第１半導体層の不純物濃度と厚
みが選ばれ、上記ＰＮ接合もしくはショットキー接合か
ら上記第２半導体層へ向かう方向に従って、上記方向に
垂直な上記第１半導体層の少なくとも一部の断面積が減
少するようにしたものである。
導体層と、上記第１半導体層の上記第１主面上に形成さ
れた上記第１半導体層よりも不純物濃度の高い第１導電
型の第２半導体層と、上記第１半導体層の上記第２主面
上に形成された第２導電型の第３半導体層若しくは金属
層とを備え、耐圧保持状態において上記第１．第３半導
体層が形成するＰＮ接合若しくは上記第１半導体と上記
金属層が形成するショットキー接合から延びる空乏層が
、殆ど上記第１半導体層中に形成されて上記第２半導体
層にまで達する様に、上記第１．第３半導体層の不純物
濃度と厚み若しくは上記第１半導体層の不純物濃度と厚
みが選ばれ、上記ＰＮ接合もしくはショットキー接合か
ら上記第２半導体層へ向かう方向に従って、上記方向に
垂直な上記第１半導体層の少なくとも一部の断面積が減
少するようにしたものである。
この発明において、第１導電型の第１半導体層が第２導
電型の第３の半導体層と作るＰＮ接合で、若しくは第１
導電型の第１半導体層が金属層と作るショットキー接合
で、それぞれ形成される空乏層かほとんど第１半導体層
中に形成されて、第２半導体層まで達し、かつこの第１
半導体層の断面積がＰＮ接合若しくはショットキー接合
から離れる程減少するため、従来の、断面積の減少しな
い場合と比較して電界の傾斜は緩やかとなり、耐圧が向
上する。
電型の第３の半導体層と作るＰＮ接合で、若しくは第１
導電型の第１半導体層が金属層と作るショットキー接合
で、それぞれ形成される空乏層かほとんど第１半導体層
中に形成されて、第２半導体層まで達し、かつこの第１
半導体層の断面積がＰＮ接合若しくはショットキー接合
から離れる程減少するため、従来の、断面積の減少しな
い場合と比較して電界の傾斜は緩やかとなり、耐圧が向
上する。
第１図 （ａ）〜（Ｃ）はこの発明の一実施例であるダ
イオードを示す断面図である。第１図（ａ）においては
第８図の従来のダイオードと同様にＰＮ接合を有するが
、Ｎ 層２１はＰＮ接合からＮ＋＋板１へ向かうに従っ
てその断面積が減少しており、その代わりにＮ−層２２
が充填されている。
イオードを示す断面図である。第１図（ａ）においては
第８図の従来のダイオードと同様にＰＮ接合を有するが
、Ｎ 層２１はＰＮ接合からＮ＋＋板１へ向かうに従っ
てその断面積が減少しており、その代わりにＮ−層２２
が充填されている。
上記の様な構造において、電極７に低電位、電極８に高
電位を印加するとＰ＋層３とＮ−層２１が形成するＰＮ
接合からの空乏層は印加電圧増加に従ってＮ 層２１中
を延びていき、Ｎ 基板１に達する。即ち、空乏層の形
状もＮ 層２１の様な形状となる。Ｐ＋層３は高不純物
濃度であるので空乏層はＰ＋層層側側は殆ど延びない。
電位を印加するとＰ＋層３とＮ−層２１が形成するＰＮ
接合からの空乏層は印加電圧増加に従ってＮ 層２１中
を延びていき、Ｎ 基板１に達する。即ち、空乏層の形
状もＮ 層２１の様な形状となる。Ｐ＋層３は高不純物
濃度であるので空乏層はＰ＋層層側側は殆ど延びない。
この場合の耐圧とＯＮ抵抗のトレードオフの関係につい
て第８図の従来のダイオードの場合と比較しつつ詳述す
る。
て第８図の従来のダイオードの場合と比較しつつ詳述す
る。
第２図（ａ）は第８図に対応する、また第２図（ｂ）は
第１図（ａ）〜（ｃ）に対応するそれぞれ逆方向電圧印
加時の電界の様子を示す図である。なお位置座標Ｘとし
てはＰ＋層３かりＮ 基板１へ向かう方向を正とし、原
点としてＰＮ接合の位置をとった。
第１図（ａ）〜（ｃ）に対応するそれぞれ逆方向電圧印
加時の電界の様子を示す図である。なお位置座標Ｘとし
てはＰ＋層３かりＮ 基板１へ向かう方向を正とし、原
点としてＰＮ接合の位置をとった。
従来のダイオードの場合、Ｎ 層２の断面積５（Ｘ）は
Ｘに依存せずＳ （ｘ）■５（０）となる。よってＰｏ
１ｓｓｏｎの式より、電圧を■としてｄ Ｖ／ｄｘ２
− −Ｃ・ （１） 但し、 Ｃ−ｑＮｏ／ε ・・・（２）ｑ
： 電子の電荷量 Ｎ、：Ｎ−層２の不純物濃度 ε ： Ｎ 層２の誘電率 を得る。低電位側、即ちＮ 基板１の電位を基準にとり
、この位置のＸ座標即ちＮ 層２の厚さをａとすると、
境界条件として （−ｄＶ／ｄｘ） ＝ ０ −（３）ｗ
ａ Ｖ（ａ）−０・・・（４） が成立し、これを用いて （１）式を解くと、高電位側
の電圧、即ち空乏層がＮ 層２全体に延びた場合の耐圧
は、 Ｉ Ｖ（０） ｌ −ａ２Ｃ／２ −（５）
となり、またＰＮ接合部での電界強度（アバランシェを
起こさない最大電界）は Ｆ−１（−ｄＶ／ｄｘ） ｌ ＝Ｃａ ＝１６
）ｘ＝０ となる。
Ｘに依存せずＳ （ｘ）■５（０）となる。よってＰｏ
１ｓｓｏｎの式より、電圧を■としてｄ Ｖ／ｄｘ２
− −Ｃ・ （１） 但し、 Ｃ−ｑＮｏ／ε ・・・（２）ｑ
： 電子の電荷量 Ｎ、：Ｎ−層２の不純物濃度 ε ： Ｎ 層２の誘電率 を得る。低電位側、即ちＮ 基板１の電位を基準にとり
、この位置のＸ座標即ちＮ 層２の厚さをａとすると、
境界条件として （−ｄＶ／ｄｘ） ＝ ０ −（３）ｗ
ａ Ｖ（ａ）−０・・・（４） が成立し、これを用いて （１）式を解くと、高電位側
の電圧、即ち空乏層がＮ 層２全体に延びた場合の耐圧
は、 Ｉ Ｖ（０） ｌ −ａ２Ｃ／２ −（５）
となり、またＰＮ接合部での電界強度（アバランシェを
起こさない最大電界）は Ｆ−１（−ｄＶ／ｄｘ） ｌ ＝Ｃａ ＝１６
）ｘ＝０ となる。
一方、ＯＮ抵抗はＮ 層２の材料固有の比例定数をＫと
して、 Ｒ１−Ｋ ａ ／ Ｓ （０） ＝・
（７）となる。
して、 Ｒ１−Ｋ ａ ／ Ｓ （０） ＝・
（７）となる。
さて、第１図（ａ）で示される本発明を適用したダイオ
ードについては第２図（ｂ）に示すように、その断面積
がＸの増大に従って指数関数的に減少する場合を考える
。即ち、断面積が ５（ｘ） −５（０）ｅｘｐ （−ｘ／ａ） −（
８）と表わされるとする。この場合も従来のダイオード
の場合と同様にして電界を求める。但しｄＳ（ｘ） ／
ｄｘ −−５（ｘ） ／ａ −１９）に注意し、 （−ｄＶ／ｄｘ） ＝ −Ｆ −１１０）
−Ｄ なる境界条件、即ちＰＮ接合部分での電界強度は従来の
ダイオードと変わらないことに注意すると（−ｄＶ／ｄ
ｘ） ＝ −Ｆ （一定） ・
（１１）となり、空乏層にかかる電界は位置Ｘによ
らず一定であることがわかる。但し、Ｎ＋基板１中のわ
ずかな部分において電界の低下が見られるが、（図中ａ
−ａ’の部分）、Ｎ＋基板１中の不純物濃度は高いので
ａ’ −ａとみなして良い。
ードについては第２図（ｂ）に示すように、その断面積
がＸの増大に従って指数関数的に減少する場合を考える
。即ち、断面積が ５（ｘ） −５（０）ｅｘｐ （−ｘ／ａ） −（
８）と表わされるとする。この場合も従来のダイオード
の場合と同様にして電界を求める。但しｄＳ（ｘ） ／
ｄｘ −−５（ｘ） ／ａ −１９）に注意し、 （−ｄＶ／ｄｘ） ＝ −Ｆ −１１０）
−Ｄ なる境界条件、即ちＰＮ接合部分での電界強度は従来の
ダイオードと変わらないことに注意すると（−ｄＶ／ｄ
ｘ） ＝ −Ｆ （一定） ・
（１１）となり、空乏層にかかる電界は位置Ｘによ
らず一定であることがわかる。但し、Ｎ＋基板１中のわ
ずかな部分において電界の低下が見られるが、（図中ａ
−ａ’の部分）、Ｎ＋基板１中の不純物濃度は高いので
ａ’ −ａとみなして良い。
よって耐圧は
Ｖ（０） ｌ −Ｆ ａ −（１２）
となり、これは （６）式よりａ２Ｃに等しく、 （５
）式の従来の場合と比較して２倍の耐圧が得られること
がわかる、よって、本実施例ではＮ″″層２層中１中界
が一定であるので、従来のダイオードのＮ 層２の半分
の厚さで従来と同じ耐圧を得ることができる。
となり、これは （６）式よりａ２Ｃに等しく、 （５
）式の従来の場合と比較して２倍の耐圧が得られること
がわかる、よって、本実施例ではＮ″″層２層中１中界
が一定であるので、従来のダイオードのＮ 層２の半分
の厚さで従来と同じ耐圧を得ることができる。
ここで耐圧を等しく考えた場合、即ち本実施例において
Ｎ−層２１の厚さを半分にしてａ ／ ２としく但しＳ
（ｘ）の関数形は変えない）、そのＯＮ抵抗を考える
と、 Ｒ２−Ｋ Ｉ、 ［１／ Ｓ （ｘ） ］ ｄ ｘ−
［ｅ ｘ ｐ （１／２） −１］ Ｋａ／５（０）・
・・（１３） となり、（７）式と比較してＯＮ抵抗は約０．６倍に低
減できトレードオフが改善されることがわかる。
Ｎ−層２１の厚さを半分にしてａ ／ ２としく但しＳ
（ｘ）の関数形は変えない）、そのＯＮ抵抗を考える
と、 Ｒ２−Ｋ Ｉ、 ［１／ Ｓ （ｘ） ］ ｄ ｘ−
［ｅ ｘ ｐ （１／２） −１］ Ｋａ／５（０）・
・・（１３） となり、（７）式と比較してＯＮ抵抗は約０．６倍に低
減できトレードオフが改善されることがわかる。
以上の説明はＮ−層２１の断面積が、Ｎ”基板１へ向か
うに従って指数関数的に減少する場合を示したが、指数
関数的でなくとも断面積が減少する限り例えばＮ 層２
１が角錐状、球状、半円柱状等の形状に形成されていて
も同等の効果を奏する。
うに従って指数関数的に減少する場合を示したが、指数
関数的でなくとも断面積が減少する限り例えばＮ 層２
１が角錐状、球状、半円柱状等の形状に形成されていて
も同等の効果を奏する。
また （７）式で示される比例定数には不純物濃度ＮＤ
にほぼ反比例するので、従来の場合と本実施例の場合と
で不純物濃度が異なるとすれば上述の考え方を踏襲して Ｒ２／ Ｒ１４ ２，２ （Ｃ／Ｃ）［ｅｘｐ （Ｃ’ ／２Ｃ）−１１・・・（
１４） Ｃ′４ ｑＮ ′／ε ・・・（Ｉ５）Ｎｏ
： Ｎ″″層２１の不純物濃度を得る。但し、本
実施例のＮ−層２１の誘電率は従来の場合のＮ″″″層
２れと等しいとした。
にほぼ反比例するので、従来の場合と本実施例の場合と
で不純物濃度が異なるとすれば上述の考え方を踏襲して Ｒ２／ Ｒ１４ ２，２ （Ｃ／Ｃ）［ｅｘｐ （Ｃ’ ／２Ｃ）−１１・・・（
１４） Ｃ′４ ｑＮ ′／ε ・・・（Ｉ５）Ｎｏ
： Ｎ″″層２１の不純物濃度を得る。但し、本
実施例のＮ−層２１の誘電率は従来の場合のＮ″″″層
２れと等しいとした。
このＲ／ＲとＮ ／Ｎ、の関係を第２図１Ｄ
（Ｃ）に示す。図かられかる様にＮ−層２１の厚さがＮ
層２の厚さの半分のときにはＮ ／ＮＤ〜３でＲ／
Ｒは最も改善され、Ｒ２／Ｒ１４０，４となり、同耐圧
でＯＮ抵抗は半分以下にすることができる。
層２の厚さの半分のときにはＮ ／ＮＤ〜３でＲ／
Ｒは最も改善され、Ｒ２／Ｒ１４０，４となり、同耐圧
でＯＮ抵抗は半分以下にすることができる。
またＮ−層２１以外の、Ｐ＋層３とＮ“基板１との間に
はＮ″″−層２２ではなく、第１図（ｂ）に示すように
Ｐ−層２３が存在してもよく、又−第１図（Ｃ）に示す
ように半導体を充填しない場合にも同様の効果を奏する
。
はＮ″″−層２２ではなく、第１図（ｂ）に示すように
Ｐ−層２３が存在してもよく、又−第１図（Ｃ）に示す
ように半導体を充填しない場合にも同様の効果を奏する
。
また、Ｐ 層３がなく、金属の電極７とＮ 層２がショ
ットキー接合を形成するダイオードについても同様にし
て効果を奏する。即ち第３図（ａ）〜（Ｃ）に示す様に
Ｎ−層２１の断面積がＮ＋基板１へ向かうに従って減少
していく場合にも同様の効果を奏する。同図（ａ）はＮ
−層２１以外のＰ＋層３とＮ 基板１の間をＮ−層２２
で充填した場合を、同図（ｂ）はＰ″″−層２３で充填
した場合を、同図（Ｃ）は何も充填しない場合をそれぞ
れ示す。
ットキー接合を形成するダイオードについても同様にし
て効果を奏する。即ち第３図（ａ）〜（Ｃ）に示す様に
Ｎ−層２１の断面積がＮ＋基板１へ向かうに従って減少
していく場合にも同様の効果を奏する。同図（ａ）はＮ
−層２１以外のＰ＋層３とＮ 基板１の間をＮ−層２２
で充填した場合を、同図（ｂ）はＰ″″−層２３で充填
した場合を、同図（Ｃ）は何も充填しない場合をそれぞ
れ示す。
また以上の実施例の様な、Ｎ 層２１の断面積がＮ 基
板１へ向かうに従つて減少する形状の作製方法について
は次の実施例で詳述する。
板１へ向かうに従つて減少する形状の作製方法について
は次の実施例で詳述する。
第４図 （ａ）〜（ｇ）は本発明を適用したＶＤＭＯＳ
トランジスタの断面図であり、製造工程順に示したもの
である。以下にまず製造工程について述へ、次いで動作
について述べる。
トランジスタの断面図であり、製造工程順に示したもの
である。以下にまず製造工程について述へ、次いで動作
について述べる。
第４図（ａ）はエピタキシャルＮ−層２２を有するシリ
コンのＮ 基板１において、Ｎ−層２２上にバターニン
グされた窒化膜１０をマスクとし、Ｎ 層２２をウェッ
トエツチングした所を示す。
コンのＮ 基板１において、Ｎ−層２２上にバターニン
グされた窒化膜１０をマスクとし、Ｎ 層２２をウェッ
トエツチングした所を示す。
エツチング液の成分により、エツチング形状は変化する
が、第４図では例えばエツチング液の成分としてＫＯＨ
やＮａＯＨを含んだ場合に見られる異方性エツチングの
場合について説明する。
が、第４図では例えばエツチング液の成分としてＫＯＨ
やＮａＯＨを含んだ場合に見られる異方性エツチングの
場合について説明する。
同図（ｂ）は窒化膜１０を取り除き、エツチングされた
部分にエピタキシャルＮ 層２１を設けた所を示す。
部分にエピタキシャルＮ 層２１を設けた所を示す。
この後熱酸化膜］１を形成し、図示されないレジストで
バターニングし、注入前酸化を行った後ボロンを注入し
、レジストを除去してアニールによって拡散を行い、Ｐ
層３１を形成する（同図（Ｃ））。
バターニングし、注入前酸化を行った後ボロンを注入し
、レジストを除去してアニールによって拡散を行い、Ｐ
層３１を形成する（同図（Ｃ））。
次に酸化膜１１を全面除去してゲート酸化膜１２を形成
し、ゲート電極としてポリシリコンロをその上部に形成
する。この後ポリシリコンロをバターニングし、その後
再度ボロンを注入してアニールによって拡散を行い、２
層３２を形成する。
し、ゲート電極としてポリシリコンロをその上部に形成
する。この後ポリシリコンロをバターニングし、その後
再度ボロンを注入してアニールによって拡散を行い、２
層３２を形成する。
即ちＰ層３１．３２は２層３を形成する（同図（ｄ））
。アニール時に２層３上に形成された酸化膜を除去した
あと、パターニングされたレジスト１３と、ポリシリコ
ンロをマスクとしてヒ素を注入しく同図（ｅ））、しか
る後レジスト１３を除去してアニールによってＮ＋層４
を形成する。この後パッシベーション膜として例えばＰ
ＳＧ５を形成する（同図（ｒ））。更に２層３の一部と
Ｎ＋層４の一部の両方が露出するように、これらの直上
のＰＳＧ５をパターニングにより開口し、ソース電極と
してＡｆｌ−８ｉ７をスバタリングにより形成する。
。アニール時に２層３上に形成された酸化膜を除去した
あと、パターニングされたレジスト１３と、ポリシリコ
ンロをマスクとしてヒ素を注入しく同図（ｅ））、しか
る後レジスト１３を除去してアニールによってＮ＋層４
を形成する。この後パッシベーション膜として例えばＰ
ＳＧ５を形成する（同図（ｒ））。更に２層３の一部と
Ｎ＋層４の一部の両方が露出するように、これらの直上
のＰＳＧ５をパターニングにより開口し、ソース電極と
してＡｆｌ−８ｉ７をスバタリングにより形成する。
最後にＮ 基板１の裏面にドレイン電極としてＡｌ−３
ｉ８をスバタリングにより形成する（同図（ｇ））。
ｉ８をスバタリングにより形成する（同図（ｇ））。
以上の様にして作製されたｖＤＭＯＳトランジスタでは
Ｎ−層２１は２層３からＮ＋基板１へ向かうに従ってそ
の断面積が減少する構成となっている。従って、ソース
電極７とゲート電極６を低電位にし、ドレイン電極８を
高電位とした場合、即ちＯＦＦ状態では第１図（ａ）で
示したダイオードの実施例の場合と同様に、第９図で示
した従来のＶＤＭＯＳと同じ耐圧をＮ 層２より薄いＮ
層２１で支えることができ、ゲート電極６が高電位の時
、即ちＯＮ状態での抵抗は低減できるので、耐圧とＯＮ
抵抗のトレードオフの関係は改善される。
Ｎ−層２１は２層３からＮ＋基板１へ向かうに従ってそ
の断面積が減少する構成となっている。従って、ソース
電極７とゲート電極６を低電位にし、ドレイン電極８を
高電位とした場合、即ちＯＦＦ状態では第１図（ａ）で
示したダイオードの実施例の場合と同様に、第９図で示
した従来のＶＤＭＯＳと同じ耐圧をＮ 層２より薄いＮ
層２１で支えることができ、ゲート電極６が高電位の時
、即ちＯＮ状態での抵抗は低減できるので、耐圧とＯＮ
抵抗のトレードオフの関係は改善される。
また、Ｎ 層２１は必ずしもエピタキシャル成長にて作
製する必要はなく、これを基板としてＮ“基板１と貼り
合わせる様にしてもよい。これを以下に説明する。第５
図（ａ）〜（ｇ）は本発明を適用したｖＤＭＯＳトラン
ジスタの断面図であり、第４図で説明したのとは異なる
方法で作製する過程を工程順に示したものである。
製する必要はなく、これを基板としてＮ“基板１と貼り
合わせる様にしてもよい。これを以下に説明する。第５
図（ａ）〜（ｇ）は本発明を適用したｖＤＭＯＳトラン
ジスタの断面図であり、第４図で説明したのとは異なる
方法で作製する過程を工程順に示したものである。
第５図（ａ）はシリコンのＮ−基板２１上にパタニング
された窒化膜１０をマスクとしてＮ−基板２１をエツチ
ングした所を示す。第４図で説明した様にエツチング形
状はエツチング液の成分で種々異なり、円形やＶ字形な
どの任意の形状にできる。第５図では曲面状にエツチン
グされる場合について説明する。
された窒化膜１０をマスクとしてＮ−基板２１をエツチ
ングした所を示す。第４図で説明した様にエツチング形
状はエツチング液の成分で種々異なり、円形やＶ字形な
どの任意の形状にできる。第５図では曲面状にエツチン
グされる場合について説明する。
同図（ｂ）はＮ−基板２１のエツチングした面を鏡面仕
上げし、鏡面を有する新たなＮ＋基板１を用いて両者の
鏡面同士をウェハ貼り合わせ技術によって貼り合わせ、
Ｎ 基板２１の貼り合わせ面でない方の面をラッピング
して適当な厚さに仕上げたところ迄を示す。但し同図（
ａ）とは上下を逆にして描いている。
上げし、鏡面を有する新たなＮ＋基板１を用いて両者の
鏡面同士をウェハ貼り合わせ技術によって貼り合わせ、
Ｎ 基板２１の貼り合わせ面でない方の面をラッピング
して適当な厚さに仕上げたところ迄を示す。但し同図（
ａ）とは上下を逆にして描いている。
この後同図（ｃ）〜（ｇ）は第４図（ｅ）〜（ｇ）にそ
れぞれ対応し、はぼ同様にしてＶＤＭＯＳ）ランジスタ
を得ることができる。
れぞれ対応し、はぼ同様にしてＶＤＭＯＳ）ランジスタ
を得ることができる。
以上の様にして作製されたＶＤＭＯＳ）ランジスタも第
４図で説明したＶＤＭＯＳ）ランジスタと同様にして耐
圧とＯＮ抵抗のトレードオフの関係を改善することがで
きる。
４図で説明したＶＤＭＯＳ）ランジスタと同様にして耐
圧とＯＮ抵抗のトレードオフの関係を改善することがで
きる。
本発明は以上のように説明したＶＤＭＯＳＬランジスタ
の他、ＯＦＦ時には高耐圧を保持し、かつ０８時には低
抵抗を要求される他の素子にも適用できる。
の他、ＯＦＦ時には高耐圧を保持し、かつ０８時には低
抵抗を要求される他の素子にも適用できる。
第６図は本発明を適用したＩ Ｇ Ｂ Ｔ （Ｉｎｓｕ
ｌａｔｅｄＧａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓ
ｔｏｒ）を示す断面図である。
ｌａｔｅｄＧａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓ
ｔｏｒ）を示す断面図である。
Ｐ 基板４１上にＮ＋層４２が形成され、この上に更に
Ｎ 層２１が形成され、Ｎ 層２１の表面にはＰ型のウ
ェル領域３が形成されている。ウェル領域３の内部には
更にＮ 型のエミッタ領域４が形成されている。ケート
電極６はゲート酸化膜１２を介してこれらの上部に設け
られ、エミッタ電極７とはパッシベーション膜５によっ
て絶縁されている。また、エミッタ電極７はウェル領域
３及びエミッタ領域４とコンタクトしている。またコレ
クタ電極８はＰ＋基板４１とコンタクトしている。なお
、Ｎ＋層４２の上部てＮ 層２］でない部分は不純物濃
度の非常に低い半導体、例えばＮ−層２２で充填されて
いる。
Ｎ 層２１が形成され、Ｎ 層２１の表面にはＰ型のウ
ェル領域３が形成されている。ウェル領域３の内部には
更にＮ 型のエミッタ領域４が形成されている。ケート
電極６はゲート酸化膜１２を介してこれらの上部に設け
られ、エミッタ電極７とはパッシベーション膜５によっ
て絶縁されている。また、エミッタ電極７はウェル領域
３及びエミッタ領域４とコンタクトしている。またコレ
クタ電極８はＰ＋基板４１とコンタクトしている。なお
、Ｎ＋層４２の上部てＮ 層２］でない部分は不純物濃
度の非常に低い半導体、例えばＮ−層２２で充填されて
いる。
上記の様に構成されたＩＧＢＴはゲート電極６とエミッ
タ電極７をショートして低電位を与え、コレクタ電極８
に高電位を与えると、ウェル領域３とＮ 層２１て形成
されるＰＮ接合から空乏層が生じ、この空乏層がＮ＋層
４２に達した状態で耐圧が保持される。この場合も今ま
で述べた実施例と同様、Ｎ 層２１の厚さが同じならば
耐圧は改善される。
タ電極７をショートして低電位を与え、コレクタ電極８
に高電位を与えると、ウェル領域３とＮ 層２１て形成
されるＰＮ接合から空乏層が生じ、この空乏層がＮ＋層
４２に達した状態で耐圧が保持される。この場合も今ま
で述べた実施例と同様、Ｎ 層２１の厚さが同じならば
耐圧は改善される。
次にゲート電極６を高電位にするとゲート電極６直下の
ウェル領域３表面がＮ反転し、エミッタ領域４からＮ
層２１に向かって電子が流れ、また電極８から正孔か注
入されてＮ 層２１へ向かって流れてＯＮ状態となる。
ウェル領域３表面がＮ反転し、エミッタ領域４からＮ
層２１に向かって電子が流れ、また電極８から正孔か注
入されてＮ 層２１へ向かって流れてＯＮ状態となる。
Ｎ 層２１の断面積がＮ＋層４２へ向かって減少しない
場合と比較すると、耐圧が同じならば、ＯＮ抵抗は低減
される。
場合と比較すると、耐圧が同じならば、ＯＮ抵抗は低減
される。
即ち耐圧とＯＮ抵抗のトレードオフの関係は改善される
。
。
第７図は本発明を適用したＶＶＭＯ３Ｉ−ランシスタの
断面図である。Ｎ＋基板１上にＮ 層２】を形成し、こ
の表面にはＰ領域３４とＮ＋型のソース領域４が形成さ
れ、またＰ＋型拡散領域３３がＰ領域３４とソース領域
４に接する様に形成されている。ゲート電極６とゲート
酸化膜１２は７字形に形成され、ソース電極７とはパッ
シベーション膜５で絶縁されている。またソース電極７
は領域３３とソース領域４とにコンタクトしている。
断面図である。Ｎ＋基板１上にＮ 層２】を形成し、こ
の表面にはＰ領域３４とＮ＋型のソース領域４が形成さ
れ、またＰ＋型拡散領域３３がＰ領域３４とソース領域
４に接する様に形成されている。ゲート電極６とゲート
酸化膜１２は７字形に形成され、ソース電極７とはパッ
シベーション膜５で絶縁されている。またソース電極７
は領域３３とソース領域４とにコンタクトしている。
ドレイン電極８はＮ＋基板１とコンタクトしている。な
おＮ＋基板１の上部てＮ−層２１でない部分は不純物濃
度の非常に低い半導体、例えばＮ層２２で充填されてい
る。
おＮ＋基板１の上部てＮ−層２１でない部分は不純物濃
度の非常に低い半導体、例えばＮ層２２で充填されてい
る。
上記の様に構成されたＶＶＭＯ５）ランジスタは、ゲー
ト電極６とソース電極７をショートして低電位を与え、
ドレイン電極８に高電位を与えると、Ｐ領域３４とＮ
層２１て形成されるＰＮ接合から空乏層が生じ、この空
乏層がＮ 基板１に達した状態で耐圧が保持される。
ト電極６とソース電極７をショートして低電位を与え、
ドレイン電極８に高電位を与えると、Ｐ領域３４とＮ
層２１て形成されるＰＮ接合から空乏層が生じ、この空
乏層がＮ 基板１に達した状態で耐圧が保持される。
次にゲート電極６を高電位とするとゲート電極６直下の
Ｐ領域３４表面がＮ反転し、ソース領域４からＮ 層２
１に向かって電子が流れ、ＯＮ状態となる。この場合に
も今迄述べた実施例と同様に耐圧とＯＮ抵抗のトレート
ドオフの関係は改善される。
Ｐ領域３４表面がＮ反転し、ソース領域４からＮ 層２
１に向かって電子が流れ、ＯＮ状態となる。この場合に
も今迄述べた実施例と同様に耐圧とＯＮ抵抗のトレート
ドオフの関係は改善される。
以上のようにこの発明は第１．第２主面を有する第１導
電型の第１半導体層と、上記第１半導体層の上記第１主
面上に形成された上記第１半導体層よりも不純物濃度の
高い第１導電型の第２半導体層と、上記第１半導体層の
上記第２生面上に形成された第２導電型の第３半導体層
若しくは金属層とを備え、耐圧保持状態において上記第
１．第３半導体層が形成するＰＮ接合若しくは上記第］
半導体と上記金属層か形成するショットキー接合から延
びる空乏層が、殆と上記第１半導体層中に形成されて上
記第２半導体層にまで達する様に、上記第１．第３半導
体層の不純物濃度と厚み若しくは上記第１半導体層の不
純物濃度と厚みが選ばれ、上記ＰＮ接合もしくはショッ
トキー接合から上記第２半導体層へ向かう方向に従って
、上記方向に垂直な上記第１半導体層の少なくとも一部
の断面積が減少するようにしたものであるので従来の、
断面積の減少しない場合と比較して電界の傾斜は緩やか
となり、耐圧が向上する。
電型の第１半導体層と、上記第１半導体層の上記第１主
面上に形成された上記第１半導体層よりも不純物濃度の
高い第１導電型の第２半導体層と、上記第１半導体層の
上記第２生面上に形成された第２導電型の第３半導体層
若しくは金属層とを備え、耐圧保持状態において上記第
１．第３半導体層が形成するＰＮ接合若しくは上記第］
半導体と上記金属層か形成するショットキー接合から延
びる空乏層が、殆と上記第１半導体層中に形成されて上
記第２半導体層にまで達する様に、上記第１．第３半導
体層の不純物濃度と厚み若しくは上記第１半導体層の不
純物濃度と厚みが選ばれ、上記ＰＮ接合もしくはショッ
トキー接合から上記第２半導体層へ向かう方向に従って
、上記方向に垂直な上記第１半導体層の少なくとも一部
の断面積が減少するようにしたものであるので従来の、
断面積の減少しない場合と比較して電界の傾斜は緩やか
となり、耐圧が向上する。
この為、所定の耐圧を得るのに必要な第１半導体層の厚
みは少なくて済み、ＯＮ抵抗が小さくなり、耐圧とＯＮ
抵抗のトレードオフの関係を改善できるという効果があ
る。
みは少なくて済み、ＯＮ抵抗が小さくなり、耐圧とＯＮ
抵抗のトレードオフの関係を改善できるという効果があ
る。
第１図は本発明を適用したＰＮ接合ダイオードの断面図
、第２図（ａ）〜（ｂ）は空乏層中の電界を表わした概
念図、第２図（ｃ）はＲ２／ Ｒ１とＮ ｏ ／ Ｎ
Ｄの関係を示すグラフ、第３図は本発明を適用したシ
ョットキーダイオードの断面図、第４図及び第５図は本
発明を適用したＶＤＭＯＳトランジスタの作製方法を工
程順に示した断面図、第６図は本発明を適用したＩＧＥ
Ｔの断面図、第７図は本発明を適用したＶＶＭＯ５）ラ
ンジスタの断面図、第８図は従来のＰＮ接合ダイオード
の断面図、第９図は従来のＶＤＭＯＳトランジスタの断
面図である。 図において、１はＮ１基板、２１はＮ−層、２２はＮ−
層、２３はＰ−層、３はＰ＋層である。 なお、各図中同一符号は同一または相当部分を示す。
、第２図（ａ）〜（ｂ）は空乏層中の電界を表わした概
念図、第２図（ｃ）はＲ２／ Ｒ１とＮ ｏ ／ Ｎ
Ｄの関係を示すグラフ、第３図は本発明を適用したシ
ョットキーダイオードの断面図、第４図及び第５図は本
発明を適用したＶＤＭＯＳトランジスタの作製方法を工
程順に示した断面図、第６図は本発明を適用したＩＧＥ
Ｔの断面図、第７図は本発明を適用したＶＶＭＯ５）ラ
ンジスタの断面図、第８図は従来のＰＮ接合ダイオード
の断面図、第９図は従来のＶＤＭＯＳトランジスタの断
面図である。 図において、１はＮ１基板、２１はＮ−層、２２はＮ−
層、２３はＰ−層、３はＰ＋層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）第１、第２主面を有する第１導電型の第１半導体
層と、 上記第１半導体層の上記第１主面上に形成された上記第
１半導体層よりも不純物濃度の高い第１導電型の第２半
導体層と、 上記第１半導体層の上記第２主面上に形成された第２導
電型の第３半導体層とを備え、 耐圧保持状態において上記第１、第３半導体層が形成す
るＰＮ接合から延びる空乏層が、殆ど上記第１半導体層
中に形成されて上記第２半導体層にまで達する様に、上
記第１、第３半導体層の不純物濃度と厚みが選ばれ、 上記ＰＮ接合から上記第２半導体層へ向かう方向に従っ
て、上記方向に垂直な上記第１半導体層の少なくとも一
部の断面積が減少する高耐圧低抵抗半導体装置。 - （２）第１、第２主面を有する第１導電型の第１半導体
層と、 上記第１半導体層の上記第１主面上に形成された上記第
１半導体層よりも不純物濃度の高い第１導電型の第２半
導体層と、 上記第１半導体層の上記第２主面上に形成された金属層
とを備え、 耐圧保持状態において上記第１半導体層と上記金属層が
形成するショットキー接合から延びる空乏層が、殆とん
ど上記第１半導体中に形成されて上記第２半導体層にま
で達する様に、上記第１半導体層の不純物と厚みが選ば
れ、 上記ショットキー接合から上記第２半導体層へ向かう方
向に従って、上記方向に垂直な上記第１半導体層の少な
くとも一部の断面積が減少する高耐圧低抵抗半導体装置
。 - （３）上記第１半導体層中の上記断面積が減少した部分
以外に不純物濃度の非常に低い第４半導体層をさらに備
える請求項１又は２記載の高耐圧低抵抗半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250482A JP2573736B2 (ja) | 1990-09-18 | 1990-09-18 | 高耐圧低抵抗半導体装置及びその製造方法 |
| US07/747,016 US5164804A (en) | 1990-09-18 | 1991-08-19 | Semiconductor device having high breakdown voltage and low resistance and method of fabricating the same |
| DE4130555A DE4130555C2 (de) | 1990-09-18 | 1991-09-13 | Halbleitervorrichtung mit hoher Durchbruchsspannung und geringem Widerstand, sowie Herstellungsverfahren |
| FR9111440A FR2666932B1 (fr) | 1990-09-18 | 1991-09-17 | Dispositif semi-conducteur presentant une haute tension de claquage et une faible resistance et procede pour sa fabrication. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250482A JP2573736B2 (ja) | 1990-09-18 | 1990-09-18 | 高耐圧低抵抗半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04127480A true JPH04127480A (ja) | 1992-04-28 |
| JP2573736B2 JP2573736B2 (ja) | 1997-01-22 |
Family
ID=17208515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250482A Expired - Lifetime JP2573736B2 (ja) | 1990-09-18 | 1990-09-18 | 高耐圧低抵抗半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5164804A (ja) |
| JP (1) | JP2573736B2 (ja) |
| DE (1) | DE4130555C2 (ja) |
| FR (1) | FR2666932B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532732B1 (ko) * | 2000-12-12 | 2005-11-30 | 산켄덴키 가부시키가이샤 | 정전압 다이오드 및 그 제조방법 |
| KR100532731B1 (ko) * | 2000-12-12 | 2005-11-30 | 산켄덴키 가부시키가이샤 | 정전압 다이오드 및 그 제조방법 |
| JP2006313887A (ja) * | 2005-04-07 | 2006-11-16 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2008227414A (ja) * | 2007-03-15 | 2008-09-25 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2009277939A (ja) * | 2008-05-15 | 2009-11-26 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2010045245A (ja) * | 2008-08-14 | 2010-02-25 | Fuji Electric Systems Co Ltd | 半導体装置および半導体装置の製造方法 |
| DE19539541B4 (de) * | 1994-10-25 | 2017-06-01 | Fuji Electric Co., Ltd. | Lateraler Trench-MISFET und Verfahren zu seiner Herstellung |
Families Citing this family (13)
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