JPS58500045A - バンドギヤツプ基準電圧発生回路及びその発生方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 スイッチド・キャパシタ・バンドギャップ基準電圧発生回路発明の背景 発明の技術分野 本発明は、広くはバンドギャップ基準電圧発生回路に関するものであり、より具 体的にはＣＭＯＳバンドギャップ基準電圧発生回路に関するものである。

先行技術の説明 ５ボルト以下の安定で再現性の良い基準を圧発生回路の典型例として、バンドギ ャップ基準電圧発生回路がある。Ｐ、ａｔｌ　Ｒ，ＧｒａｙとＲｏｂｅｒｔ　Ｇ 、　ＭａｙｏｒによるＡｎａｌｙｓｉｓ　ａｎｄＤｅｓｉｇｎ　ｏｆ　Ａｎａｌ ｏｇ　Ｉｎｔａｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔｓ　（Ｊｏｈｎ　Ｆｉｌｍｙ　ａ ｎｄ　５ａｎｅ。

１９７７、ｐＰ、２３９−２６１　）に説明されているように、バイポーラ・ト ランジスタのベース・エミッタ電圧’ｂｅは負の温度係数を有している。従って 、バイポーラ・トランジスタのベース・エミッタ電圧Ｖｂｇ　とこれらの差分電 圧ム”ｂｅの和は、これかシリコンのエネルギー・ギャップに等しい場合には、 温度依存性が小さい。このような温度安定性の良い基準電圧発生回路は、’ｈａ 　を発生させそのΔ’ｈａとの和を取シ、この和を１．２０５ボルトのバンドギ ャップ電圧にほぼ等しくすることによシ実現されてきた。

米国特許出願第０３４ｂ　１５号に記載されたようなバンドギャップ基準電圧発 生回路に用いるオープンエミッタｎｐｎバイポーラ・トランジスタの製作に際し ては、標準のＣＭＯＳプロセスが使用できる。演算増幅回路尋の増幅手段と共に 安定で温度依存性の小さなＣＭＯＳバンドギャップ電圧を作成するには、電流密 度の異なる２個のトランジスタをエミツ、タホロワで使用し、これらエミッタ回 路の各抵抗から差分電圧を取出すことになる。これによって、正、負又はゼロの 係数の出力電圧か発生する。

しかしながら、ＣＭＯ５回路中のいくつかの要因によって、バンドギャップ電圧 の初期公差のはらつきと温度変化が生ずる。初期公差の主要なものは、各トラン ジスタのエミッタ回路中の２個の抵抗の比と最小電流密度の積である演算増幅回 路関連のオフセット電圧によって生ずる。先行技術の他の欠点は、ｐ抵抗整合の 問題とｐ抵抗の２：１温度変化の問題である。従来のＣＭＯＳバンドギャップ回 路はスタートアップ回路を必要とするという問題発明の概要 本発明の一つの目的は、サブストレート・バイポーラ・トランジスタ及びＭＯＳ 　）ランジスタを使用し、相当の温度安定性を有しかつプロセス変動にはは無関 係なバンドギャップ基準電圧発生回路を提供することにある。

本発明の他の目的は、標準の０ＭＯ５製造法及びスイッチド・キャパシタ手法を 用いて作成できる基準電圧発生回路であって、各サブストレート・バイポーラ・ トランジスタのＶｂｇ　と△Ｖｂａを加算して温度依存性がほぼゼロの基準電圧 を発生する回路を提供することにある。

本発明によれば、第１、第２のサブストレート・バイポーラ・トランジスタが使 用されるが、第１のトランジスタのエミッタ領域は第２のトランジスタのエミッ タ領域よシも極めて大きなものとなっている。第２のトランジスタは第１のトラ ンジスタに比較して大きな電流密度で動作するので、第２のトランジスタの’ｈ ａは第１のトランジスタの’ｂｅ　よシも大きな値となる。各トランジスタノ各 エミッタに結合されたスイッチド・キャパシタを用いて、各トランジスタのペー ス・エミッタ電圧がサンプリングされる。これら２個のサンプリング電圧の差分 が適切な比率で加算されると、この加算結果は温度係数がほぼゼロの電圧となる 。

本発明の上述した目的及び他の目的並びに特徴及び利点は添付図面を参照して行 なう以下の詳細な説明によって−Ｍ明確になろう。

図面の簡単な説明 第１図は、本発明の好適実施例の一つを例示する構成図である。

第２図は、第１図示の実施例のタイミング図である。

第３図は、本発明に使用される増幅回路の他の実施例を例示する構成図である。

第４図は、第３図示の実施例のタイミング図である。

好適実施例の説明 第１図は、本発明の一好適爽施例に従って構成されたスイッチド・キャパシタ・ バンドギャップ基準電圧発生回路１０を示す。　このバンドギャップ基準電圧発 生回路１０は概略、第１、第２のバイポーラ・トランジスタ１２と１４、クロッ ク回路１６、第１、第２のスイッチド・キャパシタ回路１８．２０及び増幅回路 ２２から構成されている。

第１、第２のバイポーラ・トランジスタ１２と１４は、各コレクタが正電源’ｄ ｄに接続され、各ペースは共通の基準電圧、すなわちアナログ接地電圧Ｖａ！に 接続され、また各エミッタは各々の電流源２４と２６を介して負電源Ｖ７に接続 されている。好適形式においては、電流源２４と２６は所定比率の電流を引出す ように構成されておシ、またトランジスタ１２はトランジスタ１４よシも太き表 エミッタ面積を有するように作られている。トランジスタ１２と１４は異なる電 流密度を有するようにバイアスされているので、両者は異なるベース・エミッタ 電圧’ｋｇを発生する。これらのトランジスタ１２と１４はエミッタホロワで接 続されているので、標準ＣＭＯＳプロセス内のサブストレー）　ｎｐｎ　）ラン ジスタを用いて本好適実施例の回路を製造できる。

第１のスイッチド・キャパシタ回路１８において、キャパシタ２８の入力端子は スイッチ６ｏと３２を介してそれぞれ共通の基準を圧ＶＡ、とトランジスタ１４ のエミッタに接続されている。第２のスイッチド・キャパシタ回路２゜において 、キャパシタ３４の入力端子Ｌスイッチ３６ト３８を介してそれぞれトランジス タ１２と１４のエミッタに接続されている。キャパシタ２８と６４の出力端子は ノード４０に接続されている。本好適実施例においては、スイッチ３０　、５２ 　、３６及び６８は、クロック回路１６により慣用手法に従ってクロックされる ＣＭＯ５伝達ゲートである。スイッチ３０と６６は、それらの制御入力端子に供 給されるクロック信号Ａがハイ状態になると導通しクロック信号Ａがロー状態に なると非導通となるように構成されている。これに対して、スイッチ３２と３８ は、好適には、それらの入力端子に供給されるクロック信号Ｂがハイ状態になっ たとき導通しクロック信号Ｂがロー状態になったとき非導通となるように構成さ れている。

このような構成において、スイッチ６０と６２の協同動作ニよシ、キャパシタ２ ８ＩＩ′ｉトランジスタ１４のベース電圧とトランジスタ１４のエミッタ電圧と に交互に充電され、これによってトランジスタ１４の’ｈａに関連した電荷が作 成される。同様にして、スイッチ６６と３８の協同動作によシ、キャパシタ３４ はトランジスタ１２のエミッタ電圧とトランジスタ１４のエミッタを圧とに交互 に充電され、これによってトランジスタ１２と１４のベース・エミッタ電圧間の 差分△ｒｂ、に関連した電荷が作成される。

当業者に明らかなように、電圧’ｈａは負の温度特性（ＮＦＣ）を有しよう。他 方、良く知られているように、電圧△Ｖｂ。

は正の温度係数を有する。従って、キャパシタ２８と６４の容量比を適切な値に 選択することによって、上記電圧の重み付は和Ｖ、、＋にΔＶｂａ　、　Ｋ　” 　Ｃｓ４／Ｃ□が温度にほぼ無関係になるようにすることができる。

増幅回路２２において、演算増幅回路４２の負入力端子はノード４０に結合され 、またその正入力端子は基準電圧’ＡＧに結合されている。この演算増幅回路４ ２の出力側のノード４６と負入力側のノード４０間に帰還キャパシタ４４が結合 されている。好適形態においては、帰還キャパシタ４４０両端にスイッチ４８が 結合され、その制御入力端子はクロック回路１６から供給されるクロック信号Ｃ に結合されている。スイッチ４８を周期的に閉じることによシ、演算増幅回路４ ２の利得は１に制御され、キャパシタ４４上の電荷が除去される。

第２図示のように、クロック回路１６絋、まずハイ状態のクロック信号Ａを供給 してスイッチ３０と３６を閉じると共にロー状態のクロック信号Ｂを供給してス イッチ３２と６８を開く。同時に、クロック回路１６はハイ状態のクロック信号 Ｃを供給してスイッチ４８を閉じる。このプリチャージ期間内に、帰還キャパシ タ４４が放電されて増幅回路のすべてのオフセットが除去され、またキャパシタ ２８と６４はそれぞれ基準電圧ＦＡ、とトランジスタ１２の’ｂｅに充電される 。プリチャージ期間が終了する直前に、クロック回路１６はロー状態のクロック 信号Ｃを供給することによってスイッチ４８を開く。この直後であってかつプリ チャージ期間の終了前に、クロック回路１６はクロック信号Ａをロー状態にする ことによってスイッチ３０と６６を開く。このプレチャージ期間の終端すなわち バリッド基＊’ｉｔ圧出力期間の始端において、クロック回路１６はクロック信 号Ｂをハイ状態にしてスイッチ３２と３８を閉じる。この時、キャパシタ２８の 端子電圧はトランジスタ１４の−Ｖｂ、たけ変化し、またキャパシタ６４の端子 電圧はトランジスタ１２と１４のベース・エミッタ電圧の差分（Ｖ４ｇ＋ｘ　’ ｂｅｔａ　）だけ変化する。このスインを動作によって電荷量Ｑ　”　Ｖ４ｇ　 １４　Ｃ２＠　”　（”ｈａ　１２−　’ｂ＠　１４　）Ｃｓ４がキャパシタ４ ４に伝達され、ノード４６上に出力電圧Ｖ□ｆ”−１／Ｃ４＋　Ｃ−Ｖｂａ＋ａ Ｃｔｓ　”（Ｖｂ＃＋２−’ｂ１１４　）Ｃｍ；Ｊが出力される。

好適形態においては、キャパシタ２８と６４の容量比をΔ’ｈｇと’ｈａの温度 係数比に等しくすることにより、上記正のバンドギャップ基準電圧＋Ｖ□ｆが温 度にほとんど依存しないようにすることができる。必要に応じて、クロック信号 Ｃを反転してプレチャージ期間とバリッド基準電圧出力期間を入換えることによ シ、負のバンドギャップ基準電圧−Ｖ□ｆを発生させることもできる。

概して、演算増幅回路のオフセラ）１１圧は、このバンドギャップ基準電圧発生 回路１０の精度に悪影響を及はす。第１図示の増幅回路２２を第３図示の変形増 幅回路２２′で置換えることにより、オフセット電圧誤差をほぼ除去することが できる。この増幅回路２２′を構成する正入力端子は基準電圧Ｖ、。に結合さｎ ている。スイッチ５０は、演算増幅回路４２の負入力端子をノード４６において 出力端子に結合させる。帰還キャパシタ４４と並列接続されたスイッチ４Ｂは、 この帰還キャパシタ４４ヲ周期的に放電させる。一方この回路では、帰還キャパ シタ４４の一方の端子はスイッチ５２を介して演算増幅回路４２の出力側のノー ド４６に結合されている。このキャパシタ４４はノード４０において入力信号Ｆ ＩＮにも結合されている。さらに、ノード４０と演算増幅回路４２の負入力端子 間にオフセット蓄積キャパシタ５４が結合され、またこのノード４０と基準電圧 ｒ□。間にスイッチ５６が結合されている。この実施例では、クロック回路１６ ′が第４図示のような別種のクロック信号りとＥを発生し、それぞれスイッチ５ ６と５０を制御すると共にクロック信号りの反転信号によってスイッチ５２を制 御する。この構成では、バンドギャップ基準電圧発生回路１ｏは３種の動作期間 を有する。プレチャージ期間において、クロック回路１６′は、ハイ状態のクロ ック信号Ｃ，Ｄ及びＥを供給してスイッチ４８．５６及び５０を閉じると共にス イン？５２を開＜。この期間内に、キャパシタ４４ハスイツチ４８で放電される 。演算増幅回路４２の利得はスイッチ５０で１に保持され、オフセット蓄積キャ パシタ５４祉演算増幅回路４２のオフセットｔｉ圧ＦＯＲに充電される。

このプレチャージ期間の終端近傍において、クロック回路１６′はロー状態のク ロック信号Ｅを供給してスイッチ５０を開き、キャパシタ５４を演算増幅回路４ ２のオフセラ）１圧への充電状態に保持する。この直後にクロック回路１６′は ロー状態のクロック信号りを供給してスイッチ５６を開くと共にスイッチ５２を 閉じる。このスイッチ動作は入力ノード４０にじよう乱を与えがちであるから、 クロック回路１６′がクロック信号Ｃをロー状態にしてスイッチ４８を開く前に 、短かい安定期間を設けることが望ましい。この後、帰還キャパシタ４４に蓄積 された電荷は、スイッチド・キャパシタ部１８と２０から結合された電荷量の分 たけ変化する。バリッド基準を正出力期間と表示された第６の回路動作期間内に 、ノード４６上に出力された基準を圧からはすべてのオフセット電圧誤差が除去 されている。オフセット蓄積キャパシタ５４がオフセットを圧ｉ’０８に周期的 に充電されるならば、この演算増幅回路４２は、ノード４０がゼロ・オフセット の入力ノードになされ光結果的にオート・ゼロ状態にされる。

本発明を好適実施例に関し脱明したが、本発明が種々変形され上述した実施例と は別の多くの実施例が考えられることは当業者にとって明らかであろう。

従って、本発明の要旨に包含されるすべての変形を添付クレームに網羅すること が意図されている。

ＦＡσＩ

Claims (1)

1. 【特許請求の範囲】 １．　温度にはは無関係な基準電圧Ｖ□、を発生する回路２２であって： 所定のベース電圧を有すると共に異なる電流密度にバイアスされてそれぞれのエ ミッタ端子に第１、第２のエミッタ電圧を発生する第１、第２のバイポーラ・ト ランジスタ手段１２．１４； 第１、第２の重々シ合わないクロック信号を交互に発生するクロック手段１６； 前記第１のクロック信号Ａに応答して前記ベース電圧に結合されかつ前記第２の クロック信号Ｂに応答して前記第１のエミッタ電圧に結合されて前記第１のトラ ンジスタ手段の’ｈｇに関連した第１の電荷を作成する第１のスイッチド・キャ パシタ手段２８；前記第１のクロック信号Ａに応答して前記第２のエミッタ電圧 に結合されかつ前記第２のクロック信号Ｂに応答して前記第１のエミッタ電圧に 結合されて前記第１、第２のバイボー２・トランジスタ手段のＶｂａの差分に関 連した第２の電荷を作成する第２のスイッチド・キャパシタ手段６４；　並びに 、 前記第１、第２のスイッチド・キャパシタ手段に結合され前記第１、第２の電荷 の和に比例する基準電圧’ＲＩＦを発生する増幅手段２２を備えた回路。 ２、前記各スイツテド・キャパシタンス手段２８．３４は、それぞれが前記クロ ック信号ＡとＢに応答するキャパシタ手段３０．３２及びスイッチ手段３６．３ ８を備えた請求の範囲第１項記載の回路２２゜ ＆　前記増幅手段２２は、演算増幅回路４２、帰還キャパシタ４４及び該帰還キ ャパシタ４４の人、出力部を周期的に結合させるスイッチ手段４８を備えた請求 の範囲第２項記載の回路２２゜ ４、　温度にほぼ無関係な基準電圧’ＲｇＦを発生する方法であって： 同一の所定ベース電圧を有する第１′、第２のバイポーラ・トランジスタ手段１ ４．１２を異なる電流密度にバイアスして第１、第２のエミッタ電圧を発生させ ；第１、第２の重なシ合わないクロック信号Ａ、Ｅを供給し； 第１のキャパシタ手段２８の入力部を前記第１のクロック信号に応答して前記ベ ース電圧に結合させかつ前記第２のクロック信号Ｂに応答して前記第１のエミッ タ電圧に結合させることによシ、該第１のキャパシタ手段２８の出力部を前記第 １のトランジスタ手段のＶｂ、に関連した第１の電荷に結合させ；第２のキャパ シタ手段３４の入力部を前記第１のクロック信号Ａに応答して前記第２のエミッ タ電圧に結合させかつ前記第２のクロック信号Ｂに応答して前記第１のエミッタ 電圧に結合させることによシ、該第２のキャパシタ手段６４の出力部を前記第１ 、第２のトランジスタ手段の各Ｖｂ、の差分に関連した第２の電荷に結合させ； かつ 前記第１、第２のキャパシタ手段２８．３４の出力部の電荷の和を増幅して、前 記第１、第２の電荷の和に比例する基＊１圧ＶＲＩＦを発生する方法。 ５　温度にほぼ無関係な基準電圧ＶＢＩＥＦを発生する回路２２であって二 所定のバイアス電圧ＶＡＧに結合された各ベース、正電源’ＤＤに結合された各 コレクタ及び開放された各エミッタを有する第１、第２のトランジスタ１４．１ ２；該第１、第２のトランジスタ１４．１２の各エミッタ及び負電源’ｓｓ間に 結合され該第１、第２のトランジスタ１４．１２を異なる電流密度にバイアスす るバイアス手段２４及び２６； 所定のバイアス電圧’ＡＤ及び第１のトランジスタ１４）−のエミッタに交互に 結合される第１の部分を−え、第１のトランジスタ１４のＶｈａに関連した第１ の電荷を発生する第１のキャパシタ２８； 第１のトランジスタ１４のエミッタ及び第２のトランジスタ１２のエミッタに交 互に結合される第１の部分を備え、第１、第２のトランジスタ１４及び１２のｒ ｂ、の差分に関連した第２の電荷を発生する第２のキャパシタ３４；　並びに、 前記第１、第２のキャパシタ２８及び３４に結合され前記第１、第２の電荷の和 に比例する基準電圧’ＲＩＩＦを発生する増幅回路２２を備えた回路。 直　前記第１、第２のキャパシタ２８及び３４絋、重なシ合わないクロック信号 Ａ及びＢに応答するスイッチによって前記第１、第２のトランジスタ１４及び１ ２に交互に結合される請求の範囲第５項記載の回路２２゜７、前記増幅回路は、 演算増幅回路４２、帰還キャパシタ４４及び該帰還キャパシタ４４を周期的に放 電させるスイッチ手段４８を備えた請求の範囲第５項記載の回路２２゜