JPS58500497A - デ−タ処理システムに於ける誤り検出を援助するための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 名称：データ処理システムに於ける誤り検出を援助するための装置 本発明は、中央演算処理装置（以後、ＣＰＵ５と指体する）を含むデータ処理シ ステムに於ける誤り検出支援装置又は１プログラム手直し１装置に関する。更に 詳しくは、限定的ではないけれども、マイクロプロセッサを組み入れたそのよう なシステムに関する。実時間動作計算機システムに於て作動させるべき、即ち外 部刺激又は現実の世界の事象≦対応すべき計算機ソフトウェアの開発は、従来か ら、高度なハードウェア及びソフトウェアに関する専門的な知識を必要とする困 難な仕事であった。

本体及びミニコンピユータの製造者は、複雑化したオペレーティングシステムと その他の支援ソフトウェア手段とを提供することによって、この問題に対応した 。これらのシステムと手段は、大容量の実時間システムを開発し得、且つ特殊な コンピュータハードウェア用に実施し得る精巧に処理された環境を提供する。オ ペレーティングシステム、即ち実時間の実行は、通常、応用システムの非同期特 性処理用の設備とインタフェースとを提供シ、一方エディタ、アセンブラ、言語 コンパイラ及びリンカ尋のその他のソフトウェア手段は応用プログラムの作製用 及び構成用の標準的な設備を提供する。然しなから、これらの手段は、もしあっ たとしても、一般にこれらの手段を用いて発生させるソフトウェアの実時間特性 をテストし、且つ手直しする仕事をほとんど支援しない。マイクロプロセッサ用 の実時間プログラムを開発する仕事に於ては、確立された本体又はミニコンピユ ータを使用する際に通常遭遇しないいくつかの附随的な問題が克服されねばなら ない。これらの附随的な問題には次のような問題が含まれる： プログラムを目的とするターゲットマイクロプロセッサは、実行可能な開発環境 を支援するに必要なハードウェア及び／又はソフトウェアの方策を備えてない； マイクロプロセッサを用いる用途に於ては、標準の演算ソフトウェア又は標準の インタフェースのいずれをも備えない独特なＩ／Ｑデバイスが利用される。

更に、実時間プログラムの手直しに関する最も取り扱いにくい局面の一つは、実 時間交互作用の結果として生ずる問題の非反復性である。手直し法を用いること によって、修正されるべき問題が存在し得ないか、又は修正されるべき問題が変 更されうる丸めに、従来の手直し処理は、しばしば、重要なコンピュータシステ ムの作動を変化させる効果を示す。

本発明の目的は、データ処理システムに於ける誤り検出支援装置、即ち実時間交 互作用に起因する誤りを検出するための改良された能力を有する装置を提供する にある。

本発明は、ターゲットＣＰＵとテスト中のプログラムを備えるデータ処理システ ムに於ける誤り検出支援装置を提供する。

この装置は、データ入力信号と、プログラム実行中に適用され且つ外部刺激から 誘導された割込み信号を検出し且つ記録する手段と、ＣＰＵ５のタイムフレーム に関してそのような信号の発生時間を測定し且つ記録する手段と、記録され九デ ータ入力信号と適切な相対発生時間に適用された割込み信号とを同期結合してテ スト中のプログラムを繰返させる手段とからなる。本発明の利点は、プログラム の実時間実行中のＣＰＵの論理行動を再生中に繰返して再現し得、且つ任意の実 時間の誤りは追跡と修正に永久に利用できることである。

このＣＰＵはマイクロプロセッサでありうる。デ−タ入力信号と割込み信号は、 ＣＰ［Ｊ作動に影響を与えることな（ＣＰＵ母線（ＢＯ２）上の信号を検出する ように適合させた手段によって記録される。信号発生時間は、ＣＰＵの命令読取 事象を数え、且つ信号検出時に事象の瞬時カウントを記録するように適合させた 手段によって測定されるのが好ましい。

テスト中のプログラムと記録された信号を再生する手段は、ターゲツトＣＰＵ作 動のシミュレーションを行い、ターゲットデータ読み取りと、記録されたデータ 入力信号及び割込み信号からの割込み事象を復元するように配置されたシミュレ ータプログラムを組み入れた上位コンピュータであるのが好都合である０ 本発明装置は、信号の瞬時カウントと共に入力データと入力信号とを受容すべき 逆行記憶装置を含むのが好ましい。

監視手段は、ターゲラ）ＣＰＵ母線に接続され、且つそれぞれの監視された信号 を発生させるべく作用する母線監視ユニットを含みうる。デジタル出力部は事象 コード、計数手段から誘導された発生時間事象計算部、データワーＦ、外部ポー トアドレス及び命令アドレスの低位数バイトから成る。又、監視手段は、書き込 まれた入力データを圧縮するためのデータ縮少ユニットと、書き込まれた入力デ ータ及び逆行記憶装置に対する割込み事象情報を伝送するためのデータ伝送ユニ ットとを含み得る。

テスト中のプログラムを再生するために上位コンピュータとシミュレータプログ ラムを組み入れる場合には、テスト中のプログラム、ターゲラ）ＣＰＵの初期状 態及び逆行記憶装置に含まれる外部刺歇記碌を上位コンピュータに転送するため に本発明装置が配置されるのが好ましい。その際、テスト中のプログラムは、外 部刺激から誘導された情報と組み合せてシミュレータープログラム上位コンピュ ータ上で再生される。このように、テスト中のプログラムに関する実時間ターゲ ットの実行は、実時間交互作用に起因する誤りを含む誤りを追跡し且つ修正する のに永久ｌこ利用されうる。

本発明を更に十分に理解するため−こ、添付図面を参照して単なる実例によって 本発明の具体例を次に説明する。添付図面に於て、第１図は、ターゲットコンピ ュータ上でのプログラム実行の監視を説明するブロック略図であり、第２図は、 プログラム実行の再生を説明するブロック略図であり、及び第３図は上位コンピ ュータを用いて記録し、且つ再生するために配置された本発明の具体例に関する ブロック略図である。

第１図を参照すると、ターゲットコンピュータシステム１゜は、中央演算処理装 置又はＣＰＵ１１、実行又はテストされるべきプログラムを含む記憶装置１２、 及び母線１４に接続された入力／出力インタフェースユニット１３とから成る。

インタフェースユニット１３は外部の装置１５に接続される。ターゲットシステ ム１０はこの装置のためにデータを処理する。レコードキーパ−１６が、回線を 表わす結線１フ、１８及び１９にょつて母線１４に接続される。この回線が１人 力読み取り１信号と”割り込み肯定応答“信号及び入力データをそれぞれ伝送す る。

命令読取り回線２０が時限計数器２１に接続され、計数器出力が、逆行記憶装置 ２２を伴うレコードキーパ−１６に接続される。レコードキーパ−１６、時限計 数器２１及びこれらに対する結線は、−団として作用再現モニター２３と指体さ れる。

第１図の配置は次のように作動する。レコードキーパ−１６は入力活動用の母線 １４を監視し、且つ入力データ、割込み要求及び割込み時間を記録する。時限計 数器２１は、母線１４上の規則的な命令読取事象を計数することによって割込み 時間を与える。計数器２１は容量が有限であって、周期的に桁あふれする。従っ てレコードキーパ−が付加時間監視のために、それぞれの桁あふれ事象を記録す る。逆行記憶装置２２が、レコードキーパ−１６によって発生させられた記録を 連続的に記憶する。

第２図を参照すると、再生制御器３０には、第１図のレコードキーパ−１６によ って発生させられた情報の記録を内蔵する逆行記憶装置３１が含まれる。再生制 御ｆ１３０は割込み時間レジスタ３３に接続されたレコードプレーヤー３２を含 む。割込み時間レジスタ３３の出力と時限計数器３５の出力を比較するために、 比較器回路３４が接続され、母線１４の命◆読覗回線１９が時限計数器３５の入 力に接続され、割込み要求回ａ、１８人が比較器回路３４の出力に接続される。

レコードプレーヤー３２が母線１４の割込み要求回線、入力読取回線及び入力デ ータ回線に接続される。

第２図の配置は次のように作動する。第１図の装置によって発生された逆行記憶 装置３１中の事象の記録は、ターゲットシステム１０に入力データ信号と割込み 信号を供給するために用いられる。レコードプレーヤー３２は母線１４から記録 された原事象を復元し、且つ原プログラム命◆の再実行を行うためにこれらの記 録された事象を母線１４に供給する。最初の計数器２１と同一の計数ｍ５３５に よって命令読取信号を計数することによって、時間が測定される。計数器３５中 の１経過時間１がレジスタ３３中の割込み時間に適合し、且つ割込み時間レジス タ３３を更新すべくレコードプレーヤー３２を要求する際に、比較器ユニット３ ４が適切な割込み要求信号を発生する。計数器３５が桁あふれする度ごとに、記 録プレーヤー３２が桁あふれ記録をチェックする。入力ボートから読み取りを試 みながらＣＰＵＩ　１を検出する度びごとに、記録プレーヤー３２が記録された データのうち適切な部分をＣＰＵに提供する。

多数の違ったタイプの割込み要求にＣＰＵが応答しつる場合に、作用再現モニタ ー２３が各割込み時間は勿論、各割込みのタイプを附加的に記録することが必要 である。その際、再生制御器は、適切な時間に正しいタイプの割込み要求を発生 せねばならない。事象の時間を測定する他の方法には、ＣＰＵ時刻信号、実時間 時刻信号又は母線発生信号等の他のタイプの規則正しい信号を計数することが含 まれる。そのような計数の間に桁あぶれが生起するのをできるだけ少くするため に、この周期的な計数を比較的規則的でない事象、例えば、入力／出力動作、又 は１飛越し１命◆の実行等のＣＰＵ事象の計数と組み合せることが可能である。

記憶されるべきデータの割合と数量を減少させるためｆこ、レコードキーパ−は 、データ圧縮手順、例えば連続した同一データ入力を計数すること、及びカウン トと共に唯一のコピーを記憶することを行いうる。その際、レコードプレーヤー は実際の順序を復元する。

原ハードウェアと再生システム間の予想外の差異のためにオリジナルとは違って 再実行される可能性を検査するために、再生に必要な情報と共に予備の情報（例 えば、割込み中のプログラムアドレス、入力動作の１時間１、含まれる入力ポー トの一致）を記録するのが好ましい。再生中に、相違を検査するために、この予 備情報が再生制御器によって使用される。

電子技術の専門家には明白なように、作用再現モニター２３及び再生制御器３０ は、等価な機能に対しては共通な要素（記憶デバイス、時限計数器等）を備える 単一ユニ゛ントであるのが好都合である。このユニットはレコード方式と再生方 式のし）ずれかに切換可能である。

第３図を参照すると、上位コンピュータを使用する監視と再生のために配置され た本発明のもう一つの具体例が示される。

インテル８０８５ターゲツトマイクロコンピユータ（ＩｎｔｅｌＢ　□　Ｂ　５ 　ｔａｒｇｅｔ　ｍｔｃｒｏｃｏｎｐｕｔｅｒ　）　４　ｉは、作用再現プロづ ４４を介して作用再現モニター（人ＲＭ）４３に接続された４０ビンＣＰＵソケ ツト（４０ｐｉｎ　ＣＰＵ　５ｏｃｋｅｔ　）　４２を備える。

通常の回路間エミュレータ（ＩＣＥ）４５が、ＩＣＥプラグ４６を介してプロー ブ４４とＣＰＵソケット４２に接続される。

ＡＲＭ４３　は、コンピュータの標準的な直列式人力／出力ポートを介してコン ピュータに提供されたデータの流れを受容し、且つ記憶するべくプログラムされ たヒュウレットパツカードＨＰ−８５卓上計算機（Ｈｅｗｌｅｔｔ　Ｐａｃｋａ ｒｄ　）ＩＰ−ｇ　５　ｄｅｓｋｔｏｐｃｏｍｐｕｔｏｒ　）の形式て記憶装置 ４７に接続される。記憶装置４７及びＩＣＥ４５は可視表示装置（ＶＤＵ）　４ ９を有する上位コンピュータ４８に接続される。

λＲＭ４３は、ＣＰＵ母線モニターユニット（ＢＭＵ）、データ縮少ユニツ）（ ＤＲＵ）及びデータ伝送ユニツ）（ＤＴＵ）（個々には図示せず）から成る。Ａ ＲＭプローブ４４を介して、ＢＭＵがＣＰＵソケット４２中のマイクロプロセッ サビン上の信号からマイクロプロセラ＋４１内に発生する事象を検出する。ＢＭ Ｕは、マイクロプロセツチオプコード取出し、割込み活動読取り及び入力ポート 読取りを検出する。インテル８０８５マイクロプロセツチは２５６個までの入力 ポートを調節することができ、又ＡＲＭ４３が２５６個までの異るポートアドレ スを処理するように対応して配置される。ＢＭＵによって検出された事象それぞ れに対して、データのバイトとアドレスのバイトと共に事象コードを適切なもの として含む情報のパッケージは、このようにしてＢＭＵが全速力で監視するのを 可能にするハードウェアの先入れ先出し方式（ＦＩＦＯ）待ち行列中に配置され る。このＦＩＦＯは、４ビツトの事象コード、８ビツトのデータワード、８ビツ トのポートアドレス及び命令アドレスの低ば数バイトを調節する４４ビツト、１ ６位置のユニットである。ＢＭＵは、マイクロプロセツナ実行時間に対するオプ コード蹴出しを計数ＤＲＵに通報し、関連するカウントとそれぞれの計数器の桁 あふれ事象とによるそれぞれの割込みがＤＴＵに通報される。

ＤＲＵは、ヘッド、即ちＢＭＵのＦＩＦＯ待ち行列の出力に現れる入力事象につ いである程度のデーターの縮少を行う。ＤＲＵは、 （ａ）　ポートからの新しい入力データが、そのポートからの直前のデータと同 一であるか、又は （ｂ）　新しい入力データは異るけれども、前のデータが何度も検査されたか、 又は （Ｃ）　新しい入力データは異るけれども、前のデータが一度検査されたか、又 は全く検査されなかったかどうかを確定するために、各入力事象と関連する情報 を調べる０（Ｍ）の場合には、ＤＲＵは関連ポートに関するカウントを増加させ るに過ぎない。（ｂ）の場合には、ＤＴＵは、前のデータに関するカウントと共 に新しいデータを伝達するよう要求される。一方、（Ｃ）については、ＤＴＵは 新しいデータのみを伝達するように要求される。ＤＴＵに伝達用の情報を供給す るために、ＤＲＵ・は２５６と２４ビツトの表を有し、この表中に情報が入るこ とがで舎、この情報が、インテル８０１１３マイクロプロセツナの可能な２５６ 個のボートそれぞれについて、１６−ビットのカウントと共にデータバイトを更 新することができる。

ＤＴＵは、ＤＲＵによって通報された入力事象と、ＢＭＵによって通報された割 込み事象と計数器桁あふれ事象とに応答し、且つ標準のＲ８２３２直列式相互連 結を越えて記憶装置４７に対して情報に関連する項目を伝達する。このＤＴＵは 、入力に関して４６位、８ビツトのＦＩＦＯ待ち行列を備えた工業用標準ＵＡＲ Ｔ　（Ｕｎｉｖｅｒｓａｌ　Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｒｅｃｅｉｖｅｒ　− Ｔｒａｎｓｍｉｔｔｅｒ　）を有する。それぞれのタイプの事象について、ＤＴ Ｕの制御が情報バイトの適切な順序をＦＩＦＯ中に指定する。

上位コンピュータ４８はプログラミング言語ＩＣＩ　中に類似のプログラムをも つ。このプログラムは、ターゲットマイクロプロセッサ４１によって検査された 外部入力をＡＲＭ４３　によって捕獲されたデータから復元するように配置され る。マイクロプロセッサシミュレータプログラムの原理は、マイクロプロセッサ 作動をシミュレーションするためのコンピュータ技術の場合には周知である０上 位コンピュータ４８に用いられるシミュレータは、連続的に記憶された外部刺激 を受容するようｌこ変形された従来のシミュレータと同等である。後述するよう に、上位コンピュータ４８は、ターゲットマイクロプロセラ−ｆ４１によって使 用されるテスト中のプログラム（ＰＵＴ）を記憶する。

更に、ＰＵＴがターゲット上で進行した後、記憶装置４７中に記録されたデータ は上位コンピュータ上のデータファイルに転送される。シュミレータプログラム は、ターゲットＰＵＴ実行の再生を上位コンピュータ上で行うために、ターゲラ ）４１に発生する事象を復元する割込み事象を復元するために、シミュレータは 、ＢＭＵに於けるように、オプコード取出しのカウントを持続する。データファ イル中の次の事象が割込みであり、且つデータファイル中の記憶されたＢＭＵの カウントがシミュレータのカウントに等しい場合には、正しいタイプの割込みが シミュレートされる。ターゲット入力ボートから読み取られたデータを復元する ために、シミュレータが、上位コンピュータ中に、ＤＦＬＵ中の表と類似の表を 保持する。このようにして、ＰＵＴが入力ポートから読取りを行うようにシミュ レータに命令する場合、及びデータファイル中の次の事象が入力ポートと関連し てない場合に、シミュレータは、読取られたデータがシミュレータの表中にある と仮定し、且つ入力ポートに関するカウントを増加させる。次の事象が入力ボー トに関するカウントの桁あふれである場合には、シミュレータが表中のカウント を取り除くだけである。次の事象が、鎗のデータを何度も読取った場合の読取り である場合には、シミュレータが表中のカウントを事象記録中のカウントと比較 し；もし同一であれば、表中の古いデータは放棄され、新しいデータが挿入され てＰＵＴに提供される。新しいカウントはｌにセットされる。いずれにしても、 次の事象が、前のデータを一度も検査しなかった場合の読取りであればこの更新 が発生する。

第３図の配置は次の如く作動する。ターゲットマイクロコンピュータ４１上で実 行されるべきＰＵＴは、上位コンピュータ上で利用しうる標準のプログラミング 手段を利用して、ＶＤＵ４９を作動させるユーザーによって上位コンピュータ４ ８上に発生させられる。その際、ＰＵＴはＩＣＢ４５を介してターゲットマイク ロコンピュータの記憶装置中に伝送される。このＩＣＥ４５は市場で入手しうる システムである。次に、上位コンピュータ４８が、上位コンピュータの初期状態 のファイル中に記憶するために、ターゲットマイクロコンピュータの内部状態を 送り戻すようにＩＣＥに指令する。内部状態はターゲットマイクロコンピュータ の記憶装置の内容とレジスタの内容とから成る。

次に、ターゲットマイクロコンピュータ４１は、ＰＵＴを実行するように整えら れる。λＲＭ４３、又はＢＭＵ／ＤＲＵ／ＤＴＵの組合せが、再生に必要なすべ ての情報を捕獲し、これらの情報を圧縮し、及び記憶装置４７にこれらの情報を 伝送する。

ＰＵＴ実行の終りに、記憶装置４７中に捕獲されたデータは上位コンピュータ４ ８に伝送されて、上位コンピュータのデータファイル中に記憶される。

次に、ＰＵＴ実行の再生は、上位コンピュータのシミュレータプログラムを実施 させることによって達成される。シミュレータは８０８５マイクロプロセツサの 挙動に合わせて作動する。

シミュレータが、マイクロプロセッサのモデルと、初期状態ファイルからの記憶 とを初期化し、次に、ファイル中に含まれるＰＵＴを実行し始める。シミュレー タは、監視中にターゲットマイクロコンピュータによって検査された入力を再現 するために、データファイルの内容（ＡＲＭ４３によって捕獲された）を利用す る、このようにして、シミュレータは、ＰＵＴが、上位コンピュータ上で、ター ゲットマイクロコンピュータによる最初の実行中と同じ作動順序に正確に追従す るのを保証する。

次の修正のために誤りを反復させ且つ追跡しうるように、シミュレータは、使用 者がＰＵＴの再生実施を制御し且つ観察しうるような一連の指命を使用者に提供 する。

本発明は、従来プログラム実行中の反復しえない実時間の誤りが検討と修正に永 久に利用されうるようになるという重要な利点を提供する。本発明はＣＰＵによ って経験された外部刺激に関する記録を完成し、且つこれらの刺激を復元して、 正確な形態で原プログラムを再び実行することを可能にする。再実施又は再現中 に、使用者は、最初の実行中に存在した実時間の束縛を考えずに、プログラムの 挙動を自由に究明できる。従って使用者が究明することによってプログラムの実 行が正規の状態でできなくなることについては、使用者は心配無用である。

鵞Ｎ−

Claims (1)

1. 【特許請求の範囲】 １、ターゲットＣＰＵ（１１又は４１）及びテスト中のプログラムを有するデー タ処理システム（１ｏ）に於ける誤り検出を支援する装置であって、装置がデー タ入力信号とプログラム実行中にＣＰＵ（１１又は４１）に適用され、且つ外部 刺激から誘導された割込み信号とを検出し、且つ記録するための監視手段（Ｉｓ ）、ＣＰＵの時間フレームについてそのような信号の発゛生時間を測定し且つ記 録するための計数手段（２１）、及び記録されたデータ入力信号と、適切な相対 発生時間に適用される割込み信号とを同時的に組み合せてテスト中のプログラム を再生するための手段（３０又は４８）を含むことを特徴とする装置。 ２、　ターゲットＣＰＵ（１１又は４１）がマイクロプロセッサであることを特 徴とする請求の範囲１に記載の装置。 ３、ＣＰＵの命令読取事象をカウントし、且つそれぞれのデータ入力信号と割込 み信号の検出の際にこれらの事象の瞬時カウントを・記録するように、計数手段 （２１）が配置されることを特徴とする請求の範囲ｌに記載の装置。 ４、ｌｉ視手ｔ（１６）と計ａｑ一段（２１）とが、ターゲツトＣＰＵ母線・（ ・１４）上にそれぞれ発生するデータ入力信号、割込み信囲３に記載の装置。 ５、監視手段（１６）が、記録された情報の各タイプについてそれぞれの事象コ ードを発生し且つ記録するだめの手段を含むことを特徴とする請求の範囲４に記 載の装置。 ６、装置が、適切なそれぞれの事象コードと瞬時カウントと共にそれぞれのデー タ入力信号又は割込み信号を継続的に記憶するための逆行記憶装置ｆ（２２、３ １又は４７）を含むことを特徴とする請求の範囲３，４又は５に記載の装置。 ７、テスト中のプログラムを再生するための手段が、テスト中のプログラムを再 生するための手段を構成すべく、シミュレータプログラムによって配置された上 位コンピュータ（４８）を含むことを特徴とする請求の範囲６に記載の装置。 ８、テスト中のプログラムと、データ入力事象及び割込み事象を継続的に記録す るためのデータファイルとを含む場合に、シミュレータプログラム上位コンピュ ータ（４８）が、ターゲラ）ＣＰＵ（１１）の初期状態を記録するための初期状 態ファイルを有することを特徴とする請求の範囲７に記載の装置◇　、９、監視 手段と計数手段とが、命令読取り計数器を組み入れた母線監視ユニット（λＲＭ ４３中に含まれる）によって構成され、母線監視ユニットが、事象コード、デー タワード、アドレス及び監視された事象に関する事象カウントを記録すべく配置 されることを特徴とする請求の範囲８に記載の装置。 １０、母線監視ユニットに応答するデバイスであり、且つ１個のそのような入力 を記憶することにより、及び順次データ入力数を適切に指示すべき事象カウント を増加させることによって、同一のデータ入力の任意の順序を記憶すべく配置さ れたデータ縮少デバイス（ＡＲＭ４３中に含まれる）が設けられることを特徴と する請求の範囲９に記載の装置。 １１、対応する事象カウントと共に、データ減少デバイスからのデータ入力信号 と母線監視ユニットからの割込み信号とから成る事象情報を逆行記憶装置４７に 伝送すべく作動するデータ伝送デバイスが設けられることを特徴とする請求の範 囲１０に記載の装置。