JPS58500965A - 論理回路用イネ−ブリング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 論理回路用イネ−プリング回路 発明の背景 発明の技術分野 本発明は概括的には論理回路用イネ−プリング回路に関するものであシ、更に具 体的に位、クロック信号を反転させずに直接使用することによ多消費電力の増加 を伴なわずにイネ−プリングの遅延時間を短縮するトランジスタ・トランジスタ 論理回路（ＴＴＬ）用のイネ−プリング回路に関するものである。

先行技術の説明 データラッチ、フリップ７０ツブ、シフトレジスタ。

メモリ等の論理回路は、動作可能となるだめのイネ−プリング信号の供給を必要 とする場合がある。例えば、モトローラ社製のＡＬＳ５７７　ヘツクス・データ ラッチは、そのような信号を必要とする。

先行技術のイネ−プリング回路においては、必要なりロック信号（ＣＫ）が発生 される前に外部クロック信号が３個のゲートを伝播する必要かあった。従って包 含された特定の論理回路のイネ−ブリングは、３個のゲートの伝掃遅延時間たけ 遅延されることになる。クロック信号が６個のゲートの初段における反転を必要 とせずに直接使用できるとしたならば、イネ−プリング時間に関し相当の改良が 図られるであろう。

発明の軟要 本発明の一つの目的は、データラッチ、フリップフロップ、メモリ、シフトレジ スタ及びその種の＊ｉ回路をイネ−ブリングするための改良された回路を提供す ることにある。

本発明の更に他の目的は、消費電力を何ら増加させることなく高速のイネ−ブリ ングを達成する論理回路用イネ−プリング回路を提供することにある。

本発明の更に他の目的は、改良されたＡＢゲート、即ち第１の入力（，０がハイ で第２の入力（Ｂ）がローであるときに出力がハイになるゲート、を提供するこ とにある。

また９本発明の一つの目的は、改良されたＡＥゲートを用いた論理回路用イネ− プリングゲートを提供することにある。

本発明の一側面に従って提供される論理回路は、第１゜第２の入力端子及び出力 ノードを備え；該出力ノードは。

負荷に接続されたときに論理のハイ電圧に対応する第１の安定状態もしくは論理 のロー電圧に対応する第２の安定状態を取得るように又前記第１の入力端子が論 理のハイ電圧に結合されかつ前記第２の入力端子が論理のロー電圧に結合された ときにのみ論理のハイ電圧を取得るように栴取された調理回路であって：前記第 １の入力端子に結合された入力端子を鳴し該入力端子上の電圧に応じて動作する 第１のバッファ手段；該第１のバッファ手段の出力端子に結合されたベース端子 、第１の電圧源に結合されるコレクタ端子及び前記出力ノードに結合されたエミ ッタ端子を備え、前記第１の入力端子が論理のハイ段；並びに、前記第２のバッ ファ手段の出力端子に結合されたベース端子、前記出力ノードに結合されたコレ クタ端子及び第２の電圧源に結合されるエミッタ端子を備え、前記第２の入力端 子が論理のロー電圧に結合されたときにのみ前記出力ノードから電流を吸込む第 ２のトランジスタ手段を備えている。

本発明の他の側面によれば、ハイ及びロード論理状態を取得る外部クロック信号 並びに外部イネ−プリング信号から内部イネ−プリング信号を発生する回路であ って：前記外部クロック信号を受ける第１の入力端子及び前記内部イネ−プリン グ信号を受ける第２の入力端子を有し。

前記外部クロック信号が論理のハイで前記内部イネ−プリング信号が論理のロー であるときに論理のハイ出力を発生する第１の論理ゲート；並びに、該第１の論 理ゲートの出力端子に結合された第１の入力端子及び前記外部イネ−プリング信 号を受ける第２の入力端子を有し、前記内部イネ−プリング信号を発生する第２ の論理手段を備えた回路が提供される。

図面の簡単な説明 第１図は、先行技術によるイネ−ブリング回路の論理回路図である。

第２図は２本発明によるイネ−ブリング回路の論理回路図である。

第６図は２本発明のイネ−ブリング回路の部分論理。

部分構成図である。

好適実゛尻例の説明 第１図は、論理回Ｆ６８をイネ−プリングするだめの先行技術による回路のブロ ック図である。前述したように。

論理回路８は種々の形式９例えばシフトレジスタ、データラッチ、メモリ等の形 式を取シ得よう。図示のように。

２個の入力が論理回路８に供給される。信号線１０上の絹１の入力は、インバー タ２がら出力された反転クロック信号ＣＫである。信号線１２上の第２の入力は 実際のイネーブル信号であυ、これはイネ−ブリング回路で作成されてノアゲー ト４の出力端子に出現する。前述したように、クロック信号ｃＸがインバータ２ の入力端子に供給され、このインバータの出力はノアゲート乙の入力端子に結合 される。実際のイネ−ブリング信号（ＥＮＡＢＬＥ）がノアゲート６の第２の入 力端子に結合され、このノアゲートの出力はノアゲート４の第１の入力端子に供 給される。外音ｉイネ−ブリング回路（ＥＮ　）はノアゲート４の第２の入力端 子に供給される。

第１図に示した回路の動作を説明するうえで、外部イネ−プリングイム号りが初 めにロー論理状態にあるものとする。インバータ２の入力端子のクロック信号Ｃ Ｘがローになると、ノアゲート乙の第１の入力端子に論理のハイが供給される。

このノアゲートは内入力がローのときだけハイ出力を発生するから、この場合に はローを出力する。外部イネ−プリング信号ｎもローであるから。

ノアゲート４の出力はハイになり論理回路８がイネーブルされる。ノアゲート４ の出力端子に出現するハイ信号は信号線１４を介してノアゲート６の第２の入力 端子に帰還され、これに伴なってノアゲート６の出力がロー状態にラッチされる 。ここでクロック信号ＣＸがハイになったとしても、ノアゲート６の出力はロー 状態に保持され、外部イネ−プリング信号ｉがロー状態を保持する限シ論理回路 ８はイネーブルされ絖ける。

明らかに、ノアゲート４の出力がノアゲート乙の第２の入力端子に帰還されるの に要する時間は律速的ではない。これは上記帰還路が単なる帰還ラッチング路に すぎないからである。しかしながら、クロック信号ＣＫかインバータ２を経てノ アゲート６の第１の入力端子まで伝達されなければならないことから、信号線１ ２上に最終的なイネ−ブリング信号（ＥＮＡＢＬＥ）　か最初に発生するまでに 時…」がかかるという不都合かある。

第２図は本発明に係るイネ−ブリング回路の論理図である。図示のように、従前 とおシクロツタ信号ＣＫはインバータ２０入力端子に供給され、このインバータ の出の入力端子に結合され、このノアゲートの出力は信号線１２上の実際の論理 回路のイネ−ブリング信号（ＥＮＡＢＬＥ）を表示している。本質的な差異は、 クロック信号ＣＫがしてノアゲート４の出力（ＥＮＡＢＬＥ　）に結合されてい る。

第１図と第２図の回路が機能的に等価であることを説明するには、ノアゲート４ の第２の入力端子に出現する信号が両回路において同一であることを示せば足シ よう。

第１図において、ノアゲート乙の第１．第２の入力端子に信号Ａ、Ｂが供給され た場合、このノアゲートの出力は２にの型式となる。従って、第１図中のノアゲ ート６の実際の出力はＣＫ　ＥＩｉＡＢＬＥとなる。第２図中のゲート１６の非 反転入力端子と反転入力端子のそれぞれに信号ＡとＢが供給されると、このゲー ト１６はＡＡを出力する。従ってこのＡｎゲート１６の実際の出力は（ｌ　ＥＮ ＡＢＬＥとなる。

第１図中のノアケート６の出力もＡｋゲート１６の出力もノアゲート４の入力端 子に結合されかつこのノアゲート４の泥２の入力端子はＥＮＫＷ’５合されるも のであるから。

に説明するように、第２図においてはクロック信号の伝描段が１段少なくなって いるため実際のイネ−ブリング信号（ＥＮＡＢＬＥ　）を発生させることに関し 相当の高速化が達成できることが明らかである。クロック信号はゲート１６に直 接供給される。符号反転手段は、タイミングに律速的でない帰還ラツーチング路 １４内に設けられている。

第３図は、第２図のＡＢゲート１６の詳細をｆＩｌ示する図で、ある。この回路 はｐｎｐ　）ランラスタ１８．シヨツトキー・トランジスタ２０　、２２　、ダ イオード２４．ショットキー・ダイオード２６　、２８及び抵抗器３０．！１２ ．３４　を備えている。

トランジスタ１８のベースとダイオード２６のカソードは、クロック信号ＣＫに 直結されている。トランジスタ１８のコレクタとダイオード２４のカソードは接 地されている。トランジスタ　１８のエミッタは、抵抗器３０を介して電源Ｖ。

０に接続されると共にトランジスタ２０のベースに接続されている。トランジス タ２０のコレクタは抵抗器３２を介して電源Ｖ０゜に接続されており、またこの トランジスタ２０のエミッタはトランジスタ２２のコレクタ、ダイオード２６の アノード及びノアゲート４の第２の入力端子に接続されている。トランジスタ２ ２のエミッタは夛イオード２４のアノードに接続されている。

トランジスタ２２のベースは、抵抗器６４を介して電源Ｖ０゜に接続されると共 にダイオード２８のアノードにも接続されている。ショットキー・ダイオード２ ６は、クロック信号ＣＫがローであるときのトランジスタ２０のベース・エミッ タ接合に付随する寄生容量に対し放を路を提供する。

ＡＢ機能（ＣＫ　ＥＮＡＢＬＥ　）は、実際にはノード３６に現われる。すなわ ち、クロック信号（ＣＸ）がハイのとき、トランジスタ１８はオフ状態を保ちト ランジスタ２０がオン状態になる。従って、電流はＶ。。から抵抗器６２を経て ノード３乙に流れ込む。ＥＮＡＥＬＥがローであれば、電流はｒ。０から抵抗器 ６４とダイオード２８に流れる。トランジスタ２２にはベースドライブ信号が供 給されず。

トランジスタ２２はオフ状態を保つ。トランジスタ２２がオフ状態であるから、 このトランジスタ２２はノード３６から電流を吸込まず、このためノード６６の 電圧が論理のハイレベルに上昇する。ＣＫとＥＮＡＢＬＥに関する他の組合せに よってはノード３６はすべて論理のゼロとなる。すなわち、既に説明したように 、クロック信号がハイであるとノード３６に電流が流れ込む。一方、ＥＮＡＢＬ Ｅがハイであると、トランジスタ２２がオン状態になってノード６６から電流を 吸込むことにより、ノード６６を論理のローレベル状態とする。これに対してク ロック信号がロー状態になると、トランジスタ１８がオン状態になってトランジ スタ２０からベース電流を発散させ、トランジスタ２０をオフ状態にする。この ため、ＥＮＡＢＬＥ色号線の状態いかんに拘らず、ノード３６には電流が供給さ れず、ノード６６の電圧は論理のハイレベルに上昇しない。

第２図において、ＡＢゲート１６をＡＮＤゲートで置替えると共に２ツチング帰 還線１４内にインバータを設置することによっても、第２図と同一の機能が達成 できる。

このような構成によっても明らかに高速化が図れるが。

帰還線１４内にインバータを付加することに伴なって消費電力が増す。第３図の 回路を使用することによシ、消費電力増を伴なうことなく５５−の高速化が達成 できた。

上述の説明は一つの例示にすぎない。当業者であれば。

訊求の範囲に記載した本発明の要旨の範囲内で形式や詳細を変更できよう。例え ば、第３図中のショットキー・トランジスタやダイオードを慣用のバイポーラ・ トランジスタやダイオードで置替えることもできよう。この場合の回路は第３図 の回路はどは高速ではないが、慣用のバイポーラ・トランジスタやダイオードで 構成した従来回路よシは高速である。

更に、ゲート＆能の拡張用にトランジスタ及び／又はダイオードを付加すること もできよう。

補正誉の翻訳文提出誉（特許法第１８４条７の第１項）昭和５８年２月１９　嘔 特許庁長官　若　杉　和　夫　殿 １、特許出願の表示 国際出願番号ＰＣＴ／ＵＳ　８２　／　Ｏ’０５９８２発明の名称 論理回路用イネ−プリング回路 五特許出創人 住　所　アメリカ合衆国イリノイ州６０１９６　、シャンバーブ。

イースト・アルゴンフィン・ロード、１３０３番名　称　モトローラ・イ／゛コ ーボレーテッド代表者　ラウカ、ピンセント　ジエ４ 国　籍　アメリカ合衆国 ４、代理人 住　所　東京都豊島区南長崎２丁目５番２号１９８２年９月１４日 島求の範囲 １、（補正）第１．第２の入力端子及び出力ノードを備え；核出力ノードは、負 荷に接続されたときに論理のハイを圧に対応する第１の安定状態もしくは論理の ロー電圧に対応する第２の安定状態を取得るように又前記第１の入力端子が論理 のハイ電圧に結合されかつ前記第２の入力端子が論理のロー電圧に結合されたと きにのみ論理のハイ電圧を取得るように構成された論理回路であって： 前記第１の入力端子に結合された入力端子を有し該入力端子上の電圧に応じて動 作する第１のバッファ手段； 該第１のバッフ７手段の出力端子に結合されたペース端子、第１の電圧源に結合 されるコレクタ端子及び前記出力ノードに結合されたエミッタ端子を備え、前記 第１の入力端子が論理のハイ電圧に結合されたときにのみ前記出力ノードに％Ｆ ｔ、を供給する第１のトランジスタ手段； 前記第２の入力端子に結合された第２のバッファ手段；並ひに。

前記糺２のバッファ手段の出力端子に結合されたベース端子、前ｉし出力ノード に組合されたコレクタ端子及び第２の電圧源に結合されるエミッタ端子を備え。

前記第２の入力端子が論理のロー電圧に結合されたときにのみ前記出力ノードか ら電流を吸込む第２のトラ国−際調査報告

Claims (1)

【特許請求の範囲】
1. １．糺１．第２の入力端子及び出クツ−・ドを備え；該出力ノードは、負荷に接 続されたときに論理のハイ電圧に対応する第１の安定状態もしくは論理のロー電 圧に対応する第２の安定状態を取得るように又前記第１の入力端子が論理のハイ 電圧に結合されかつ前記第２の入力端子が論理のロー電圧に結合されたときにの み論理のハイ電圧を取得るように構成された論理回路であ２て： 前記第１の入力端子に結合された入力端子を有し該入力端子上の電圧に応じて動 作する第１のバッファ手段； 該第１のバッファ手段の出力端子に結合されたベース端子、第１の電圧源に結合 されるコレクタ端子及び前記出力ノードに結合されたエミッタ端子を備え、前記 第１の入力端子が論理のハイ電圧に結合されたときにのみ前記出力ノードに電流 を供給する第１のトラン前記あ２の入力端子に結合された紀２のバッファ手段； 並ひに。 前記第２のバッファ手段の出力端子に結合されたベース端子、＠記出力ノードに 結合されたコレクタ端子及び第２の電圧源に結合されるエミッタ端子を備え。 郁１匠礼、２の入力電子が阪理のノ・イ覧圧１／Ｌｋ合されたときにの与削記出 力ノードから゛屹派會吸込む第２のトランジスタ手段を備えた＠理回路。 ２、前記第１のトランジスタ手段は： 第１のショットキー・トランジスタ；並びに。 該第１のショットキー・トランジスタのコレクタ端子及び前記第１の電圧源間に 結合される第１の抵抗器から成る誼求の範囲第１項２「動：の獄理回路。 ３、前記第２のトランジスタ手段に： 第２のショットキー・トランジスタ；並ひに。 ＃諮２のショットキー・トランジスタのベース端子及びｔ記距１の電圧源間に結 合される第２の抵抗器から成る諸求の範囲第２項記載の論理回路。 ４、前記第１のバッファ手段は： 前記第１の入力端子に結合されたベース簸子、前記第２の電圧源に結合されるコ レクタ端子及び前記第１のショットキー・トランジスタのベース端子に結合され たエミッタ端子を備えたｐｎｐ　トランジスタ：並びに。 該ｐｎｐ　トランジスタのエミッタ端子及び第１０ｔ、圧源出ｊＫ組合される第 ３の抵抗器から取る詐求の＆、囲絹６項記載の蹴理回路。 ５、前記第２のバッファ手段れ、前記第２のショットキー・トランジスタのベー ス電子に結合されたアノード電子及び前記第２の人力電子に組合されたカソード 端子を有するショットキー・ダイオードから成る詑求の範囲第４項記載の論理回 路。 ６、前記出力ノードに結合されたアノード端子及び前記第１の入力端子に結合さ れたカソード端子を有する第１のダイオードを備えた精求の範囲第５項記載の論 理回路。 ７、　前記第１のダイオードはショットキー・ダイオードである諸求の範囲第６ 項記載の論理回路。 ８、前記第２のショットキー・トランジスタのエミッタ南子に結合されたアノー ド端子及び前記第２の電圧源に結合されるカソード端子を有する第２のダイオー ドを備えた話求の範囲第６項記載の論理回路。 ９、ハイ及びロー論理状態を取得る外部クロック信号並びに外部イネ−ブリング 信号から内部イネ−プリング信号を発生する回路であって： 前記外部クロック信号を受ける第１の入力端子及び前記内部イネ−ブリング信号 を受ける第２の入力端子を有し、前記外部クロック信号が論理のノ・イで前記内 部イネ−ブリング信号が論理のローであるときに論理のハイ出力を発生する第１ の論理ゲート；並ひに。 骸第１の論理ゲートの出力端子に結合された第１の入力端子及び前記外部イネ− ブリング信号を受ける第２の入力端子を鳴し、前記内部イネ−ブリング信号を梶 失する第２の論理手段を備えた回路。 １０、前記第２の論理手段はノアゲートである此求の範囲第９項記載の回路。