JPH0474897B2 - - Google Patents
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- JPH0474897B2 JPH0474897B2 JP57076180A JP7618082A JPH0474897B2 JP H0474897 B2 JPH0474897 B2 JP H0474897B2 JP 57076180 A JP57076180 A JP 57076180A JP 7618082 A JP7618082 A JP 7618082A JP H0474897 B2 JPH0474897 B2 JP H0474897B2
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- input terminal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/026—Shaping pulses by amplifying with a bidirectional operation
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はインターフエース回路、特に異種キヤ
リア型半導体装置とも、同種キヤリア型半導体装
置とも自由にワイヤードOR接続可能なインター
フエース回路に関する。
リア型半導体装置とも、同種キヤリア型半導体装
置とも自由にワイヤードOR接続可能なインター
フエース回路に関する。
最近におけるエレクトロニクスの発展に従いそ
の応用分野が急速に広まるとともに回路の多様化
に対する要求が激しくなつている。これに伴い従
来は例えばＮチヤネル型集積回路なら同種のＮチ
ヤネル型集積回路と接続させるだけで良かつたも
のが、場合により異種のＰチヤネル型集積回路と
も自由に接続させうることが必要となつてきてい
る。ところでこの異種キヤリア型集積回路を自由
に接続させるということは必ずしも容易ではな
い。特にマイクロプロセツサとメモリ間のデータ
のやりとりの場合などに必要なワイヤードOR接
続を十分な性能を保持した状態で行うことは未だ
実現されていない。
の応用分野が急速に広まるとともに回路の多様化
に対する要求が激しくなつている。これに伴い従
来は例えばＮチヤネル型集積回路なら同種のＮチ
ヤネル型集積回路と接続させるだけで良かつたも
のが、場合により異種のＰチヤネル型集積回路と
も自由に接続させうることが必要となつてきてい
る。ところでこの異種キヤリア型集積回路を自由
に接続させるということは必ずしも容易ではな
い。特にマイクロプロセツサとメモリ間のデータ
のやりとりの場合などに必要なワイヤードOR接
続を十分な性能を保持した状態で行うことは未だ
実現されていない。
第１図及び第２図はこの問題を説明するための
回路図で真理値図も併せ示してある。
回路図で真理値図も併せ示してある。
第１図はＮチヤネル型電界効果トランジスタ
（以下Nch−FETという）Q1（例えばマイクロプ
ロセツサの出力用FETに相当）と同じNch−
FETQ2（例えばメモリの出力用FETに相当）がワ
イヤードOR接続された場合である。ここでR1は
プルアツプ抵抗、１，２はそれぞれマイクロプロ
セツサ、メモリの出力端子（ドレインに相当）、
θはワイヤードOR出力節点である。この回路で
のデータのやりとりはQ1を含むマイクロプロセ
ツサとQ2を含むメモリとを想定し、マイクロプ
ロセツサからメモリへデータが出力されるときは
メモリの出力用FETのQ2がオープン状態で、メ
モリからマイクロプロセツサにデータが出力され
るときはマイクロプロセツサの出力用FETのQ1
がオープン状態で行われるので、例えば、マイク
ロプロセツサからメモリにデータが出力されると
きは真理値図に示すように両入力データD1，D2
ともに“０”のとき接点θは“１”、入力データ
D1が“１”で入力データD2が“０”のとき節点
“０”となり正しいデータのやりとりが行われる。
（以下Nch−FETという）Q1（例えばマイクロプ
ロセツサの出力用FETに相当）と同じNch−
FETQ2（例えばメモリの出力用FETに相当）がワ
イヤードOR接続された場合である。ここでR1は
プルアツプ抵抗、１，２はそれぞれマイクロプロ
セツサ、メモリの出力端子（ドレインに相当）、
θはワイヤードOR出力節点である。この回路で
のデータのやりとりはQ1を含むマイクロプロセ
ツサとQ2を含むメモリとを想定し、マイクロプ
ロセツサからメモリへデータが出力されるときは
メモリの出力用FETのQ2がオープン状態で、メ
モリからマイクロプロセツサにデータが出力され
るときはマイクロプロセツサの出力用FETのQ1
がオープン状態で行われるので、例えば、マイク
ロプロセツサからメモリにデータが出力されると
きは真理値図に示すように両入力データD1，D2
ともに“０”のとき接点θは“１”、入力データ
D1が“１”で入力データD2が“０”のとき節点
“０”となり正しいデータのやりとりが行われる。
第２図はNch−FETQ1とPch−FETQ2′とがワ
イヤードOR接続された場合である。２′はQ2′の
出力端子（ドレインに相当）である。この回路で
のデータのやりとりは真理値図に示すように、
Q1からQ2へは正しく行われる。一方Q2からQ1へ
はD2にかかわらず常に“１”となりデータは正
しく転送されないことになる。
イヤードOR接続された場合である。２′はQ2′の
出力端子（ドレインに相当）である。この回路で
のデータのやりとりは真理値図に示すように、
Q1からQ2へは正しく行われる。一方Q2からQ1へ
はD2にかかわらず常に“１”となりデータは正
しく転送されないことになる。
この対策として、２′と接地間にQ2′のための
プルダウン抵抗を挿入することが行われている
が、この場合回路の論理動作範囲はQ1とQ2′のし
きい値電圧の差となつてしまうので動作が不安定
となる。
プルダウン抵抗を挿入することが行われている
が、この場合回路の論理動作範囲はQ1とQ2′のし
きい値電圧の差となつてしまうので動作が不安定
となる。
本発明の目的はこれらの問題点を解決すること
により、同種キヤリア型半導体装置はもちろん異
種キヤリア型半導体装置とも自由にワイヤード
OR接続ができ、かつ十分な動作特性を保持する
ところのインターフエース回路を提供することに
ある。
により、同種キヤリア型半導体装置はもちろん異
種キヤリア型半導体装置とも自由にワイヤード
OR接続ができ、かつ十分な動作特性を保持する
ところのインターフエース回路を提供することに
ある。
本発明のインターフエース回路は、内部回路の
入力端に接続されるデータ出力端子と、上記デー
タ出力端子と動作電圧供給端子との間にソース・
ドレイン通路が接続された電界効果トランジスタ
と、上記内部回路の出力端に接続されることによ
り出力すべきデータを受ける第１入力端、上記動
作電圧供給端子に接続された第２入力端及び上記
電界効果トランジスタのゲートに接続された出力
端を有する排他的論理和回路あるいは非排他的論
理和回路とを備えることを特徴とする。
入力端に接続されるデータ出力端子と、上記デー
タ出力端子と動作電圧供給端子との間にソース・
ドレイン通路が接続された電界効果トランジスタ
と、上記内部回路の出力端に接続されることによ
り出力すべきデータを受ける第１入力端、上記動
作電圧供給端子に接続された第２入力端及び上記
電界効果トランジスタのゲートに接続された出力
端を有する排他的論理和回路あるいは非排他的論
理和回路とを備えることを特徴とする。
本発明の他のインターフエース回路は、内部回
路の入力端に接続されるデータ出力端子と、上記
データ出力端子と動作電圧供給端子との間にエミ
ツタ・コレクタ通路が接続された縦型のバイポー
ラトランジスタと、上記内部回路の出力端に接続
されることにより出力すべきデータを受ける第１
入力端、上記動作電圧供給端子に接続された第２
入力端及び上記縦型のバイポーラトランジスタの
ベースに接続された出力端を有する排他的論理和
回路あるいは非排他的論理和回路とを備えること
を特徴とする。
路の入力端に接続されるデータ出力端子と、上記
データ出力端子と動作電圧供給端子との間にエミ
ツタ・コレクタ通路が接続された縦型のバイポー
ラトランジスタと、上記内部回路の出力端に接続
されることにより出力すべきデータを受ける第１
入力端、上記動作電圧供給端子に接続された第２
入力端及び上記縦型のバイポーラトランジスタの
ベースに接続された出力端を有する排他的論理和
回路あるいは非排他的論理和回路とを備えること
を特徴とする。
以下本発明について図面を参照し詳細に説明す
る。
る。
第３図及び第４図は本発明の第１の実施例の回
路を用いた応用回路とその真理値図を示したもの
である。ここで１１は実施例のインターフエース
回路（以下IFCという）で、Nch−FETQ4とEx
−OR回路１２とを有し、FETQ4のゲートはEx
−OR回路１２の出力に接続され、Ex−OR回路
１２の一方の入力はFETQ4のソースと接続され
て制御入力端子１４を形成し、他方の入力はデー
タ入力端子１５を形成し、FETQ4のドレインは
データ出力端子１３を形成している。そして第３
図はNch−FETQ3と、第４図はPch−FETQ5と
のワイヤードOR接続を示したものである。なお
R2はプルアツプ抵抗、R3はプルダウン抵抗、１
６，１７はそれぞれFETQ3，Q4の出力端子（ド
レインに相当）である。
路を用いた応用回路とその真理値図を示したもの
である。ここで１１は実施例のインターフエース
回路（以下IFCという）で、Nch−FETQ4とEx
−OR回路１２とを有し、FETQ4のゲートはEx
−OR回路１２の出力に接続され、Ex−OR回路
１２の一方の入力はFETQ4のソースと接続され
て制御入力端子１４を形成し、他方の入力はデー
タ入力端子１５を形成し、FETQ4のドレインは
データ出力端子１３を形成している。そして第３
図はNch−FETQ3と、第４図はPch−FETQ5と
のワイヤードOR接続を示したものである。なお
R2はプルアツプ抵抗、R3はプルダウン抵抗、１
６，１７はそれぞれFETQ3，Q4の出力端子（ド
レインに相当）である。
まず第３図の回路についての動作を説明する。
データをFETQ3からIFC１１へ送る場合は
FETQ4がオープン状態で送くられるので問題な
いのでIFC１１からFETQ3へ送る場合について
のみ考えることにする。（以下の回路の場合も同
様）。データ入力Ｄが“０”のときは制御入力端
子１４が接地されて“０”に保持されているため
Ex−OR回路１２の出力節点θは“０”となり
FETQ4はオフとなるのでワイヤードORの出力節
点θは“１”となり、データ入力Ｄが“１”のと
きは点ａは“１”となりFETQ4はオンとなるの
で節点θは“０”となり正しくデータが送られる
ことになる。
データをFETQ3からIFC１１へ送る場合は
FETQ4がオープン状態で送くられるので問題な
いのでIFC１１からFETQ3へ送る場合について
のみ考えることにする。（以下の回路の場合も同
様）。データ入力Ｄが“０”のときは制御入力端
子１４が接地されて“０”に保持されているため
Ex−OR回路１２の出力節点θは“０”となり
FETQ4はオフとなるのでワイヤードORの出力節
点θは“１”となり、データ入力Ｄが“１”のと
きは点ａは“１”となりFETQ4はオンとなるの
で節点θは“０”となり正しくデータが送られる
ことになる。
次に、第４図においてはFETQ5がPch型であ
るためにソースを接地してドレインに−Ｖを印加
し、これに伴いEx−OR回路１２の電源電圧も−
Ｖとしてある。この場合FETQ4はNch型である
にもかかわらずドレインがソースに対して低電位
になつてしまうことになる。しかしながらFET
の場合にはドレインとソースは対称的に構成され
ているのでドレインとソースと入れ替えても変わ
りなく動作する。データ入力Ｄが“０”のときは
制御入力端子１４が“１”に保持されているので
節点ａは“１”となり節点θは“１”となり、デ
ータ入力Ｄが“１”のときは節点ａは“０”とな
り節点θは“０”となり、第３図のNch−FET
の場合と同様に正しくデータが送られることにな
る。
るためにソースを接地してドレインに−Ｖを印加
し、これに伴いEx−OR回路１２の電源電圧も−
Ｖとしてある。この場合FETQ4はNch型である
にもかかわらずドレインがソースに対して低電位
になつてしまうことになる。しかしながらFET
の場合にはドレインとソースは対称的に構成され
ているのでドレインとソースと入れ替えても変わ
りなく動作する。データ入力Ｄが“０”のときは
制御入力端子１４が“１”に保持されているので
節点ａは“１”となり節点θは“１”となり、デ
ータ入力Ｄが“１”のときは節点ａは“０”とな
り節点θは“０”となり、第３図のNch−FET
の場合と同様に正しくデータが送られることにな
る。
ただしこの場合FETQ4を逆接続の形で用いる
ことになるので、論理振幅がFETQ4のしきい値
電圧VTだけ小さくなる。従つてこれを防止する
ためにはEx−OR回路１２を駆動する電源電圧あ
るいはデータの入力電圧を制御入力端子電圧より
もVT以上高くしてやれば良い。
ことになるので、論理振幅がFETQ4のしきい値
電圧VTだけ小さくなる。従つてこれを防止する
ためにはEx−OR回路１２を駆動する電源電圧あ
るいはデータの入力電圧を制御入力端子電圧より
もVT以上高くしてやれば良い。
第５図及び第６図は本発明の第２の実施例の回
路を用いた応用回路とその真理値図を示したもの
である。この実施例が第１の実施例と異なる点
は、IFCにNch−FETの代りにPch−FETを用い
たことである。すなわちIFC２１はPch−FETQ7
とEx−OR回路２２からなり接続は前と同じであ
る。ここで２３は出力端子、２４は制御入力端
子、２５は反転データ入力端子である。そして第
５図はIFC２１と同種のPch−FETQ6との、第６
図は異種のNch−FETQ8とのワイヤードOR接続
を示したものである。そして、いずれの場合も
IFCの制御入力端子２４は接地されている。なお
R4，R5はそれぞれプルダウン、プルアツプ抵抗
であり、２６，２７はそれぞれFETQ6，Q8の出
力端子である。
路を用いた応用回路とその真理値図を示したもの
である。この実施例が第１の実施例と異なる点
は、IFCにNch−FETの代りにPch−FETを用い
たことである。すなわちIFC２１はPch−FETQ7
とEx−OR回路２２からなり接続は前と同じであ
る。ここで２３は出力端子、２４は制御入力端
子、２５は反転データ入力端子である。そして第
５図はIFC２１と同種のPch−FETQ6との、第６
図は異種のNch−FETQ8とのワイヤードOR接続
を示したものである。そして、いずれの場合も
IFCの制御入力端子２４は接地されている。なお
R4，R5はそれぞれプルダウン、プルアツプ抵抗
であり、２６，２７はそれぞれFETQ6，Q8の出
力端子である。
第５図の場合には、反転データ入力が“０”
のとき節点ａは“１”となるので節点θは“１”
となり、が“１”のとき節点ａは“０”となる
ので節点θは“０”となる。すなわちIFC２１の
入力に反転データを与えることにより正しいデ
ータを送ることができる。次に第６図の回路で
は、反転データ入力が“０”のとき節点ａは
“０”となるので節点θは“０”となり、が
“１”のとき節点ａは“１”となるので節点θは
“１”となり、第５図のPch−FETの場合と同様
にデータを正しく送ることが出来る。ただし第６
図の回路の場合FETQ7を逆接続の形で用いる形
になるので論理振幅がFETQ7のしきい値電圧
VT′だけ小さくなる。従つてこれを防止するため
にはEx−OR回路２２を駆動する電源電圧あるい
はデータ入力電圧の絶対値を制御入力端子電圧の
絶対値よりも｜VT′｜以上高くしてやればよい。
のとき節点ａは“１”となるので節点θは“１”
となり、が“１”のとき節点ａは“０”となる
ので節点θは“０”となる。すなわちIFC２１の
入力に反転データを与えることにより正しいデ
ータを送ることができる。次に第６図の回路で
は、反転データ入力が“０”のとき節点ａは
“０”となるので節点θは“０”となり、が
“１”のとき節点ａは“１”となるので節点θは
“１”となり、第５図のPch−FETの場合と同様
にデータを正しく送ることが出来る。ただし第６
図の回路の場合FETQ7を逆接続の形で用いる形
になるので論理振幅がFETQ7のしきい値電圧
VT′だけ小さくなる。従つてこれを防止するため
にはEx−OR回路２２を駆動する電源電圧あるい
はデータ入力電圧の絶対値を制御入力端子電圧の
絶対値よりも｜VT′｜以上高くしてやればよい。
以上の実施例においては、Ex−OR回路と組合
せるFETのドレインをIFCの出力端子、ソースを
制御入力端子としたが、これはソースを出力端
子、ドレインを制御入力端子としても、これまで
の説明から明らかなように本発明のIFCとして動
作することが分る。
せるFETのドレインをIFCの出力端子、ソースを
制御入力端子としたが、これはソースを出力端
子、ドレインを制御入力端子としても、これまで
の説明から明らかなように本発明のIFCとして動
作することが分る。
又、Ex−OR回路の代りにIx−OR回路を用い
ても理論の双対性から言つて本発明のIFCとして
動作することが明らかである。この場合Ex−OR
回路の場合とはデータが反転するので、Nch−
FETと組み合せた場合は反転データを入力し、
Pch−FETと組合せた場合は非反転データＤを入
力してやれば良い。
ても理論の双対性から言つて本発明のIFCとして
動作することが明らかである。この場合Ex−OR
回路の場合とはデータが反転するので、Nch−
FETと組み合せた場合は反転データを入力し、
Pch−FETと組合せた場合は非反転データＤを入
力してやれば良い。
又、これまで説明に用いた図ではFETとして
はエンハンスメント絶縁ゲート型を示してある
が、本発明のIFCは何もこれに限定されるもので
はなく、総合型あるいはデプレシヨン型など他の
FET全般に適用できることは言うまでもない。
はエンハンスメント絶縁ゲート型を示してある
が、本発明のIFCは何もこれに限定されるもので
はなく、総合型あるいはデプレシヨン型など他の
FET全般に適用できることは言うまでもない。
第７図及び第８図は本発明の第３の実施例の回
路を用いた応用回路とその真理値図を示したもの
である。この実施例のIFCは前述のFETの代りに
横型バイポーラトランジスタ（以下Ｈ型−Trと
いう）を用いたものでバイポーラトランジスタ回
路用である。この実施例のIFC３１は、Ｈ型−
NPNTrTr2とEx−OR回路３２からなり、Tr2の
ベースはEx−OR回路３２の出力に接続され、
Ex−OR回路３２の一方の入力はTr2のエミツタ
と接続されて制御入力端子３３を形成し、他の入
力はデータ出力端子３５を形成し、Tr2のコレク
タはデータ出力端子３４を形成している。
路を用いた応用回路とその真理値図を示したもの
である。この実施例のIFCは前述のFETの代りに
横型バイポーラトランジスタ（以下Ｈ型−Trと
いう）を用いたものでバイポーラトランジスタ回
路用である。この実施例のIFC３１は、Ｈ型−
NPNTrTr2とEx−OR回路３２からなり、Tr2の
ベースはEx−OR回路３２の出力に接続され、
Ex−OR回路３２の一方の入力はTr2のエミツタ
と接続されて制御入力端子３３を形成し、他の入
力はデータ出力端子３５を形成し、Tr2のコレク
タはデータ出力端子３４を形成している。
第７図はこのIFC３１とNPN型TrTr1とのワイ
ヤードOR接続した場合を示したもので、３６は
Tr1の出力端子、R6はプルアツプ抵抗であり、制
御入力端子３３は接地されている。データ入力Ｄ
が“０”のとき節点ａは“０”従つて節点θは
“０”となり、Ｄが“１”のとき節点ａは“１”
従つて節点θは“０”となり正しくデータが送ら
れる。
ヤードOR接続した場合を示したもので、３６は
Tr1の出力端子、R6はプルアツプ抵抗であり、制
御入力端子３３は接地されている。データ入力Ｄ
が“０”のとき節点ａは“０”従つて節点θは
“０”となり、Ｄが“１”のとき節点ａは“１”
従つて節点θは“０”となり正しくデータが送ら
れる。
第８図はIFC３１とPNP型TrTr3とのワイヤー
ドOR接続を示したもので、３７はTr3の出力端
子、R7はプルアツプ抵抗であり、制御入力端子
３３は前と同様に接地されている。すなわちTr2
は本来のエミツタがコレクタ，コレクタがエミツ
タとして動作する逆接続の形になる。前述のよう
にFETではこのことは対称性のために問題とな
らなかつたけれども、通常の縦型のバイポーラト
ランジスタでは逆β（エミツタ接地における逆方
向電流増幅率）が非常に小さいので使用すること
ができない。しかしながらこの実施例においては
逆βの可成り大きいところのＨ型−Trを用いて
いるので必要な論理動作を行わせることができ
る。すなわちデータ入力Ｄが“０”のとき節点ａ
は“１”従つて節点θは“１”となり、Ｄが
“１”のとき節点ａは“０”従つて節点θは“０”
となり第７図の場合と同様にデータが正しく送ら
れることになる。ただしこの場合論理振幅はTr2
の逆接続動作時の実効的ベース・エミツタ順電圧
ＶBE（実際にはベース・コレクタ接合の順電圧と
なる）分だけ小さくなるので、これを防止するた
めにはEx−OR回路３２を駆動する電源電圧ある
いはデータの入力電圧の絶対値を制御入力端子電
圧の絶対値よりもBE以上高くしてやれば良い。
ドOR接続を示したもので、３７はTr3の出力端
子、R7はプルアツプ抵抗であり、制御入力端子
３３は前と同様に接地されている。すなわちTr2
は本来のエミツタがコレクタ，コレクタがエミツ
タとして動作する逆接続の形になる。前述のよう
にFETではこのことは対称性のために問題とな
らなかつたけれども、通常の縦型のバイポーラト
ランジスタでは逆β（エミツタ接地における逆方
向電流増幅率）が非常に小さいので使用すること
ができない。しかしながらこの実施例においては
逆βの可成り大きいところのＨ型−Trを用いて
いるので必要な論理動作を行わせることができ
る。すなわちデータ入力Ｄが“０”のとき節点ａ
は“１”従つて節点θは“１”となり、Ｄが
“１”のとき節点ａは“０”従つて節点θは“０”
となり第７図の場合と同様にデータが正しく送ら
れることになる。ただしこの場合論理振幅はTr2
の逆接続動作時の実効的ベース・エミツタ順電圧
ＶBE（実際にはベース・コレクタ接合の順電圧と
なる）分だけ小さくなるので、これを防止するた
めにはEx−OR回路３２を駆動する電源電圧ある
いはデータの入力電圧の絶対値を制御入力端子電
圧の絶対値よりもBE以上高くしてやれば良い。
以上の説明から明らかなようにFETの代りＨ
型−Trを用いても本発明のIFCは実現できること
が分る。従つて以下説明は省略するが、Ｈ型−
PNPTrとEx−OR回路、更にEx−OR回路の代
りにIx−OR回路を用いても前述のFETの場合と
同様にできることは明らかである。
型−Trを用いても本発明のIFCは実現できること
が分る。従つて以下説明は省略するが、Ｈ型−
PNPTrとEx−OR回路、更にEx−OR回路の代
りにIx−OR回路を用いても前述のFETの場合と
同様にできることは明らかである。
なお、Ex−OR回路及びIx−OR回路の具体例
は示さなかつたけれども、これは公知の技術によ
り容易に適切なものを得ることができる。
は示さなかつたけれども、これは公知の技術によ
り容易に適切なものを得ることができる。
以上詳細に説明したとおり本発明のインターフ
エース回路は、同一の回路で同種キヤリア型半導
体装置はもちろん従来困難であつた異種キヤリア
型半導体装置とも、十分な動作特性を保持した上
で自由んみワイヤードOR接続を可能とし且つ一
般に異種キヤリア型半導体装置への接続と同種キ
ヤリア型半導体装置との接続において生ずる論理
の反転も自動的に補正され、しかもこの補正機能
を実現するのに新たな制御端子を必要とすること
がないという大きな効果を有している。
エース回路は、同一の回路で同種キヤリア型半導
体装置はもちろん従来困難であつた異種キヤリア
型半導体装置とも、十分な動作特性を保持した上
で自由んみワイヤードOR接続を可能とし且つ一
般に異種キヤリア型半導体装置への接続と同種キ
ヤリア型半導体装置との接続において生ずる論理
の反転も自動的に補正され、しかもこの補正機能
を実現するのに新たな制御端子を必要とすること
がないという大きな効果を有している。
第１図，第２図は従来例のFETのワイヤード
OR接続を説明するための回路図とその真理値
図、第３図，第４図は本発明の第１の実施例の第
５図，第６図は第２の実施例の、第７図，第８図
は第３の実施例の回路を用いた応用回路とその真
理値図である。 １，２，２′，１６，１７，２６，２７……
（FETの）出力端子、１１，２１，３１……イン
ターフエース回路（IFC）、１２，２２，３２…
…Ex−OR回路、１３，２３，３３……（IFC
の）データ出力端子、１４，２４，３４……
（IFCの）制御入力端子、１５，２５，３５……
（IFCの）データ入力端子、Q1〜Q4，Q8……Nch
−FET、Q2′，Q5，Q6，Q7……Pch−FET、Tr1
……NPNTr、Tr2……横型−NPNTr、Tr3……
PNPTr、R1，R2，R5，R6……プルアツプ抵抗、
R3，R4，R7，……プルダウン抵抗、θ……ワイ
ヤードOR出力節点、ａ……Ex−OR回路の出力
節点。
OR接続を説明するための回路図とその真理値
図、第３図，第４図は本発明の第１の実施例の第
５図，第６図は第２の実施例の、第７図，第８図
は第３の実施例の回路を用いた応用回路とその真
理値図である。 １，２，２′，１６，１７，２６，２７……
（FETの）出力端子、１１，２１，３１……イン
ターフエース回路（IFC）、１２，２２，３２…
…Ex−OR回路、１３，２３，３３……（IFC
の）データ出力端子、１４，２４，３４……
（IFCの）制御入力端子、１５，２５，３５……
（IFCの）データ入力端子、Q1〜Q4，Q8……Nch
−FET、Q2′，Q5，Q6，Q7……Pch−FET、Tr1
……NPNTr、Tr2……横型−NPNTr、Tr3……
PNPTr、R1，R2，R5，R6……プルアツプ抵抗、
R3，R4，R7，……プルダウン抵抗、θ……ワイ
ヤードOR出力節点、ａ……Ex−OR回路の出力
節点。
Claims (1)
- 【特許請求の範囲】 １ 内部回路の入力端に接続されるデータ出力端
子と、前記データ出力端子と制御入力端子との間
にソース・ドレイン通路が接続された電界効果ト
ランジスタと、前記内部回路の出力端に接続され
ることにより出力すべきデータを受ける第１入力
端、前記制御入力端子に接続された第２入力端及
び前記電界効果トランジスタのゲートに接続され
た出力端を有する排他的論理和回路あるいは非排
他的論理和回路とを備え、同種キヤリア型半導体
装置とも異種キヤリア型半導体装置ともワイヤー
ドOR接続できるようにすることを特徴とするイ
ンターフエース回路。 ２ 内部回路の入力端に接続されるデータ出力端
子と、前記データ出力端子と制御入力端子との間
にエミツタ・コレクタ通路が接続された横型のバ
イポーラトランジスタと、前記内部回路の出力端
に接続されることにより出力すべきデータを受け
る第１入力端、前記制御入力端子に接続された第
２入力端及び前記横型のバイポーラトランジスタ
のベースに接続された出力端を有する排他的論理
和回路あるいは非排他的論理和回路とを備え、同
種キヤリア型半導体装置とも異種キヤリア型半導
体装置ともワイヤードOR接続できるようにする
ことを特徴とするインターフエース回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076180A JPS58194430A (ja) | 1982-05-07 | 1982-05-07 | インタ−フエ−ス回路 |
| US06/492,916 US4591742A (en) | 1982-05-07 | 1983-05-09 | Output circuit capable of being connected to another circuit having transistors of any conduction type |
| EP83302611A EP0094238B1 (en) | 1982-05-07 | 1983-05-09 | Transistor output circuit |
| DE8383302611T DE3373602D1 (en) | 1982-05-07 | 1983-05-09 | Transistor output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076180A JPS58194430A (ja) | 1982-05-07 | 1982-05-07 | インタ−フエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58194430A JPS58194430A (ja) | 1983-11-12 |
| JPH0474897B2 true JPH0474897B2 (ja) | 1992-11-27 |
Family
ID=13597909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57076180A Granted JPS58194430A (ja) | 1982-05-07 | 1982-05-07 | インタ−フエ−ス回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4591742A (ja) |
| EP (1) | EP0094238B1 (ja) |
| JP (1) | JPS58194430A (ja) |
| DE (1) | DE3373602D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3429982A1 (de) * | 1984-08-16 | 1986-02-27 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zum uebertragen von binaeren signalen |
| JPS6234830U (ja) * | 1985-08-19 | 1987-02-28 | ||
| JPS6342215A (ja) * | 1986-08-07 | 1988-02-23 | Canon Inc | 電子機器 |
| US5245582A (en) * | 1987-10-27 | 1993-09-14 | Mitsubishi Denki Kabushiki Kaisha | Memory card circuit with power-down control of access buffer |
| JPH01195719A (ja) * | 1988-01-30 | 1989-08-07 | Nec Corp | 半導体集積回路 |
| US4831283A (en) * | 1988-05-16 | 1989-05-16 | Bnr Inc. | Terminator current driver with short-circuit protection |
| US4987322A (en) * | 1989-04-07 | 1991-01-22 | Hewlett-Packard Company | Driver-receiver pair for low noise digital signaling |
| US5625593A (en) * | 1990-03-28 | 1997-04-29 | Mitsubishi Denki Kabushiki Kaisha | Memory card circuit with separate buffer chips |
| JP2957284B2 (ja) * | 1990-12-22 | 1999-10-04 | 富士通株式会社 | 半導体回路 |
| DE4234402A1 (de) * | 1992-10-07 | 1994-04-14 | Siemens Ag | Anordnung zum Übertragen von Binärsignalen über eine Signalleitung |
| US5804990A (en) * | 1994-09-30 | 1998-09-08 | Cirrus Logic, Inc. | Wired combinational logic circuit with pullup and pulldown devices |
| DE102005052579A1 (de) * | 2005-11-02 | 2007-05-03 | Phoenix Contact Gmbh & Co. Kg | Einkanalige sichere Schaltung für den Ausgang eines Bus-Teilnehmers |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3953748A (en) * | 1972-03-10 | 1976-04-27 | Nippondenso Co., Ltd. | Interface circuit |
| US3916430A (en) * | 1973-03-14 | 1975-10-28 | Rca Corp | System for eliminating substrate bias effect in field effect transistor circuits |
| US3914590A (en) * | 1974-11-04 | 1975-10-21 | Gen Electric | Serial two{3 s complementer |
| US3935476A (en) * | 1974-12-13 | 1976-01-27 | Mostek Corporation | Combination output/input logic for integrated circuit |
| US4032795A (en) * | 1976-04-14 | 1977-06-28 | Solitron Devices, Inc. | Input buffer |
| GB1549642A (en) * | 1976-08-03 | 1979-08-08 | Nat Res Dev | Inverters and logic gates employing inverters |
| US4096398A (en) * | 1977-02-23 | 1978-06-20 | National Semiconductor Corporation | MOS output buffer circuit with feedback |
| US4314166A (en) * | 1980-02-22 | 1982-02-02 | Rca Corporation | Fast level shift circuits |
| US4337522A (en) * | 1980-04-29 | 1982-06-29 | Rca Corporation | Memory circuit with means for compensating for inversion of stored data |
| JPS5746536A (en) * | 1980-09-04 | 1982-03-17 | Matsushita Electric Ind Co Ltd | Gate circuit |
| US4419593A (en) * | 1981-06-29 | 1983-12-06 | Honeywell Inc. | Ultra fast driver circuit |
| US4488066A (en) * | 1982-11-08 | 1984-12-11 | At&T Bell Laboratories | Databus coupling arrangement using transistors of complementary conductivity type |
-
1982
- 1982-05-07 JP JP57076180A patent/JPS58194430A/ja active Granted
-
1983
- 1983-05-09 EP EP83302611A patent/EP0094238B1/en not_active Expired
- 1983-05-09 DE DE8383302611T patent/DE3373602D1/de not_active Expired
- 1983-05-09 US US06/492,916 patent/US4591742A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0094238A2 (en) | 1983-11-16 |
| EP0094238B1 (en) | 1987-09-09 |
| EP0094238A3 (en) | 1985-05-22 |
| JPS58194430A (ja) | 1983-11-12 |
| DE3373602D1 (en) | 1987-10-15 |
| US4591742A (en) | 1986-05-27 |
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