JPS58501923A - サブシステムコントロ−ラのためのインタ−フェイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 サブシステムコントローラのための インターフェイス回路 及貝ＪすυＬ 本発明は、サブシステム−コントローラの一部分を構成するインターフェイス回 路に関するもので、それによって複数のホストコンピュータがデータ通信端末装 置への／からのデータの転送を行なうことができるものである。

および関　の　互 本出願は、いくつかの特許出願および先に発行された特許に、技術的に関連する 。この、関連した特許出願は以下のものを含む： １９８１年８月２４日に、Ｒｏｎａｌｄ　Ｍ　ａｔｈｅｗｓを発明者として出願 された、連続番号用２９５．５８８号の、“サブシステムコントローラのための メモリ制御回路”；１９８１年８月２４日に、Ｒｏｂｅｒｔ　Ｃａｔｌｌｌｅｒ 　、　Ｃｒａｔｇ　ＨａｒｒｉｓおよびＲ’ｏｂｅｒｔ　Ｍ　ａｔｈｅｗｓを発 明者として出願された、連続番号用２９５，５８７号の、“データ通信ネットワ ーク”； １９７９年１２月１４日に、Ｋ　ｅｎｎｅｔｈ　Ｂ　ａｕｎおよびＤｏｎａｌｄ 　Ｍ　１ｌｌｅｒｓ　Ｉ［を発明者として出願された、連続番号用１０３．７３ ９号の、パデータリンクプロセッサを用いたＩ１０サブシステム″： １９８’１年１２月１日に、Ｃｒａｉｇｌ−１ａｒｒｌｓを発明者として出願さ れた、連続番号用３２６，３３５号の、“デー夕転送ネットワークのための直接 メモリアクセス論理システム”。

主ホストコンピュータを遠隔端末ユニットに接続する入力／出力サブシステムの 使用を含む、以下の発行済み特許を、援用してことに含める： ［）　ａｒｗｌｎ　Ｑ　ｏｏｋおよびＤｏｎａｌｄ　Ｍ　１ｌｌｅｒｓ　ｌを発 明者とする、゛入力／出力サブシステムのためのインテリジェント人力／出力イ ンターフェイス制御ユニット”という名称の、アメリカ合衆国特許第４．１６２ ．５２０号。これには、与えられた周辺端末装置と主ホストシステムとのン制御 プロセッサとして知られている、周辺−コントローラが記載されている。

［）　ａｒｗｉｎ　Ｃｏｏｋおよび［）　ｏｎａｌｄ　Ｍ　ｌ１ｌｅｒｓ　ｆｌ を発明者とする、″Ｉ１０システムのためのモジュラブロックユニット”という 名称の、アメリカ合衆国特許第４，０７４゜３５２号。これには、８個の周辺− コントローラのグループを収容し、サポートを行なうとともに、これらと主ホス トコンピュータシステムとのインターフェイスをつかさどる、ベースモジュール ユニットが記載されている。

［）Ｏｎａｌｄ　Ｍ　ｆｉｆｅｒｓ　ｍを発明者とする、“Ｉ１０サブシステム のためのモジュラプロセッサコントローラおよび中央処理装置に対するインター フェイスを与えるインターフェイスシステム”という名称の、アメリカ合衆国特 許第４．１０６，０９２号。この特許には、主ホストシステムと複数のベースモ ジュールおよびそれらの周辺コントローラの間のデータ転送を制御し調整する、 Ｉ１０トランスレータまたは“Ｉ　ＯＴ　”と呼ばれる、主ホストシステム中の ユニットが記載されている。

［）　ａｌＪｌｉｎ　Ｃｏｏｋおよび［）　ｏｎａｌｄ　Ｍ　１ｌｌｅｒｓ　Ｉ Ｉを発明者とする、゛デジタルデータプロセッサシステムのための入力／出力サ ブシステム”という名称の、アメリカ合衆国特許１４，１８９．７６９号。これ には、〈ライン制御プロセッサと呼ばれる）複数の周辺−コントローラがベース モジュール中に構成されて主ホストシステムとのデータ通信を行なうサブシステ ムが記載されている。この周辺−コントローラおよびこのベースモジュールは、 入力／出力サブシステムを形成して、主ホストコンピュータシステムに対する多 数の周辺ユニットへの／からのデータ転送を制御する。

Ｋｅｎｎｅｔｈ　Ｗ、　Ｂａｕｎ　、Ｊｉｍｉｙ　Ｇ、　５ａｕｎｄｅｒｓを発 明者とする、“磁気テープデータ転送システムのためのデータリンクプロセッサ ”という名称の、アメリカ合衆国特ＦＦ１４，２８０．１９３号。この特許には 、データリンクプロセッサと呼ばれ、主ホストコンピュータと遠隔磁気テープ周 辺ユニットとの閤のデータ転送の取扱いを行なう、改良された周辺−コントロー ラが記載されている。

Ｒｏｂｅｒｔ　Ｃａｔｉｌｌｅｒおよび３　ｒｌａｎ　Ｆ　ｏｒｂｅｓを発明者 として、１９８１年９月１５日に発行された、“ソースアドレス選択を有するマ イクロプロセッサシステム”という名称の、アメリカ合衆国特許第４，２９０． １０６号。

とじて、１９８１年９月２２日に発行された、“特殊化された命令様式を有する マイクロプロセッサシステム”という名称の、アメリカ合衆国特許第４．２９１ ，３７２号。

Ｒｏｂｅｒｔ　Ｑａｔｉｌｌｅｒおよび３　ｒｌａｎ　ｌ”　ｏｒｂｅｓを発明 者として、１９８１年９月２９日に発行された、“命令の反復を容易化するマイ クロプロセッサシステム”という名称の、アメリカ合衆国特許第４，２９２，６ ８７号。

Ｒｏｂｅｒｔ　Ｃａｔｌｌｌｅｒおよび３　ｒｉａｎ　ｌ”　ｏｒｂｅｓを発明 者として、１９８１年１０月６日に発行された、“汎用入出力マイクロプロセッ サを用いたデータ転送のためのデジタルシステム”という名称の、アメリカ合衆 国特許第４，２９３．９０９号。

Ｒｏｂｅｒｔ　Ｃａｔｉｌｌｅｒおよび３　ｒｌａｎ　Ｆｏｒｂｅｒを発明者と して、１９８１年１１月１７日に発行された、“ワードおよびバイトハンドリン グを有するマイクロプロセッサ”という名称の、アメリカ合衆国特許第４，３０ １，５０５号。

上に述べた、発行された特許は、本特許出願の基礎や背景を形成・するもので、 これらを援用して本明細書中に含める。これらの特許は、データ通信ネットワー クの多くの要素および機能的動作を記述し議論しており、これによって、主ホス トコンピュータがＩ１０記述子コマンドを与え、データリンクワードタスク識別 子を与え、また戻された結果記述子ワードを受信して、任意のジョブタスクの完 了または未完了を指示する。これらの特許はまた、ベース接続モジュールユニッ トの使用についても記載している。これは、プロセッサーコントローラ、ディス トリビューション制御ｈ−ド、メインテナンスカードおよび他のスライドイン（ ５ｌｉｄｅ　−Ｉｎ）ユニットを形成するスラ、イドインカードの収容を行なう ものである。それぞれのベースモジュールユニットは、１またはそれ以上のプロ セッサーコントローラの収容を行ない、主ホストコンピュータへの接続および接 続解除を行なうためのディストリビューション制御（ＤＣ）カードを与え、また 、ベースモジュール中の回路の診断テストのためのメインテナンスカードを与え る。これらのカードユニットは、ここに援用して含められた、前に引用した特許 の中に記載されている。

１吐弘１１ ゛通信規律（ｃｏｍｍｕｎｉｃａｔｉｏｎ　ｄｉｓｃｉｐｌｉｎｅ）　”という 用語を用いると、通信ラインを経由して、その主ホストコンピュータを有する中 央ステーションへ向かうそのデータ転メツセージ様式を支配する規則または基準 の組を意味する。

含まれる種々の通信規律を区別する因子のいくつかは二同期動作、同期、非同期 動作、メツセージシーケンスの開始および終了、メツセージセグメント長、など である。

周辺のデータ通信端末装置のすべてに共通な、標準的な通信規律は存在しないた め、システムが独立の通信コントローラを個別に含み、このシステムによって処 理される、異なったＷＡ仲のそれぞれを受容することが、一般に要求されてきた 。さらに、異なった規律を有する、新たなタイプの周辺装置がしばしば開発され ているために、これは、次には、ユニットのこのタイプを受容する、新たな通信 コントローラがシステム上に設計されることを要求することになろう。

単位時間あたり、および装置の単位量あたりの、データ処理高を上げること二ま た、含まれている要素を簡単化し、その数を節約するとともに、最も能率的な態 様で、遠隔ステーションとの間の確実なデータ通信を行なうということは、デー タ通信ネットワークやサブシステムの製造者および使用者の長年の目的とすると ころであった。

多くのデータ通信サブシステムはコントローラを用いてきており、データ通信の 周辺端末装置における種々のタイプの個々の特徴を扱うのみならず、主ホストコ ンピュータが引き続いて遠隔端末装置との間のデータ転送を含むプロセスのすべ てのステップを積極的に含まねばならないような、不十分な制御能力をもったコ ントローラを用いてきた。

前に援用した特許において示されているように、データ通信ネットワークの制御 能力をより高めるとともに、複雑性とコストとを減少させる１つの方法は、主ホ ストプロセッサから、その監視および制御機能のほとんどを取り去って、これら を、遠隔端末装置との通信能力を維持し、また、選択された時刻に主ホストシス テムにデータを送り戻したり、それからのデータを受取る通信を行なう、周辺− コントローラへと移すことである。

遠隔端末装置と中央主ホストコンピュータとの間、または複数のこのような主ホ ストコンピユー夕の間でのデータ転送のためには、ネットワークのどのようなア ーキテクチャまたは機能的構造の配列を行なえば要素を最も有効に使えるか、と いうことに関する問題がしばしば生ずる。

１またはそれ以上の主ホストコンピュータシステムが、データ通信の目的で、多 数の遠隔端末装置を動作させることを可能とする、ここに述べたデータ通信ネッ トワークは、データ転送を制御する手段を与える。これは、それによって、遠隔 端末装置からの、最高１６個のデータ通信ラインが、種々の異なったライン通信 規律が満足されたことを検出し、それから、ネットワークサポートプロセッサに よる動作の共通ライン規律を与える、ラインサポートプロセッサの一部である１ ６ラインアダプタに接続されるものである。このネットワークサポートプロセッ サは、単一の主ホストプロセッサまたは最高４つの、複数の主ホストプロセッサ のいずれからのデータ転送開始指令をも受信し、遠隔データ端末装置とデータ転 送指令を開始した特定の主ホストコンピュータとの間の、要求されたデータ転送 の実行を検出する。ラインサポートプロセッサと、ネットワークサポートプロセ ッサとの間の通信は標準化されており、遠隔データ通信に要求される種々の規律 のばらつきに従属していない。ネットワークサポートプロセッサおよびその衛星 ラインサポートプロセッサは、フロントエンドコントローラを構成し、これは、 通信ネットワークのアーキテクチャ中にプロセシング機能を分布させることを可 能とする。

上述したデータ通信ネットワークの基本的な組み込み′ブロックはネットワーク サポートプロセッサと呼ばれる、サブシステムコントローラであり、これは、主 ホストコンピュータからデータ転送機能との関係を取り去るものである。

１吐ｍ 本発明のインターフェイス回路は、サブシステム−コントローラ（ネットワーク サポートプロセッサ）を与えるもので、これは、主ホストコンピュータへの、ま た、それぞれが最高１６のデータ端末装置へ接続することができる複数のライン サポートプロセッサ（ＬＳＰ’　ｓ　）への、制御された通信ラインを持つもの である。

このインターフェイス回路は、（１）ＭＬＩインターフェイス論理回路および（ ＩＩ）ＤＬＩインターフェイス論理回路と呼７ばれる、２つの機能的論理回路を 与える。このＭＬｌインターフェイス論理回路は、マスクコントローラステート マシンからの命令を受取り、ネットワークサポートプロセッサの共用メモリのア ドレスを行ない、共用メモリと選択されたラインサポートプロセッサ（ＬＳＰ） との間の直接メモリアクセスを与える手段を含む。

ＤＬＩインターフェイス論理回路は、ホストコンピュータと、ネットワークサポ ートプロセッサの共用メモリ手段との間の、制御された通信を与えるものである 。このＤＬＦインターフェイス論理回路は、ホストコンピュータとネットワーク 状ボー１〜プロセツサの共用メモリ手段との間のデータ転送のための、制御信号 のシーケンスを与えるＦＲＯＭシーケンサを含むものである。

図面の簡単な説明 第１Ａ図は、ネットワークサポートプロセッサを用いた、データ通信ネットワー クの、ネットワークブロック図である：第１Ｂ図は、ネットワークサポートプロ セッサを構成するようになる、ベース接続モジュール、およびスライドインカー ドの機械的配列を示す図である；第２図は、ネットワークサポートプロセッサを 構成するカードユニットのブロック図である； 第３図は、ネットワークザボートプロセッサを構成する基本要素を示すブロック 図である； 第４図は、ステートマシンプロセッサのメモリアドレス論理回路の要素を示すブ ロック図である：第５図は、ステートマシンプロセッサのデータ取扱い論理回路 の要素を示すブロック図である；Ｍ６図は、ステートマシンのための命令実行論 理回路の要素を示すブロック図である： 第７図は、ネットリークサポートプロセッサの種々の要素の間の外部バス接続を 示すブロック図である；第８図は、インターフェイス回路の、ステートマシンプ ロセッサに対する関係を示すブロック図である：第９図は、インターフェイス回 路のメツセージレベルインターフェイス論理回路を示すブロック図である：第９ Ａ図は、ＭＬＩインターフェイス論理回路の主データ経路を示すブロック図であ る； １１０図は、インターフェイス回路のデータリンクインターフェイス論理回路を 示すブロック図である：第１０Ａ図は、ＤＬＩインターフェイス論理回路の主要 な詳細およびデータ経路を示すブロック図である；第１１図は、ネットワークサ ポートプロセッサのメモリ制御回路を示すブロック図である； 第１２図は、外部共用メモリ手段への、また、これからのボート接続を示すブロ ック図である；第１３図は、相互接続パスラインと、外部ホストコンピュータお よび外部ライン通信プロセッサへのリンクとを示す、ネットワークサポートプロ セッサの全体ブロック図である； 第１４図は、割込動作に関する、インターフェイス回路との関係におけるステー トマシンプロセッサを示すブロック図である： 第１５図は、ネットワークサポートプロセッサの要素中の、種々のメモリ資源の 位置を示すブロック図である；第１６図は、ネットワークサポートプロセッサに おいて用いられている、特定のファームウェアパケットに加えて、ホストコンピ ュータ、ネットワークサポートプロセッサおよびライン通信プロセッサとの間の 、メツセージ転送方向を示す全般ブロック図である： 第１７図は、その中のマスクおよび従プロセツサに用いられている、特定のファ ームウェアパケットを示す、ネットワークサポートプロセッサのブロック図であ る。

二見 ネットワークサポートプロセッサは、フロントエンドデータ通信プロセッサとし てプログラムされた、デュアルプロセッサ汎用ミニコンピユータであり、ここで はＮＳＰと呼ぶことにする。前に援用した特許において議論されているように、 特定の主ホストコンピュータが、メツセージレベルインターフェイス（ＭＬＩ） 能力として知られているものを与えるシステムのために設計されてきた。これは 、ネットワークサポートプロセッサおよびそのデータ通信能力の使用適合するよ う゛なタイプの主ホストコンピュータシステムである。したがって、上に述べた メツセージレベルインターフェイス能力を用い、一連のデータ通信プロセッサを 含むデータ通信サブシステムがここに含まれる。これらのデータ通信プロセッサ は、ときにはデータ通信フレーこれらのラインサポートプロセッサのそれぞれが 、データ通信および、通信端末＠習またはモデムに接続する、一連のデータ通信 ラインに対する制御能力を与えるからである。

どのような、与えられたデータ通信サブシステムも、ネットワークサポートプロ セッサによって制御される。その動作、およびメツセージレベルインターフェイ スの使用が、この開示に援用して含められた、前に引用した特許において議論さ れている。

この、データ通信サブシステムにおいては、ホストコンピュータは、４つのネッ トワークサポートプロセッサ（ＮＳＰＳ）の全部のサポートを行なうことができ る。さらに、ネットワークサポートプロセッサのそれぞれは、４つのラインサポ ートプロセッサ（ＬＳＰＳ　）の全部のサポートが可能であり、一方、それぞれ のラインサポートプロセッサは、最高１６のラインアダプタをサポートできる。

このようにして、１つの単一ホストコンピュータは、２５６のデータ通信ライン のすべてを制御する能力を有することになることがわかる。第１Ａ図に示されて いるように、１つの単一ネットリークサポートプロセッサは、４つの離れたホス トコンピュータとの間でインターフェイスすることができることもわかる。

第１Ａ図を参照すると、そこには、データ通信ネットワークの全体図が示されて いる。このネットワークサポートプロセッサ８０は、その一方の側にデータリン クインターフェイスと呼ばれる接続１００１を、その反対側にはメツセージレベ ルインターフェイスと呼ばれる接続１００ｍをもっている。１００ａ　、１００ ｂ　、１００ｃおよび１００ｄとして示される、一連のホストコ、ンピュータは 、ＭＬＩラインと呼ばれる接続ライン（１５ａ、ｂ、ｃ、ｄ）を有しており、こ れらのそれぞれは、前に引用され、援用して含められた特許において記載されて いる、ディストリビューションカードに接続する。接続モジュール１０６ａは、 ２０ａ　、２０ｂ　、２００および２０ｄとして示す４つのディストリビューシ ョンカードをサポートとしていることがわかる。これらのディストリビューショ ン制御カード（ＤＣ〉は、どのホストフンピユータをも特定のネットワークサポ ートプロセッサに接続−解放する機能を与えるものであり、これらのディストリ ビューション制御カードは、引用した特許に記述されている。

第１Ａ図のネットワークの他方の側には、典型的なディストリビューションカー ドＤＣ２０を示しである、ディストリビューションカードをサポートする接続モ ジュール１０６ｂもまた存在している。このディストリビューションカード２０ は、３００ａ　、３００ｂ　、３００ｃおよび３００（Ｉとして示されている、 少なくとも４つのラインサポートプロセッサへの、制御された接続および開放を 与える。

ライフサボー１−プロセッサのそれぞれは、最高１６のラインアダプタからなる ことの可能な゛電気的インターフェイス″と呼ばれるブロックへ接続する。これ らの電気的インターＶｘ４ス１ニットは、４００ａ　、４００ｂ　、４００ｃお よび４００ｄとして示されている。

第１Ａ図に示されているように、それぞれのホストコンルに接続されることがで きる。したがって、ネットワークの接続可能性をさらに広げるものである。

ましい実　例の説明 前に引用した特許に記載されているように、この主ホストコンピュータはルーチ ンに作用し、それによって、ｆ１０命令が実行のためにフロントエンドプロセッ サへ運ばれ、このフロン１〜エンドプロセツサは、タスクまたは任意の例外条件 の完了を示すために、１つまたは複数の“結果記述子°′ワ〜ドを生コンピユー タへ戻す。このネットワークリボ−１−プロセッサは、′メツセージレベル′° で、ホストコンピュータと通信を行なう。この転送プロセスは、ホストコンピュ ータを、データ通信ネットワークをす余−トする際に必要とされるような、多く のオーバヘッドから解放する。このＮＳＰは、ホストシステムからのメツセージ を受取り、それらを要求通りに転送し、かつ、適当なデータ通信プロトコルを用 いて、このメツセージが意図するデータ通信装置に渡され、その後、それが結果 記述子ワードをホストコンピュータに戻すことを保証する。

メツセージを引き渡すことができないという状況が発生すると、このネットワー クサポートプロセッサは、そのメツセージが失われていないことを保証すること により、インテグリテイを維持する。これは、メツセージを一時的にストアし、 適当な結果記述子ワードを、その主ホストコンピュータに戻すことにより行なわ れる。データ通信ネットワーク端末装置から入ったメツセージは編集され、必要 なときには翻訳され、そして、編集されたメツセージは、持ち行列に置かれる。

その後、ホストコンピュータがメツセージの引き渡しを指示したときに、メツセ ージの引き渡しが開始される。

第１Ｂ図を参照すると、ネットワークサポートプロセッサのハードウェア配列が 、９ないし１２のカードからなるものとして示されている。ベースモジュールユ ニット１０６は、スライドイン接続カードの容器として見ることができる。一端 には、ディストリビューションカードＤＣ２０があり、他端には、前に引用した 特許の中に記述されている機能を有する、メインテナンスカード２０ｍがある。

ネットワークサポートプロセッサ８ｏは、そのデュアルプロセッサ性から、ＭＬ Ｉステートマシンと呼ばれるプロセッサ５０ａと、ＮＤＬ　（ネットワーク特定 言ｉりステートマシンと呼ばれる第２のプロセッサ５０ｂとからなる。これらの プロセッサのそれぞれは、６６ａおよび６６ｂとして示される、メモリ制Ｓ御カ ードを持っている。ＭＬＩステージマシンプロセッサ５０ａは、インターフェイ スカード１０５１に接続するが、このインターフェイスカードは、メツセージレ ベルインターフェイスをラインサポートプロセッサ３００へと接続する前面ケー ブル１０５ｐを持っている。ホストシステムへの、また、それからの接続は、ベ ースモジュール１０６の背面およびディストリビューションカード２０を通して なされている。一連のＲＡＭ回路カードは、゛′共用メモリ”装置を与え、エレ メント９０と呼ばれる。

したがって、このネットワークサポートプロセッサは、そのハードウェア配列に おいて、それぞれが汎用入力／出力ステートマシン（ＵＩＯ８Ｍ）と呼ばれる、 ２つのプロセットカードを含む。これらのプロセッサのそれぞれは、６６ａおよ び６６ｂとして示す、独立したメモリ制御カード（ＭＥＭＣＴＬ）を有する。し たがって、インターフェイスカード１０５１　（第１Ｂ図）は、外部データリン クインターフェイスおよびメツセージレベルインターフェイス（ＤＬＩ／ＭＬＩ ）を与えるものである。これに加えて、共用メモリを与える、４ないし７のＲＡ Ｍカード９０が存在する。

第２図は、ネットワークサポートプロセッサのブロック図である。ステートマシ ンカード５　’Ｏａおよび５０ｂは、同じカードであるが、ＭＬＩステートマシ ン（マスクプロセッサ）およびＮＤＬステートマシン（従プロセツサ）と呼ばれ る。２つのプロセッサカードの、唯一の相違は、含まれているＰＲＯＭおよびジ ャンパである。プロセッサカードのそれぞれは、種々の制御レジスタに加えて、 ３２にバイトのＰＲＡＭを有する、１６−ピッドプロセッサエレメントをもって いる。

マスクプロセッサまたはＭＬＩステージマシン５０ａは、それに伴ったマイクロ コードとともに、インターフェイスカード１０５１を通して、ホストコンピュー タとの間の通信を担う。

従プロセツサ５０ｂ　（ＮＤＬステートマシン）およびそのマイクロコードは、 ホストコンピュータ１００との間で交換される、すべてのＮＳＰメツセージのソ ースである。

また、ラインサポートプロセット３００に対してインターフェイスを行なうに必 要な、一般的プログラムがＮＤＬステートマシンによって実行される。メモリー 制ｍ＜ＮＥＮＣＴＬ＞カード６６ａおよび６６ｂのそれぞれは、７局所”ＲＡＭ メモリの１６にバイトを含んでいる。しかしながら、その局所メモリには、特定 のメモリカードに伴うプロセッサのみがアクセスする。このメモリ制御カード（ ６６ａかまたは６６ｂか）もまた論理回路を有しており、これは、それに付随す るプロセッサに、第１Ｂ図のＲＡＭカード上の共用メモリ９０へのアクセスを行 なわせるものである。

ＭＬＩメモリ制御カード６６ａの上に与えられた論理回路は、どのようなプロセ ラサイモリアクセス競合をも解くように作用する。このカードはまた、プログラ ム可能な速度発生ａおよび間隔計時機構を持っている。

第２図の共用メモリ９０は、ＲＡＭカードによって構成されており、それぞれの ＲＡＭカードは３２にバイトを有する。このメモリは、ステートマシンカード５ ０ａおよび５０ｂ上の２つの（マスクおよび従）プロセッサによって共用される 。′共用メモリワードへのアクセスは、メモリ制御カード６６ａおよび６６ｂに よって制御される。

インターフェイスカード１０５１　（第８図との関係で後に議論）は、ホストコ ンピュータ１００とラインサポートプロセッサ（ＬＳＰｓ　）３００との間のイ ンターフェイスを与えるために用いられる論理回路を有する。このインターフェ イスカード１０５１は、ディストリビューションカード２０とホストコンピュー タ１００との間の交換を行なう、ＤＬＩないしはデータリンクインターフェイス と呼ばれる部分を持っている。インターフェイスカード１０５１は、メツセージ レベルインターフェイスと呼ばれる、前面Ｎ杭をもっており、これを通して、２ ０のようなディストリビューションカードや、ラインサポートプロセッサ３００ への接続を行なう。これらの外部インターフェイスに加えて、このインターフェ イスカード１０５１は、ネットワークサポートプロセッサに対する、ユニットク リア、割込要求取扱い、およびマスタクロック制御（８メガヘルツ）のための論 理回路を含む。

ＮＳＰのデュアルプロセッサにおける、それぞれのプロセッサは、第３図かられ かるように、３つのバスを通して通信を行なう。これらは、Ｉ１０バス１０、メ モリアドレスバス１６　（ＭＡＤＤＲ）　、およびメモリデータバス１２（ＭＥ ＭＯｔＪＴ）である。

このＩ１０パスは、データを運ぶが、このデータはホストコンピュータの主メモ リに書込まれ、または、ステートマシンプロセッサ（５０ａ　、５０ｂ　）のレ ジスタ、もしくはメモリ１ｉｉｌ１５１Ａカード６６ａ、６６ｂの上のレジスタ およびインターフェイスカード１０５１の間で転送されるべきものである。ＭＥ ＭＯＵＴバス１２は、メモリ（共用メモリ９０）から読取られた情報を転送する 。この情報は、実行可能命令またはメモリオペランドもしくはデータであってよ い。メモリアドレスバスＭＡＤＤＲ１６は、書込まれまたは読出されるべき現在 のメモリワードに向けられている。

第２図かられかるように、ＮＳＰのデュアルマスク従プロセツサシステムは、２ つのセクションからなっている。

それは、ＭＬＩプロセシングセクションおよびＮＤＬプロセシングセクションで ある。

ＭＬｉプロセシン　セクション：第２図を参照すると、Ｎ５Ｐ８０のＭＬＩプロ セシングセクションは、マスタプロセッサ５０ａ　（ＭＬＩステートマシン）、 ＭＬＩメモリ制御カード６６ａおよび、インターフェイスカード１０５１から構 成されている。

このプロセッサは、メモリ制御６６ａおよび共用メモリ９０カードの上に存在す るＲＡＭに加えて、ＦＲＯＭによって駆動される。ＭＬＩステートマシンマスタ ５０ａは、行なわれるべきホストデータ転送のタイプを決定するとともに、イン ターフェイスカード１ｏ５１のＭＬＩボート１０５ｐを通した、ラインサポート プロセッサデータ転′送をも制御する。ＮＳＰのＭＬＩプロセシングセクション は、共用メモリ９０を通して、従プロセツサ５０ｂ　（ＮＤＬステートマシン） と通信を行なう。インターフェイスカード１０５１は、ＦＲＯＭをもっており、 これによって、このカードは、ＭＬＩステートマシンをホストコンピュータ１０ ０に、高レベルモードでインターフェイスする。このインターフェイスカード１ ０５１は、現実のデータ転送の詳細を取扱う。

ＮＤＬプロセシングセクション：第２図かられかるように、ＮＤＬプロセシング セクションは、従プロセツサ５０ｂ　（ＮＤＬステートマシン）から構成されて いる。この従プロセツサは、ＮＤＬメモリ制御カード６６ｂの上に存在する局所 メモリによって駆動され、または、共用ＲＯＭメモリ９０からのデータによって 駆動される。ステートマシンＦＲＯＭ　（プログラムメモリ）は、プートストラ ップを持っており、これは、ネットワークサポートプロセッサが初期化されたと き、ホストコンピュータからのプログラム情報を、（メモリ制御カード中の）局 所メモリおよび共用ＲＡＭへとロードする。このプログラムは、その後、ＮＯし ステートマシン５０ｂ　（従プロセツサ）を駆動する。

ＮＤＬプロセシングセクションは、ラインサポートプロセッサ３００との通信を 行なう９通信は、共用メモリ９０とインターフェイスカード１０５１を通じて行 なわれ、これらはすべて、ＭＬＩステートマシン５０ａの制御下に置かれている 。ラインサポートプロセッサ３００への、またこれからのデータ転送は、インタ ーフェイスカード１０５１上に位置する、直接メモリアクセス（ＤＭＡ）論理回 路によって制御される（第７図およびその議論を参照）。このＤＭＡ論理回路は 、ＭＬＩステートマシン５０ａの制御下で動作される。

ＭＬＩステートマシン５０ａが、ＬＳＰ３００に対するデータブロックを持って いるとき、このデータは、共用メモリ９０に貿かれる。ＮＤＬステートマシン５ ０ｂは、ＬＳＰが利用可能であるという割込信号を用いて、ＭＬＩステートマシ ン５０ａへ通知を行なう。ＭＬＩ５０ａステートマシンは、その後、インターフ ェイスカード１０５１に、共用メモリ９０からのデータをメツセージレベルイン ターフェイスチャネル１０５ｐを通じて、ＬＳＰ３００へと転送することを指示 する。同様に、ラインサポートブロセツサ３００が、Ｎ’ＤＬステートマシン５ ０ｂに向けたデータを持っているとき、このデータはやはり、ＭＬＩステートマ シン５０ａの制御下にある、共用メモリ９０中に置かれる。そして、ＭＬＩステ ートマシン５０ａは、ラインサポートプロセッサデータが、現時点で利用可能で あるという割込信号を用いて、ＮＤＬステートマシン５０ｂに合図をフサポート プロセッサ（ＮＳＰ＞は、２つの基本的な夕′イブのメモリを含んでいる。それ らはニブログラム可能なリードオンメモリ（ＦＲＯＭ＞　、およびランダムアク セスメモリ（ＲＡＭ）である。このネットワークサポートプロセッサの好ましい 実施例において、ＭＬＩステートマシンのＦＲＯＭ構成は、８にバイトを保持す るように行なわれており、一方、ＮＤＬステートマシンは、２にバイトを保持す るように行なわれている。ＦＲＯＭは、それが位冒しているプロセッサステート マシンのみにアクセス可能である。

メモリ制御カード６６ａおよび６６ｂのそれぞれは、局所ＲＡ　Ｍの１６にバイ トをもつことになるものであり、これは、それに付随するステートマシンプロセ ッサのみにアクセス可能である。他方、共用ＲＡＭメモリ９０は、２つのプロセ ッサステートマシンのいずれにおいても利用可能である。

メモリアクセス動作の間、適当なメモリタイミングを発生するために、クロック 期間（８メガヘルツ）が遅延される。メモリ書込動作は、すべて、３クロック時 間を必要とする。すべてのＦＲＯＭおよび局所メモリ読取動作は、１クロック期 間を必要とし、一方、共用メモリ読取動作は、２クロック期間を必要とする。

汎用　力／　カステートマシン：第３図かられかるように、汎用人力／出力ステ ートマシンカードの主機能エレメントが示されている。マスクプロセッサステー トマシンおよび従プロセツサステートマシンカードの双方は、論理的に同一であ る。カードのそれぞれは、ネットワークサポートプロセッサの動作シーケンスを 制御する、プロセシング論理回路を有する。このプロセシング回路は、メモリア ドレシング論理回路４１、プログラムメモリＰＲＯＭ５０、データ取扱い論理回 路３２．３３，３４、命令実行論理回路２３および外部バス論理回路６０Ｌがら 構成されている。

このプロセシング論理回路は、ステートマシンを、ネットワークサポートプロセ ッサの他の回路へインターフェイスする。

メモリオペランド　理回　：第４図に、プロセッサステートマシンのメモリアド レシング回路が示されている。

このアドレシング論理回路は、プログラムカウンタ（ＰＣ）４１、メモリレファ レンスレジスタ４０１スタツクメモリ４５、繰返しカウンタ４２から構成されて いる。ＰＣ４１とＭＲＲ４０は、メモリアドレスポインタとして用いられている 。

ＰＣ４１は、現在の命令または、その命令に対するオペランドを指示する。それ ぞれの命令が実行されるとき、ＰＣ４１は自動的に増加を行ない、次の命令を指 示する。この命令は、ステートマシンＦＲＯＭ５０、または第７図の局所メモリ ６６＋ｎ、もしくは共用メモリ９０のいずれにも存在できる。

メモリレファレンスレジスタ（ＭＲＲ）４０は、オペランドアドレスがｐｃ＋ｉ 　＜増加を受けたプログラムカウンタ４１）にストアされることができないとき に、次のオペランドのアドレスをストアするために用いられる。たとえば、プロ グラムが、データのワードの内容を検査しなければならないとき、ＭＲＲ４０は 、データワードのアドレスをロードされる。これによって、任意のステートマシ ン命令は実行されるが、このデータワードはオペランドとして用いられる。

繰返しカウンタ４２は、最高２５６回までの繰り返しが行なわれるべき動作を生 じさせることのできるレジスタである。繰返しカウンタ４２は、ゼロから２５５ までの値をストアされることができ、繰返し動作のそれぞれについて減少を受け る。繰返しカウンタがアンダフロー（ゼロより小さい値をもつ）を起こしたとき 、繰返し動作は終わり、次の命令が呼出される。繰返し動作の実行のそれぞれに 対して、（’ＭＲＲ４０またはＰＣ４１である）メモリオペランドのアドレスソ ースが自動的に増加される。スタックメモリ４５が、サブルーチンが呼出された とき、現在のプログラムアドレスを記憶するために用いられ、その後、サブルー チンが“ＲＥ　Ｔ　Ｕ　ＲＮ　”命令で終わったとき、そのアドレスを再ストア するために用いられる。スタックメモリ４５は、１６のアドレスを記憶でき、１ ６のネストされたサブルーチンを記憶することができる。

ＰＲＯＭ　：　ＰＲＯＭ５０は、プロセッサステートマシン上で用いられたとき 、好ましい実施例では、８にバイトの記憶エレメントである。

一一夕取扱い　理回　：第５図において、ｕｒｏステートマシンプロセッサのデ ータ取扱い論理回路のブロック図が示されている。このデータ取扱い論理回路は 、１６の汎用７キユムレータ（エレメント３０として示す）、オペランドレジス タ３１、算術論理装置＜ＡｔＵ＞３２、バイト−スワップ回路３４およびシフト 論理回路３３から構成されている。アキュムレータ３０の、アキュムレータ１６ ビツトレジスタを用いて、取扱いのための情報をストアし、また、種々の動作の 結果を保持する。

オペランドレジスタ３１は、現在の命令のオペランドを保持する。Ａ　Ｌ　Ｕ　 ３２はオペランドレジスタ３１およびアキュムレータ３０からのデータを受取る 。前に引用した、援用特許において述べられているように、種々の論理および算 術動作が、その後データ上で実行される。ＡＬＵ３２は、バイト−スワップ論理 回路３４およびシフト論理回路３３へ出力を与える。

このバイト−スワップ論理回路の出力は、ＡＬＬＩ３２によって与えられたバイ トシーケンスの、シーケンス順序を取替えるために用いられる。バイト−スワツ ピングにおいて、ＡＬＵ出力の最上位バイトは、最下位バイトと取替えられる。

同様に、シーケンス順序において、最下位ビットは、最上位ビットと交換される 。

シフト論理回路３３は、ＡＬＵ出力を左または右ヘシフトし、または循環させる ために用いられることができる。

また、シフト論理回路は、ＡＬＵ出力を直接に、かつ交替することもなく、転送 を行なうことができる。

命令　行値理回　：第６図において、ＬＩＩＯステートマシンプロセッサの命令 実行論理回路のブロック図が示されている。この命令実行論理回路は、命令レジ スタ２２、ＰＲＯＭ５の命令デコーダセットおよびエレメント２３におけるＰＲ ＭＯ８の出力に対するラッチングレジスタから構成されている。命令レジスタ２ ２は、現在のステートマシン命令を保持する。この現在の命令は、ステートマシ ン中のＰＲＯＭ５０または、局所６６−もしくは共用メモリ９０のいずれかから 受取られる。命令デコードＰＲＯＭ２３は、命令レジスタ２２によってアドレス される。ＰＲＯＭ２３は、この命令をデコードして４０の異なった制御信号とし 、この信号は、ステートマシンプロセッサの動作（チップ能動化、カウント制御 、など）を制御するものである。

デコーダＦＲＯＭ２３の出力は、タイミングまたは信号安定性に必要なときは、 レジスタによってラッチされる。

バス論理回路：第７図を参照すると、ステートマシンプロセッサ２の主外部バス がインターフェイスカード１０５１およびメモリ制御カード６６に接続されてい る。外部に延びてステートマシンカード２に向かうバスは、Ｔ１０パス１０、メ モリアドレスバス（ＭＡＤＤＲｌ　６）　、メモリデーター出力バス（ＭＥＭＯ ＵＴ）１２およびｐｕｔ／Ｇｅｔ能動化ライン６０Ｆｌである。

第７図に示されているように、メモリアドレスバス１６およびＴ１０パス１０も また、それ自身の局所メモリ６６ｍを持った、メモリ制御カード６６に接続され る。また、メモリデーター出力バス１２は、メモリ制御カード６６からのデータ を、バス付属ライン１２−に沿って受取ることができる。メモリ制御カード６６ は、データバスと、さらに共用メモリ９０に接続するアドレスバスとを持ってい る。

Ｉ、１０バス１ｏおよび１０′は、情報を局所メモリ６６細および共用メモリ９ ０に転送するため用いられる。Ｉ１０バス１ｏはまた、命令を運んできて、ステ ートマシンプロセッサカード２へとデータを戻すために用いられる。

ＭＡＤＤＲバス１６のメモリアドレスは、＜ａ　＞ステートマシンプロセッサカ ード２または（ｂ）インターフェイスカード１０５１　、のうちいずれかの上で 発生される。ステートマシン２は、局所メモリ６６１Ｍ、共用メモリ９０または ＰＲＯＭ５０（第４図）やいずれかをアドレスする。

インターフェイスカードは、直接メモリアクセス（ＤＭＡ）の間のみ、局所また は共用メモリをアドレスする。汎用Ｉ１０ステートマシンプロセッサが含まれ、 これまで出願が引用され、援用して含まれてきた、前に引用した特許において、 これらの出願の第２Ｂ図に、２つの制御レジスタ３７．３８が説明されていたこ とがわかるであろう。これらは、アプリケーション制御レジスタと呼ばれ、ステ ートマシンプロセッサ２の外にある論理回路に対して、情報をストアするために 用いられる。これらのアプリケーション制御レジスタは、次の点でユニークであ る。すなわち、レジスタがステートマシンプロセッサ２の上で発生されたデータ を受取るが、この制御レジスタ中のデータは、ステートマシン２以外のカードの 上で発生された信号によってクロックされる。

第７図において、インター７エイスカード１０５１は、ホストコンピュータ１０ ０に対するデータリンクインターフェイス（ＤＬＩ）と、また、ラインサポート プロセッサ３００に対するメツセージレベルインターフェイス（、ＭＬＩ）とを 持っていることがわかるであろう。それに加えて、このインターフェイスカード は、それ自身とステートマシンカード２との間に、割込ラインおよび割込肯定応 答ラインを持っている。このメモリ制御カード６６もまた、ＮＤＬプロセッサ５ ０ｂの間で、信号を交換する、制御ライン６６１をもっている。

インターフェイスカード：インターフェイスカード１０５１の主要エレメントは 、第８図のブロック図に示されている。ディストリビューションカード２０ａは 、データリンクインターフェイス（ＤＬＩ）を経由して、データリンクインター フェイス回路１００１に接続する。

ディストリビューションカード２ｏは、バス１０５ｐを経由してＭＬＩ論理回路 １００１１に接続する。ＭＬＩメモリ制御カード６６ａは、バス１６および１２ を用いて、メツセージレベルインターフェイス論理回路１００ｍに接続する。メ ツセージレベルインターフェイス（ＭＬＩ）ステートマシンプロセッサ５０ａは 前面Ｉ１０バスを経由して、ＤＬ　Ｉｉｆｍ１１回路１００１　、ＦＲＯＭシー ’ｙンサ１００．　およびＭＬＩ論理回路１００ｍに接続する。

インターフェイスカード１０５１は、ホストコンピュータシステム１００とネッ トワークサポートプロセッサとの間に、データリンクインターフェイス（第７図 ）を与え；また、ネットワークサポートプロセッサとそれが制御するラインサポ ートプロセッサ（ＬＳＰ＞との間に、メツセージレベルインターフェイス（第７ 図）を与える。第８図を要約すれば、インター７エイスカードは、ＭＬＩセクシ ョン１００ｍ、ＤＬＩセクション１００１およびＰＲＯＭシーケンサ１００ＦＳ を持っている。第１Ｂ図かられかったように、インターフェイスカードは、前面 コネクタを通して、他のＮＳＰ回路と通信を行なう。

インターフェイス回　カー゛（詳細な説明）第８図かられかるように、インター フェイス回路カード１０５１は、（ディストリビューションカード２０ａ−ｔ− 経由して）ホストコンピュータ１００との間、および（ディストリビューション カード２０を経由して）ラインサポートプロセッサ（ＬＳＰ＞３００との間に、 また、Ｉ１０バス１０を経由してＭＬＩステートマシンプロセッサーコントロー ラ５０ａに、メモリアドレスバス１６およびメモリデータ出力バス１２を経由し てメモリ制御回路カード６６ａに、相互連絡リンクを与える。

このインターフェイス回路カードは、ネットワークサポートプロセッサ８０に、 次の機能を与えることができる：（ａ　）　クロックおよびクロック制御論理： （ｂ）　ＭＬＩプロトコルに従い、ステートマシンプロセッサーコントローラを 、プロトコルの詳細から解放する、ホストシステム１００への背面インターフェ イス；＜Ｃ＞　メインテナンス制御論理； ＜ｄ　）　共用システム、オンラインシステムなどの要求を満足するクリア機構 ； ＜ｅ　＞　ネットワークサポートプロセッサ（ＮＳＰ＞を、“ホス吐”として作 用させ、ＬＳＰ３００のような、どのような外部ＭＬＩコンパチブルデータリン クプロセッサ（ＤＬＰ＞をも駆動できるステートマシンプロセッサーコントロー ラに対する非同期ＭＬＩインターフェイス。

（ｆ　）　割込要求と、ホストコンピュータＤＭＡデータ転送要求を調整し、ホ ストインターフェイス動作に対する、ＮＳＰインターフェイスの優先順位を与え る論理；（ａ）　ＮＳＰインターフェイスのための、ステートマシンプロセッサ ーコントローラの応答時間を減少させ、ソフトウェア設計要求から、ポーリング についての考慮を除くための論理ニ ステートマシンプロセッサーコントローラは、“ＧＥＴ”および’　Ｐ　Ｕ　Ｔ 　”の命令の組を通じて、ラインサポートプロセッサインターフェイスおよびホ ストコンピュータインターフェイスと通信を行ない、これらを制御する。

Ｎ５Ｐ８０　（第２図）は、ホストコンピュータ１００とラインサポートプロセ ッサ３００との間の、データの流れを制御することができ、種々のプロトコルシ ーケンスを特定し、伝送およびプロトコルエラーを検出し、また、インターフェ イス回路カード上に位置したレジスタを用いて’ＰＵＴ”および“Ｇ　Ｅ　Ｔ　 ”命令を使用することを通して、他のタスクを実行する。

全　的システム　二ベース接続モジュール１０６（第１図）は、ネットワークプ ロセッササブシステムの、基本的構成ブロックである。このベース接続モジュー ルは、種々のカードやモジュールが適合する背面から構成されている。たとえば 、これらのモジュールは、選択れたホストシステムと通信を行なう、１ないし６ のディ・ストリピューシ７ヨンカード（ＤＣ＞２０．第１Ｂ図に示されているよ うな、ネットワークサポートプロセッサ、メインテナンスカード２０印および必 要な他のカードから構成することができる。

典型的なネットワークサポートプロセッサ８０は、ステートマシンプロセッサー コントローラのデュアルセット、ディストリビューションカードおよびメインテ ナンスカードとともにネットワークサポートプロセッサのインターフェイスを行 なうインターフェイス論理回路を備えるインターフェイス回路、およびデータ通 信ラインに接続するＬＳＰ（ラインサポートプロセッサ３００）と呼ばれるライ ン通信プロセッサを接続する、追加インターフェイス回路を含む。

ディストリビューションカード（２０，２０ａなど）は、“′非同期”ホストメ ツセージレベルインターフェイスと、“同期”　ＮＳＰインターフェイスとの間 の接続経路を与えるために用いられる。ＭＬＩは、任意の（ホストコンピュータ のような）シニアシステムと、下位のユニットとの間に用いられる、非対称的イ ンターフェイスである。ホストコンピュータユニット１００は、ネットワーク中 のプロセッサにＩ１０記述子を送り出すことによって、Ｉ１０動作を開始させる 。そして、このプロセッサは、特定の動作を実行し、要求されたとおりにホスト コンピュータからのデータを要求し、このデータを送り出し、また、動作が完了 すると、最後にホストコンピュータへ結果記述子を送り出す。下位のプロセッサ は結果記述子がホストコンピュータに送られた後すぐに、このホストコンピュー タからの、他のＴ１０記迷子を受入れる準備がなされていなければならない。Ｉ １０記述子は可変な長さをもち、下位のプロセッサに応答して、ワードの正しい 数が受信されてＩ１０記述子コマンドが完了されていることを保証する。垂直方 向と長さ方向のパリティがすべてのＭＬＩトランザクションについてチェックさ れるが、エラーが検出されても、その回復についての準備は（Ｉ１０動作に関す るものの他は）なされない。

−Ｆ、ディストリビューションカードが、ホストコンピュータとネットワークサ ポートプロセッサ（ＮＳＰ＞との間の接続を与えると、このディストリビューシ ョンカードは、このホストコンピュータとネットワークサポートプロセッサとの 間の通信に対してトランスペアレントとなる。

ネットワークサポートプロセッサのホストとの通信は、状態信号の通常のシーケ ンスによって完了し、これは、ネットワークサポートプロセッサのアクセス要求 をホストコンピュータへ指示する。ネットワークサポートプロセッサがホストに 接続されると、すべての情報転送はＮＳＰ状態ラインによって示されるようにな る。ネットワークサポートプロセッサには、インターフェイス回路カードを経由 して、インターフェイス論理回路が与えられ；これは、ＮＳＰ状態を固定シーケ ンスで発生して、ホストとＮＳＰとの間の通信を、プロセッサコントローラ５０ ａ　（第２図）によって要求されたように制御する。ホストコンピュータへの、 またはこれからのすべてのデータ転送は、インターフ土イス論理回路の中に含ま れるＦＩＦＯスタックレジスタバッファ（１００，３，第１０：１０Ａ図）を通 じて行なわれる。

第９Ａ図を参照すると、第８図のＭＬＩインターフェイス論理回路１００■のブ ロック図が示されている。

第２図および第８図において示されているように、インターフェイスカード１０ ５１は、ＭＬＩステートマシンプロセッサーコントローラ５０ａを、ホストンコ ンピュータ１００およびＬＳＰ　（ライゾサボーサプロセッサ＞３００に接続す る。

第９Ａ図において、ＬＳＰ３００は、ＭＬＩデータバス１０５ｐによって、ドラ イバ６０Ｉ！ｌを通してステごトマシンの共用メモリ出力バス１２に接続されて いる。このＭＬｌデータバス１０５ｐはまた、伝送−ドライバ６０ｔえおよびレ シーバ−ドライバ６０？−ｘにも接続する。

ステートマシン５０ａは、Ｉ１０バス１０を経由して、ＤＭＡ転送カウンタ１６ ０ｔｃおよびアドレスカウンタ１６０へ接続し；これに加えて、バス１０は、制 御レジスタ６０ｃ、−、データレジスタ６０およびレシーバ−ドライバ６０ｒ。

へ接続する。

ＤＭＡ転送カウンタ１６０ｔｃは、その出力をＤＭＡアドレスカウンタ１６０ｄ に与え、このＤＭＡアドレスカウンタ１６０ｄの出力アドレスバス１６は、メモ リ制ｔＭ］６６ａおよびステートマシン５０ａに接続する。

制御レジスタ６０ｃｒ−は制御論理回路６０ｒに接続し、この制御論理回路６０ ｒは、制御信号を、インターフェイス回路および状態ドライバ６０ｔに与える。

データレジスタ６０は、その入力をＩ１０バス１０を経由して受取り、その出力 を、伝送装置−ドライバ６０ｔｘへ送り出す。

第１０Ａ図において、データリンクインターフェイス論理回路１００１　（第８ 図）がブロック形式で示されている。

メモリ制ｔｉｌ１６６ａおよびステートマシン５０ａからのステートマシンＩ１ ０バス１０は、レシーバ−ドライバ１００Ｓｓおよび開始アドレスレジスタｉｏ ｏｉｇへ接続する。

レシーバ−ドライバ１００１１は、ホストコンピュータ１００に接続し、データ ラッチレジスタ１００；ｘおよびＦＩＦＯ１００ｉ３をフィードする。ＦＩＦＯ 出力は、ドライバーインバータ１００隣によって逆転され、パリティツリー１０ ０ｔによってチェックされる。ＦＩＦＯ出力はまた、ＭＬＩカウンタ１００ｃｔ およびレシーバ−ドライバ１００ｉｒを活性化させる。

ＰＰＲＯＭ１００ｉからの出力によって、制御信号が出力レジスタ１０００ｒに 与えられる。

レジスタ１００ｏｒは、ＤＬＩインターフェイス論理回路１００）ヘノｌ１ＩＩ Ｉｌｌ信号に加えて、ＰＲｏＭ１ｏｏ１１７．ｌに、正規の次のアドレスと、分 岐の次のアドレス信号を与える。

工、　ホストコンピュータから、ＮＳＰメモリへの　そしてラインサポートプロ セッサへのデータの転送第１０Ａ図を参照すると、ホストコンピュータ１００が らのデータは、背面データラインに沿って、レシーバ−ドライバ１００ｉＬに転 送され、データレジスタｉｏｏ、□でラッチされて、ＦＩＦＯレジスタ１００． Ｂにおいて、最高６４ワードまでをロードする。

ステートマシン５０ａは、ＰＬＩＴアドレス命令を開始して、ＦＲＯＭシーケン サ開始アドレスレジスタ１０Ｃｈｇに与え、ＦＲＯＭｌｏｏ、、のアドレスシー ケンスを開始させる。

それから＼ＰＲＯＭ１００ｉ□は、後に示す第Ａ−６表に示されているように、 ＦＲＯＭ出力レジスタ１ｏｏｏ、−を経由して、一連の制御ワードを出力する。

第１０Ａ図の下側の部分は、開始アドレスレジスタ１００　＋Ｂ　、Ｐ　ＲＯＭ 　１００１ｍ　１Ｐ　ＲＯＭ出力レジスタ１ｏｏｏｌ−および分岐論理回路１０ ０＆＋−を含み、第１４図のＦＲＯＭシーケンサ１００，５を構成する。

ステートマシン５０ａからのＰＬＪＴ命令（命令は６４回繰返されることができ る）は、ＦＩＦＯレジスタ１００１に、６４ワードをロードすることになる。Ｍ ＬＩカウンタ１００Ｈｔは、転送されるべきワードの数がロートされる。

もし、５０ワードが、ホスト１００からＮＳＰメモリ９０へ転送されるべきであ るならば、ＭＬＩカウンタ１００゜、がＦＩＦＯへの５０ワードの転送をカウン トしたとき、このカウンタはステートマシン５０ａに“割込み”を送り出すこと になる。ステートマシン５０ａは、ここで、ＧＥＴＲ１令（５０回繰返される〉 を与え、ＦＩＦＯからの５０ワードをメモリ制御１６６ａを経由して、ステート マシン５０ａの共用メモリ９０へと移す。

どのようなパリティエラーもパリティツリー１００ｔによって検知されて、フリ ップ７０ツブをセットし、このフリップフロップはパリティエラー信号を形成し てステートマシン５０ａに与える。

ホストコンピュータ主メモリからの５０ワードは、ここで、共用メモリ９０へ転 送されている（第２図）。そのとき、これらのワードが選択されたライン通信プ ロセッサ（ＬＳＰ３００）に送られ、選択された周辺端末装置に送られることが 残っている。

第９Ａ図を参照すると、ステートマシンメモリ出力バス１２はデータドライバ６ ０ｍにＭ統し、また、これはバス１０５ｐに接続して、このバス１０５ｐはデー タ転送のためにＬＰＳ３００に接続する。この状況は、共用メモリ９０が、バス １２となる出力バス１２′を持っていることが記載されている第７図からもわか るであろう。

ステートマシン５０ａは、ＰＵＴ命令をデータレジスタ６０に与える。ステート マシンからのＩ１０バス１０は、特定のし５Ｐ３００を選択するための制御ワー ドをバス１０５１）に与える。

メモリ出力バス１２およびＤＭＡ　（直接メモリアクセス）ドライバ６０ｍ＋を 用いて、データワードのバーストが、共用メモリ９０から直接、選択されたＬＳ Ｐ３００へと進むことができる。

しかしながら、もし、非ＤＭＡモードが用いられたならば、ステートマシン５０ ａは、ワードの転送を、Ｉ１０パス１０からデータレジスタ６０．データドライ バ（非ＤＭＡ）６０ｔＸ、バ反１０５１１、そして選択されたＬＳＰ３００へと 、手数をかけて行なうことになる。

第９Ａ図において、データ転送の高速化を図るためのＤＡＭモードを用いて、Ｉ １０バス１０はステートマシン５０ａからのＰＩＪＴ命令を運び、これは、ＤＭ Ａ転送カウンタ１６０ｔｃに、転送されるべきワードの数たとえば５０ワードを ロードする。また、ＤＡＭアドレスカウンタ１６０は、アドレス（メモリアドレ スポインタ）がロードされて、データ転送のための共用メモリ９０の開始エリア を選択する。

そして、ＭＬＩ制御レジスタ６０ＣｒがロードされてＤＭＡ動作を開始する。制 御レジスタ６０ｃｒは、後に示す第八−２表に示されているように、インターフ ェイス動作を制御し、制御論理回路６０３およびＤ’ＭＡ　ＰＲＯＭ６０．。

を用いてＤＭＡ動作を行なう。制御レジスタ６ｏｃ１、制御論理回路６０Ｓ、制 御ＦＲＯＭ６０．およびドライバ６０ｔは、“ＤＭＡ論理回路″と呼ばれる。

制御論理回路６０Ｓは、メモリ出力バス１２、ＤＡＭドライバ６０ｍおよびＭＬ Ｉデータバス１０５ｆｌを能動化して、共用メモリ９０から、選択されたＬＳＰ ３００へ、ワードのバーストを直接、転送する。

制御論理回路６０ｓは、それぞれの転送されたワードについて、ＤＭＡ転送カウ ンタ１６０てＣを減少させ、転送されるべき次のワードのそれぞれのアドレスを 指示するためにＤＭＡアドレスカウンタ１６０を増加させる。

第９Ａ図を参照すると、ステートマシンは種々のラインサポートプロセッサ（Ｌ ＳＰ３００）への問合わせを行ない、どれが情報転送の準備が完了しているかを 見い出し、また、ＬＳＰがそのデータを、それがレシーバ６０にスによって受取 られ、共用（ＮＳＰ）メモリ９ｏへのＩ１０バス１０に進められる、ＭＬＩデー タバス１０５Ｐ上に送り出すことを命令する。

そして、ステートマシン５０ａは、繰返されたＰＵＴ命令を用いて、Ｉ−ＩＦＯ ｌｏｏ、３に、メモリ９０からのデータワードをロードする。それから、ステー トマシン５０ａはＰＲＯＭシーケンサ１００　を活動させ、したがってこ５ れは、ＦＩＦｏｌｏｏ、３からホストコンピュータ１００のメモリのワード転送 を取扱う制御信号を発生することができる。

（現実にはソフトウェアによる指令である）インターフェイス論理回路中の出力 “レジスタ゛′が、ステートマシンプロセッサーコントローラによって、”ＰＵ Ｔ″ステートメントの実行を通してロードされる。これらは：ＦＩＦＯをクリア し、パリティエラーフリップフロップをクリアするために用いられるクリア命令 ；ＭＬＩシーケンスのマイクロコード開始アドレスをロードし、また、第９Ａ図 のデータ転送カウンタ１６０ｔｃをロードするために用いられる、ＰＵＴアドレ ス命令；および、ホストコンピュータへの後続する伝送のために、ＦＩＦＯにデ ータをロードするために用いられる、ＰＬＪＴ　ＦＩＦＯ命令、である。

データリンクインターフェイス論理回路１００１　（第８図）からの、ステート マシンプロセッサーコントローラ５０ａへの通信は、”ＧＥＴ”命令を通じて行 なわれる。

（第８図および第１４図の、ＦＲＯＭシーケンサ１００ＰＳの中にある）状態レ ジスタは、データリンクインターフェイスの現在の状態を含み：　（ＦＲＯＭシ ーケンサ１ｏＯ，！Ｈの中の）カウントレジスタは、転送カウンタ１００ｃｔの 現在の値を含み：ＧＥＴ　ＦＩＦＯ命令が、ホストコンピュータ１ｏＯから受取 うした（Ｆ　Ｉ　ＦＯ１００：３（Ｄ中〕）データをアクセスするために用いら れる。

クリアレジスタが゛’ＰＵＴ″命令を通してアクセスされると、ＦＩＦＯ１００ １３、垂直方向パリティエラーフリップフロップおよびカウントレジスタはリセ ットされる。

“ＰＵＴ”　Ｆ　Ｉ　ＦＯレジスタ：　コ（１）　Ｌ／　シスタ１００　ｉ２（ 第１０Ａ図）は、ＦＩＦＯ１００；ｓに、ステートマシンプロセッサーコントロ ーラから’　Ｐ　Ｕ　Ｔ　”または“繰返しＰＬＩＴ″命令のいずれかをロード するために用いられる。

ネットワークサポートプロセッサからホストコンピュータへ、転送の要求が起こ ると、このＦＩＦＯｌｏｏ；３は、記述子リンクの３つのワード、その後のメツ セージテキスト、さらにその後のデータメツセージ長さ方向パリティワード（Ｌ ＰＷ）がロードされなければならない。このＦＩＦＯｌｏｏｉｓは、それぞれ１ ６ビツトの６４ワード、ないしは１２８バイトを保持する。

“ＧＥＴ”ＦＩＦＯレジスタ：ホストコンピュータによって送られたデータは、 第１０図のデータリンクインターフェイスに到着したとき、ＦＩＦＯｌｏｏ、３ の中にストアされる。このデータは、ネットワークサポートプロセッサ（および そのステートマシンプロセッサーコントローラ）によって、ＦＩＦＯレジスタ１ ｏＯ１２への“ＧＥＴ″ステートメントの使用を通じてアクセスされることがで きる。

それぞれのタイムデータはＦＩＦＯ１００，３からとられ、ＦＩＦＯは次のワー ドへと進む。

“　″ア゛レスレぐス　：このレジスタ１ｏｏ；。

（第１０Ａ図）を用いて、マイクロコードシーケンス開始アドレスおよびワード カウントをインターフェイス論理回路にロードすることにより、データリンクイ ンターフェイス論理回路を初期化する。低順位の８ビツトが、ＭＬＩカウンタ１ ００　ｃｔにロードされるべき値を表現する。レジスタの高順位の８ビツトを用 いて、実行されるべきＭＬＩシーケンスを特定する。カウンタを用いて、メツセ ージレベルインターフェイスを越えて転送されたワードをカウントする。

“ＧＥＴ″カ　ントレジスタ：“ＧＥＴ″カウントレジスタの、最下位の８゛ピ ツトは、補数形式で、転送カウンタ１６０ｔｃのカウント値を含む。

”　Ｇ　Ｅ　Ｔ　”　レジスタ：状態レジスタ（第１４図、２００）は、ＭＬＩ インターフェイス論理回路およびＤＬＩインターフェイス論理回路の現在の状態 についての情報を与える。状態レジスタの１６ビツトは、次のように定銭される 。

厘ノＬニュ」Ｌ ビット　値 ＯＤＬＰ状Ｗ！Ａ１ １　ＤＬＰ状！１２ ２　ＤＬＰ状態４ ３　ＤＬＰ状態８ ４　ＰＲＯＭ状態０ ５　ＰＲＯＭ状態１ ６　ＰＲＯＭ状態２ ７　ＤＬＰ接続 ８　ＤＬＰサービス要求 ９　ＤＬＰクリア １０　アドレス拒絶　、 １１　ＤＬＰ垂直パリティエラー １２　常に１ １３　常に１ １４　常に１ １５　常に１ 注意： ＬＳＰ３００はＤＬＰ　（データリンクプロセッサ）のタイプであり、後にＤＬ Ｐとして引用されるときは、ＬＳＰ（ラインサポートプロセッサ’）３００を含 むものと理解されるべきである。

注意： ＤＬＰ状態１，２，４．８は状態ビットであり、Ｄ　Ｌ、　Ｐが現在、ホストコ ンビコータに与えているものである。ＰＲＯＭ状態０，１．２はインターフェイ スが発生したＤＬＰサービス要求が存在するときに、ステートマシンへのＭＬｌ プロトコルの条件を指示するために用いられる３つのビットである。アドレス拒 絶は、そのアドレスおよびカウントレジスタをロードする試みの失敗を指示する フラグとして使用される。

ＬＳＰへのステートマシンインターフェイス（９Ａニソフトウエアに対しては、 このインターフェイスは、ステー１−マシンからのＧＥＴ”および“ＰＵＴ″命 合を通じてアクセスされる、レジスタおよびドライバの組として見られる。ＭＬ Ｉを越えたデータ転送の速度を上げるために、直接メモリアドレス（ＤＭＡ）能 力が与えられるが、ステートマシンソフトウェアが、ＭＬＩプロトコルの突丘に 重要であり、すべてのＭＬＩ＠作を制即しなければならない。

ストローブレジスタニストロープレジスタへの“ＰＵＴ″は、ＭＬＩＳＩＯライ ン上に、６２マイクロ秒のパルスを発生し、これは、出力データをクロックし、 入力データの受取りに対する肯定応答を行なうために用いられる。

“ストロ、−ブー受取フリップ７０ツブ°′と呼ばれるフリップフロップがリセ ットされる。

゛−−−タレジスダステートマシンから、゛送信”データレジスタ６０への’Ｐ ＵＴ”命令は、Ｉ１０バスからのデータの１６ビツトと１つのパリティビットを 第９図のデータレジスタ６０ヘロードする。このデータは、それから、駆動され てＭＬＩデータラインへと向かう。

−一タレジスタ：このレジスタからの’ＧＥＴ″は、ＭＬＩデータラインの現在 の内容をＩ１０バス１０上のステートマシンに転送することになる。

ＭＬＩＩＩＩＩｌレジスタ（９Ａ　：制御レジスタ６０ｃ。

に対するＰＵＴは、インターフェイスの動作を制御する、種々の７リツプ７０ツ ブをセットする。これらのビットは次のとおりである： １込＝」しＥ ビット　１Ｂ− ＯＭＬＩパリティエラーフリップフロップをセット１　アドレス選択 ２　終了またはマスタクリア ３　アクセス許可 ４　伝送 ５　チャネル選択 ６　ＤＭＡ能動化 ７　正規モード ８　期待されたＤＬＰ状態１ １、期待されたＤＬＰ状ｌ１１２ １（）　期待されたＤＬＰ状１４ １１　期待されたＤＬＰ状態８ ′１２　使用されず １３　使用されず １４　使用されず １５　ＤＬＰストローブフリップ７０ツブをリセット注意： （ａ）ＩＩＪ御レジスタ６０ｃｍへのどのような“ＰＬＩＴ″も、ＭＬＩリセッ トフリップ７０ツブをリセットする。

（ｂ）　ＭＬＩパリティエラー７リツプフロツブ（６０ｑ）は、誤ったパリティ を持ったワードが、ＭＬＩデータラインからステートマシンへと転送されたとき はいつでも、セットされる。このリセットビットは、セットされ、そしてリセッ トされるべきものである。（すなわち、このビットは、フリップ７０ツブのリセ ット入力に対するレベルを発生し、パルスは発生しない。） （Ｃ）　アドレス選択、終了またはマスタークリア、アクセス許可およびチャネ ル選択ビットは、厳密に、メツセージレベルインターフェイス（ＭＬＩ）上の同 じ名前の信号に一致する。

（ｄ　）　伝送ビットは、ＭＬＩインターフェイスを能動化して、ＭＬＩ双方向 ラインを駆動する。このビットの制御は、ＭＬＩプロトコルと、綿密に調整され なければならない。

（ｅ）　ＤＭＡ能動化ビットは、ＤＭＡ動作を開始させるためにセットされ、そ うでない場合はリセットされなければならない。ビット８，９．１０．１１　（ 期待されたＤＬＰ状態ビット）は、受取られたＤＬＰ状態ビットと比較され、一 方、ＭＬＩは、直接メモリアクセスＤＭＡモードにある。もし、ＤＬＰ状態ビッ トが変化すると、・ＭＬＩはＤＭＡモードを出る。正規モードビットがリセット されたとき、ＭＬＩ論理回路は、メインテナンスモードに置かれる。メインテナ ンスモードでは、ＭＬＩインターフェイスｉ７）上（７）、ＡＤＤＳＥＬ、１． ＡＧ７ラスＳＩＯ／ｌｅよＣＦＴＲＭプラスＭＣ／１信号ラインは、′ハイ″状 態とされる。また、受取られたＤＬＰストローブは、通常、Ｍ　Ｌ　１インター フエイス上にＳＩｏパルスを発生するような、どのような条件に対しもシミュレ ートされる。したがって、メインテナンスは、ＩｖｆＬＩケーブルが存在しなく とも実行されることができる。

（ｆ）　“期待されたＤＬＰ状態″の４つのピッ１−は、ラッチされ、ＭＬＩケ ーブルから受取られた瑛実のＤＬＰ状態と比較される。期待された、および現実 の状態は、ＤＭＡ動作に入り、そこに留まっているためには、同じでなければな らない。

（ａ　）　リセットＤＬＰストローブピットは、信号ＤＬＰＳＴＳを受取ると通 常セットされ、ストローブレジスタへのＰＵＴｓによってリセットされる、ＤＬ Ｐストローブフリップフロップをリセットするために用いられる。

Ｄ　Ｍ　Ａアドレスレジスタ（，９Ａ　：ＤＭＡアドレスレジスタカウンタ１６ ０へのＰＬＪＴ命令は、１６ビツトアドレスカウンタに、ＯＭＡｌｊ１作の闇、 データを受取り、またはデータを与えるメモリ（６６ａ　、９０）の中のバッフ ァ領域のアドレスをロードする。アドレスレジスタカウンタ１６０は、それぞれ のワードの転送ごとに１だけ増加する。ＤＭＡサイクルの間、アドレスレジスタ カウンタの内容は、ステートマシンアドレスライン１６の上に置かれる。

メモリ制御カード６６ａの、すべてのアドレスマツピングＡサイクルの間、能動 化される。ステートマシン上のＰＲＯＭ５０は、ＤＭＡ動作の間、アクセスされ なくともよい。

セットＭＬＩカウント：これは、ＤＭＡ転送カウンタレジスタ１６０ｔＣにおい て行なわれる。これは、ＰＵＴ命令を用いて、直接メモリアクセス（ＤＭＡ）動 作の間、転送されたワードの最大数を特定する。この数は、補数形式でロードさ れ、読取られたとき、○ないし２５５ワードの範囲にあってよい。レジスタの最 上位８ビツトは使われない。

ＧＥＴ　ＮＬＩカ　ント：これは、ＤＭＡ転送−カウンタレジスタ１６０ｔｃの 部分を用いる命令である。このレジスタのより低い８ビツトは、ＤＭＡカウンタ レジスタ１６０　の値を補数形式で含む。最上位８ビツトは常に“真”にセット される。

ＭＬＩ　レジスタ（９Ａ　：このレジスタ６ｏ、ｔは、ドライバ１６０ｄを能動 化して、アドレスを、ステートマシン５０ａおよびメモリ制御カード６６ａに運 ぶ。このＭＬＩ状態レジスタは、下に定義されるものとしてのＭＬＩ状態を指示 するいくつかのビットを含む。

１人−ゴＬ組 ビット　１（ ０受取ったＤＬＰ状態１ １　受取ったＤＬＰ状１１１２ ２　受取ったＤＬＰ状態４ ３　受取ったＤＬＰ状！！１８ ４　ＤＭＡ終了 ５　ＤＬＰストローブを受取ったフリップフロップ６　ＭＬＩパリティエラー ７　ＭＬＩリセットされず ５　− 状態レジスタには、次に示されて、説明された意味をもつビットフィールドが与 えられる。

ビット０−３：こらのビットは、５ＴＣ１，５ＴＣ２゜５ＴＣ４，５ＴＯＢと呼 ばれるラインの上のデータリンクプロセッサ（ＤＬＰ）によってＭＬＩに与えら れた状態を指示する。

ビット７：このビットは、ＤＬＰが“ハードクリアされている”ときにクリアさ れ、ＭＬＩインターフェイスが初期化されたときにセットされる。このインター フェイスが初期化されるまでは、どの双方向ＭＬＩ信号ラインもＭＬＩによって 、駆動されない。

ビット５：このビットは、信号ＤＬＰＳＴが、ＳＩＯパルスを発生するストロー ブレジスタへのＰＵＴまたは、Ｓ■０パルスを発生ないＭＬＩ制御レジスタ６０ （：ｒのＭＬｒ制御のＮｏ、１５のビットのいずれかによって受取られ、クリア されたときにセットされる。

ビット６；このビットは、ＭＬＩから、誤ったパリティを持つワードが受取られ たときはいつでもセットされる。

これは、ＭＬＩ制御レジスタ６０６．のＮｏ、Ｏのビットによってリセットれる 。

ビット４：このじソＩ−４、Ｄ　Ｍ　Ａ　ＩＩＩ　ｆｌ”の終了の原因を確認す るために用いられる。このＤ　Ｍ　Ａ動作は、エラー条件を示してもよく、また そうでなくともよいタイムアウト条件（２マイクロ秒）によって止まってもよく 、または、データリンクプロセッサまたはバッファオーバフロー条件による状態 変化のいずれかによって終了してもよい。もし、ＤＭＡが、ＤＬＰ状態変化また はＤＭＡカウントオーバフローによって終了すると、信号ＤＭＡ０ＶＥＲは“ハ イ”と呼ばれる。。

以止ｍ二 ＤＭＡＩＩ’ＬＬ二”　Ｄ　Ｍ　Ａ　ＩＢ込み”動作を開始させるために、ステ ートマシンは、次に示すように、ＤＭＡハードウェアを初期化させる必要がある 。但し、必ずしもそこに示された順序でなくともよい： １、　データリンクプロセッサ（ＤＬＰ）へ書込まれるデータを含むバッファの ワードアドレスより１だけ小さい値を、ＤＭＡアドレスカウンタ１６０（第９Ａ 図）へロードする。このアドレスは、それぞれのワードが送られる前に１だけ増 加される。

２、　次のように計算される値Ｃを、ＤＭＡカウントレジスタ１６０．Ｃヘロー ドする： Ｃ−カウントから１を引いた補数、但し、この“カウント”は、任意状態変化が 期待される前に、データリンクプロセッサへ送られるべき、いくつかのワードで ある。

３、　ステートマシンは、データリンクプロセッサに、“接続され“なければな らない。

４、ＭＬＩｌｌＩＩＩｗＪレジスタ６ｏ、！−ハ、次（７）７−タヲ０−トされ なければならない： （ａ　）　伝送ビットの組（ビット４）（ｂ）　ＤＭＡ能動化ピントの組（ビッ ト６）（ｃ）　ＤＬＰ状態へと初期化された、期待されたＤＬＰ状態（ビット８ ．９．１０．１１＞ （（１）　正規モードの粗（ビット７）（６）　他のすべてのリセットされたビ ット一旦、ＭＬＩハードウェアが初期化されると、次のシーケンスが発生する： １、　ハードウェアは、ＦＥＴＣ８／が“ロー”となるのを持つことによって、 ステートマシンが取出サイクルに入るのを持つ。これが置きたとき、ＭＬＩイン ターフェイスが割込みを発生する準備を整えていないと仮定すると、その後、信 号ＳＤＭＡＲＱＢは“ハイ”となって、Ｄ　Ｍ　Ａ　ＩＪ御ＦＲＯＭ　＜１００ ．、、）Ｌ入る。（−ｔ、Ｔ、ＰＲＯＭ出力ＳＤ　Ｍ　Ａ　ＲＱ　（Ｄ　Ｍ　Ａ 要求）は、′ハイ”となる。

２、ＷＴＣＬＫ（ＷＴＣＬＫは、それぞれのメモリサイクルの終わりに開始する ６２マイクロ秒パルス）の次の主エツジで、ＤＭＡＲＱフリップ７０ツブ６０ｒ はセットする。ＤＭＡＲＱがセットされると、ステートマシンへのクロック能動 化信号が偽”状態となり、したがって、ステートマシンを“凍結″する。

３　、Ｗ　Ｔ　ＣＬ　Ｋの次の主エツジで、ＤＭＡＧＮＴフリップ７０ツブはセ ットする。このＤＭＡＧＮＴフリップフロップがセットされるど、次のことが起 こる；（ａ　）　ステートマシンアドレスドライバが３状態となり、ＤＮＡアド レスドライバは能動化されて、メモリアドレスを、１６０のＤＭＡアドレスカウ ンタから駆動させる。

（ｂ）　ステートマシンＩ１０バスドライバが３状態となる。

（０）　サイクルフリップフロップへの、非同期クリア信号が、取り除かれる。

（ｄ　）　もし、ＤＭＡ制御ＦＲＯＭ出力”Ａ　ＩＮＣＥＮ″（アドレス増加能 動化）が“真”であれば、ＤＭＡカウントレジスタ１６０ｔ、　＋１５よびＤＭ Ａアドレスレジスタカウンタ（１６０）がカウントを行なうことができるように なる。

４、　主エツジにおける′４Ａまたは４Ｂ（以下を見よ〉のいずれかの条件を持 つ。

４Ａ、もし、ＤＬＰ　５ＹＮＣＨ信号がハイ（すなわち、ＤＬＰが、メモリバッ ファからのデータのワードを受取る準備ができている）であり、信号ＤＭＡ０Ｖ Ｒ／がハイ（これは、ＤＬＴ状態が、期待されたＤＬＰ状態に合致し、ＤＭΔカ ウントレジスタがＯでないこと）であり、そして、ホストＭＬＩインターフェイ スが割込みの準備を完了していないならば、次のＷＴＣＬＫの主エツジで、次の ことが起こる： １、　サイクルフリップ７０ツブのセット。

２、Ｄ、ＭＡカウントレジスタ１６０ｔｃを１だけ増加。

加。

次のＷＴＣＬＫの主エツジを持っている間は、次のとおりである。

（ａ）　ＤＭＡデータラッチに、メモリバッファからのデータをロード。

（ｂ）　データリンクプロセッサ（ＤＬＰ）へのＳＩＯストローブを発生。

（Ｃ）　信号ＤＬＰＳＹＮＣＨおよびフリップフロップで受取られたＤＬＰスト ローブをリセット。

４Ｂ、もし、ＤＬＰ　５ＹＮＣＨが“ハイ”であり、信号ＤＭＡ０ＶＲ／が“ロ ー”であるか、もしくはタイムアウトが“真”である、またはＭＬＩホストイン ターフェイスが割込みの準備を完了していると、次のことが起こる：１、ＤＭＡ ＲＱをリセット。これによってステートマシンは実行を再び始める。

２、ＤＭＡＧＮＴをリセット。これによって、ステートマシンは、アドレスおよ びＩ１０バスを駆動する。

ＣＡＭ動作がここで終わる。もし、ステートマシンが（ＭＬＩ状態レジスタの内 容を間合わせることにより）、ＤＭＡの終了の原因が、ＤＭＡが再び入れられる ことが望まれるタイムアウトによるものであったことを確認すると、ＤＭＡモー ドを再び入れるために望まれるすべては、ＭＬＩＩＩＩ御レジスタ６０．Ｆを（ どのビットも変化させずに）再ロードすることである。

ＤＭＡ　動作（９Ａ　：ＤＭＡ“読取り”動作を開始させるためには、ステート マシンは、ＭＬＩハードウェアの中の種々のレジスタを、次のように初期化しな ければならない： １、ＤＭＡアドレスレジスタ１６０に、メモリバッファのワードアドレスをロー ドし、ＬＳＰ３００のような、データリンクプロセッサ（ＤＬＰ）からのデータ を受取る。

２、ＤＭＡカウントレジスタ１６０．に、読取られるべきワードの数の補数をロ ードする。

３、　データリンクプロセッサ（ＬＳＰ３００）に接続する。

４、ＭＬＩ制御レジスタ６０　に次のデータをロードすｒ− る： （ａ）　ＤＭＡ能動化ビットの組（ビット４）。

（ｂ）　正規モードビットの組（ビット７）。

（Ｃ）　ＤＬＰ状態へ初期化された、期待されたＤＬＰ状態ピット（ビット８， ９．１０．１１）。

（ｄ）　すべてのビットをリセット。

一旦、ＭＬＩハードウェアが初期化されると、次のＤＭＡ読取シーケンスを発生 させる： １、　ステートマシンが、取出状態へ入る（すなわち、ＦＥＴＣ）Ｉ／がローと なる）のを待つ。ＦＥＴＣＨ／がローのとき、′信号ＳＤＭＡＲＱＢおよびＳＤ ＭＡＲＱがハイとなる。

２、　次のＷＴＣＬＫの主エツジにおいて、ＤＭＡＲＱフリップ７０ツブはセッ トされ、ステートマシンへのクロック能動化の取り除きによって、ステートマシ ンが凍結する。

３、　次のＷＴＣＬＫの主エツジにおいて、ＤＭＡＧＮＴフリップフロップがセ ットされ、種々のことが起こる＝（ａ　）　ステートマシンアドレスドライバが ３状態となり、ＤＭＡアドレスドライバが能動化されて、メモリを、ＤＭＡアド レスカウンタによって駆動させることを許す。

（ｂ）　ステートマシンＩ１０バスドライバが３状態となり、ＭＬＩレシーバ− データバッフ７が能動化されて、Ｉ１０バスが、（ＭＬＩ）メツセージレベルイ ンターフェイスを越えて、ＤＬＰから受取られたデータによって駆動されること を許す。

＜Ｃ＞　サイクルフリップフロップから、非同期クリア信号が取り除かれる二ま た、 （ｄ　）　ＤＭＡ１ｌＪＩ！ｌＰＲＯＭからの△ＩＮＣＥＮ信号が“真”である とき、ＤＭＡカウントレジスタ１６０□０およびＤＭＡアドレスカウンタ１６０ がカウントを行なうことが許される。

４、ＷＴＣＬＫの主エツジの時刻において、以下の５または６の、バラグラフの 条件のいずれかが満足されるまで持ち、それに従って動作する。

５、　もし、（１）タイムアウトが“偽”であり、がっ（ｌｉ）ＭＬＩホストイ ンターフェイスに割込みの準備ができておらず、かつ（ＩＩＩ　）ＤＬＰ　５Ｙ ＮＣＨＩｆｉ“真”であり（すなわち、ＤＬＰが、ＭＬＩケーブルの上に妥当な データを与えテいル）、かつ、（ｌｖ）ＤＭＡ０ＶＲ／がハイ（すなわち、ＤＬ Ｐ状態が、期待されたＤＬＰ状態にマツチしており、メモリ中のバッファが充満 していない）場合には、′メモリ書込サイクル”を開始させるサイクルフリップ フロップをセットして、データをメモリ中にストアする。ＷＴＣＬＫの次の主エ ツジにおいて、次のサイクルの準備を行なう： （ａ）　ＳＩＯパルスを発生し、ＤＬＰからのワードの受取りに対して肯定応答 を行なう。

（ｂ）　ＤＭＡカウントレジスタを増加させる。

（Ｃ）　ＤＭＡアドレスカウンタを増加させる。

（ｄ　）　ＤＬＰ　５ＹＮＣＨおよびＤＬＰストローブ−受信フリップフロップ をクリアする。

（ｅ　）　ＣＹＣＬＥフリップフロップをクリアする。

（ｆ）　上記バラグラフ４により繰り返しを行なう。

６、　もし、（ａ　）“タイムアウト”が“真”、または（ｂ）ＭＬＩホストイ ンターフェイスが、ステートマシンアシスタンスが要求されているＭＬＩプロト コル内の位置にあり、または（ｃ　）ＤＬＰ　５ＹＮＣＨが“真”であり、ＤＭ Ａ０ＶＲ／が“ロー”であって、ＤＬＰが状態を変えていること、またはバッフ ァが充満していることを示している場合、ＤＭＡＲＱおよびＤＭＡＧＮＴフリッ プフロップをリセットする。これは、ＤＭＡ動作を発生させ、ステートマシンが アドレスおよびＩ１０バスを駆動し、クロックを受取り、そのプログラム実行を 再び始めることを許容する。タイムアウト条件が発生した後に、ＤＭＡ動作を再 スタートさせるために要求されるすべては、Ｍ　Ｌ　Ｉ　ＩＩ御レジスタ６０Ｃ うを再ロードすることである。これは、自動的にタイムアウト論理回路をリセッ トし、ＤＭＡシーケンスが、それが止めた場所で継続する。

ＤＭＡ制御ＦＲＯＭ　９Ａ　： ＤＭＡ１ｉ取りおよびＤＭＡ書込動作のための制御論理回路６０３１７）中心部 は、ＤＭＡ制御（６０，＞ＦＲＯＭ１７）中に含まれ、このため、そのＦＲＯＭ のプログラミングをここで議論する。このＦＲＯＭには、５つの入力があり：そ れらは、 ＳＤＭＡＲＱ−ＤＭＡ要求をセット：この項は、以下の条件がすべて満たされた ときにハイになる：（ａ　）　ステートマシンがＦＥＴＣＨサイクルにある。

（ｂ　）　タイムアウトが“偽”である。

（０）　ＭＬＩｉｌＪＩＭ）レジスタのＤＭＡ能動化ビットがセットされる。

（ｄ）　ＭＬＩホストインターフェイスが、ステートマシンの注７意（ａｔｔｅ ｎｔｉｏｎ　）を要求しない。

ＤＭＡ０ＶＲ／−この項は、次の状態でなければ′偽”である： （ａ）　ＭＬＩ制御レジしタ中のＤＭＡ能動化ビットがリセットされ、または、 （ｂ）　期待されたＤＬＰ状態が、現実に受取られたＤＬＰ状態にマツチしない 、または、 （０）　ＤＭＡカウントレジスタがオーバーフローとなり、メモリバッファの上 限が到達されていないことを示す。

ＸＭＩＴＤＴＡ−この項は、データの方向がＭＬＩからＤＬＰへ向かっていると き“真”、その他の場合は“偽″である。

ＤＬＰＳＹＮＣＨ−この項は、ＤＬＰストローブが、ＤＬＰから受取られた後の 、クロックの第１の主エツジにおいて“真”となる。

ＣＹＣＬＥ−この項は、ＦＲＯＭによってセット・リセットされ、ＤＭＡ１１１ 作を同期化するために用いられる。

ＰＲＯＭ出力は： ＳＤＭＡＲＱ−ＤＭＡ要求フリップフロップをセット一二の出力は、ＤＭＡモー ドに入り、これに留まるためには“真”でなければならない。

ＡＩＮＣＥＮ−アドレス増加能動化−二のビットは、それが“真”であり、また 、ＤＭＡＧＮＴフリップ７０ツブがセットされたとき、ＤＭＡカウントレジスタ およびＤＭＡアドレスレジスタを、ＷＴＣＬＫの次の主エツジにおいて１だけ増 加させる。

５ＥＴＣＹＣＬＥ−“真″のとき、次のＷＴＣＬＫの主エツジにおいてサイクル フリップフロップを、セットさせる。

５ＥＴＳＩＯ−次の５ＴＯＬＫの主エツジで、８１０パルスを発生させる。また 、ＤＬＰＳＹＮＣＨおよびＤＬＰストローブを受取ったフリップフロップをリセ ットさせ、メモリ出力バスの内容を、ＤＭＡデータラッチにロードする。

ＦＲＯＭプログラミングは： ＳＤＭＡＲＱ　＝　（ＳＤＭＡＲＱＳ、ＤＭＡ０ＶＲ／）　＋　（ＳＤＭＡＲＱ Ｂ、Ｘ１４ＩＴＤＴＡ　。

ＤＬＰＳＹＮＣＨ／） ＡＩＮＣＥＮ　＝　＋ＳＤＭＡＲＱＢ、ＸＭ工ＴＤＴＡ／　、　ＣＹＣＬＥ／） 　＋　（ＳＤＭＡＲＱＢ、ＤＭＡ０ＶＲ／、　ＸＭＩＴＤＴＡ　、　ＤＬＰＳＹ ＮＣＨ，ＣＹＣＬＥ／）１ ５ＥＴＣＹＣＬＥ　＝　（ＸＭ工ＴＤＴＡ／、ＤＬＰＳＹ：ＴＣＨ、、ＣＹＣＬ Ｅ／）＋　（ＳＤＭＡＲＱＢ、ＤＭＡ０ＶＲ／’、　、ＸＭ工ＴＤＴＡ　、ＤＬ ＰＳＹＮＣＨインターフェイス ディストリビューションカー０ア゛レシン　：８個のデータリンクプロセッサ（ ＤＬＰＳ＞のうちの任意の１つ、または、データ通信制御のために用いられるラ インサポートプロセッサ３００をアドレスするためのＤＬＰ’　Ｓ　１デイステ リピユージヨンカードによって用いられる８個の背面ラインがある。同様に、デ ィストリビューショ、ンカードに対するサービス要求を指示するための、ＤＬＰ ’　ｓによって用いられる８個の背面ラインがある。これらのラインはまた、唯 一のものであり、１つのデータリンクプロセッサのみが、任意の与えられた要求 ラインを使うことができる。これに加えて、双方の組におけるラインは、優先順 位によって階級化されている。したがって、データリンクプロセッサの優先順位 が、与えられたベースモジュールの中で一旦決定されると、この優先順位要求は 、インターフェイスボードの上のデータリンクプロセッサによる使用のために飛 び越される。対応するアドレスラインもまたジャン（第１Ｂ図）は、Ｔ、ＩＯベ ースモジュールの中の３２の装置をアドレスする、アドレス能力をもっている。

メインテナンスカードからの高順位アドレスラインは、データリンクプロセッサ をアドレスするために”偽″でなければならない。その他の４つのアドレスライ ンは、データリンクプロセッサ選択にのための１６ラインの１をエンコードする 。

第Ａ−４図は、種々の“メインテナンス“アドレシングモードを示す。

思」Ｌ二ｎ ベース　アドレス　アドレス　コメントｓｓ　４ＬＬ　同等　コメント ０　０　Ｎｏ　ｆ規オンラインモード ０　０　Ｙｅｓ　正規オンラインモード０　１　ＮＯ正規オンラインモード ０　１　Ｙｅｓ　局所モード １　０　Ｎｏ　単一パルスだけ １　０　Ｙｅｓ　単一パルスだけ １　１　Ｎｏ　停止ストップクロック １　１　ＹｅＳ　局所モード クロック　理回路：データリンクプロセッサを備える種々のボードの闇のクロッ クスキューを最小化するために、クロックは、同様のｉ様で、それぞれのボード の上に受取られる。それぞれのボードは、ショットキＮＡＮＤゲートの１つの入 力によってクロックを受取り、それから、要求されるように、終了した反転また は非反転バッファによって種々の論理エレメントに対するクロックを駆動する。

メインテナンス診断上の目的で、データリンクプロセッサに対するクロックは、 特定の条件が満足されたときに止エイスポード１０５１の上で発生され、これは 、クロックを受取ったデータリンクプロセッサ中のすべての他のボードに与えら れる。この信号は、種々のボードの上の、レシーバと名付けられたゲートにおい て、背面クロックによってゲートされる。ステートマシンへのクロックは、また 、ＤＭＡサイクルが進行しているときに、止められねばならない。特別のステ− １〜マシンクロツク能動化信号が、ステートマシンクロック上で発生される。

クリア論理回路：クリア論理回路（図示せず）によって、２つのクリア信号が発 生される。１つの信号は、ＤＬＩインターフェイスをクリアさせ、また、これが ホストコンピュータへクリア状態を与えるようにさせる：他方の信号は、Ｄｌｌ の中のすべての論理回路をクリアさせる。このクリア信号は、ＦＲＯＭで発生さ れ、Ｆ　ＲＯＭの入力および出力は、望まれないまたは偽のクリア信号が発生す るのを防止するための背面クロックエツジトリガされたレジスタによって完全に バッファされている。このＰＲＯＭは、次のようにプログラムされる。

笈Ｉ−二上」Ｌ ＯＭＣＬＲ／　クリアレジスタへの’ＰＵＴ”１　ＬＯＣＡＬ／　局所モート ２　Ｃ０ＮＮＥＣＴ／ホストに接続されたＤＬＰ３　ＬＣＬＣＬＲ／　局所クリ ア ４’　５ＥＬＣＬＲ／　遍択的クリア ５　８ＥＬＭＣＬＲ／選択的マスタクリア６　ＭＳＴＣＬＲ／　マスタクリア ７　ＰＷＲＣＬＲ／’パワーアップクリア８　ＣＬＰＭＬＩ／　ＤＬＰインター フェイス論理回路をクリア ＯＣＬＲＭＬＩ／　ＤＬＩインターフェイス論理回路をクリア Ｉ　ＣＬ／　全ＤＬＰをクリア ２　ＣＬ　全ＤＬＰをクリア ３　用いられず ＣＩ−ＰＷＲＣＬＲ ＋５ＥＬＣＬＲ，Ｃ０ＮＮＥＣＴ ＋ＬＣＬＣＬＲ，ＬＯＣＡＬ ＣＬＲＭＬ　ｌ−０Ｌ ＋ＭＳＴＣＬＲ，Ｃ０ＮＮＥＣＴ ／ホストＭＬ　１．ＭＣＬＲ／ ＭＬＩｖ′理回　−一一夕経　： ＭＬＩインターフェイス論理回路は、第９Ａ図に描かれているように種々の主デ ータバースおよび機能ユニットから構成されている。

１、　ステートマシンアドレスバス（１６）ステートマシンアドレスバスは、Ｄ ＭＡモードにある間、ＭＬＩ論理回路によって駆動される。このアドレスは、Ｉ １０バスから、ＰＯＴ命令を経由して、ＤＭＡアドレスレジスタ１６０にロード された１６ビツトカウンタから得られる。ＤＭＡモードで、このカウンタは、ワ ードがＭＬＩケーブルの上に転送されるたびごとに、自動的に１だけ増加する。

２、ＭＬＩデータバス（１０５１）、第９Ａ図）情報転送の方向はＭＬＩ（読取 り）に向かっているが、いずれかのＤＭＡが活性的または、読取データレジスタ に対して発行された“ＧＥＴ”であるとき、データはＭＬＩデータバスからＩ１ ０バスへとゲートされる。ＭＬＩがデータラインを駆動しているとき、このデー タは、データレジスタ６０またはＤＭＡモードのとき、ステートマシンメら　７ モリ出力バス（１２）のいずれかから駆動される。

３、ＤＭＡ転送カウンタ１６０−ｚｃは、“ＰＵＴ”が実行されるとき、Ｉ１０ バスから、補数形式でロードされる。

このレジスタは、ワードがＭＬＩを越してＤＭＡモードで転送されるたびごとに 、“突き当たる（ｂｕｍｐｅｄ）　”ものであり、オーバフローを起こしたとき に、ＤＭＡからの出口を与える。補数形式による、レジスタの内容は、ＧＥＴＭ ＬＩカウントレジスタからの“ＧＥＴ”が実行されたときＩ１０パスの上へとゲ ートされる。

４、　制御論理回路６０ｓとステートマシンとの間のインターフェイスは、それ ぞれＩ１０バス１０を受取りまた駆動するＧＥＴおよびＰ　ＬＩ　Ｔ”の組を経 由する。

ＤＬＴインターフエイスーータ　“理回　（１０Ａ１Ｌ二 ＤＬＩインターフェイスの内部データバス１０（第１０Ａ図）は、３つのソース から駆動されることができる：背面データライン、Ｉ１０バスおよびＦＩＦＯ出 力。データのための５つの“シンク（ｓｉｎｋ）″がある：背面データライン、 Ｉ１０バス、ＦＩＦＯ入カレシカレジスタＩカウンタ、およびパリティツリー１ ００ｔ、次の表は、実行される種々の動作のためのソース／シンクの組合わせを 示す。

■ノー二ＩＬ 動作　ソース　シンク Ｓ、Ｍ、ＰＵＴ　Ｉ１０バス　ＰＩＦＯＩＦＯ ８，Ｍ、ＧＥＴ　Ｆ　Ｉ　ＦＯＩ１０バス。

ＦＩＦＯパリティツリー 読取（ホストへの　ＦＩＦＯ背面 データ） 裏込（ホストから　背面　ＦＩＦＯ のデータ） 記述子の第１の　背面　パリティツリーワードＡを送出 ＰＵＴ　ＭＬＩ　Ｉ１０パス　ＭＬＩカウンタ動作コード Ｉ１０記述子の　背面　ＭＬＩカウンタ。

第１のワードＢを　ＦＩＦＯ 送出 Ｄ　Ｉ−一　μ理０　についての　： データがＦＩＦＯヘロードされたとき、それは主ＤＬＰクロックエツジにおいて レジスタ１００ｉｚヘラツチされ、次の半クロックにおいてＦＩＦＯｌｏｏｌ、 へ転送される。

すべてのＦＩＦＯ出力が逆転される。ＦＩＦＯは、逆転された背面バスおよび逆 転されないＩ１０パスからの経路中にあり、また、戻りの経路中にある。２つの バスの間のデータ転送（どちらの方向でも）のすべては、ＦＩＦＯを通って進ま ねばならない。

パリティツリーは常に内部バスに接続されているが、パリティは、（１）データ がＦＩＦＯからＩ１０バスへと転送され、また（２）１／”Ｏ記述子の第１のワ ードが読取られ、ワードの最下位バイトから、ＭＬＩカウンタのロードを行なう か否かが決定されなければならないときに、パリティはチェックされるのみであ る。

ＤＬＩインターフェイス（ＩＯＡ： ＤＬＩインターフェイス制御論理回路は、シーケンシャルステートマシンから構 成されており、そこでは、制御シーケンスがＦＲＯＭｌｏｏｍにある。２４のラ ッチされたＰＲＯＭ出力は：　（１）ＭＬＩインターフェイス制御信号を駆動し 、（２）内部タイミングおよびデータ経路を制御し、また（３）ＦＲＯＭコード の中の条件分岐を与え、ＭＬｌプロトコルの後にシーケンスを続けさせる。

ＰＲＯＭ１００．、、は、それぞれが２４ビツトの、１０２４ワードを含み、１ ０のアドレスライン（ＡＯないしＡ９）によってアドレスされる。動作を行なう とき、７つのアドレスライン（Ａ３ないしＡ９）が、ＰＲＯＭ出力からラッチさ れた次のアドレスラインから道筋を与えられる。（ットＡ１およびＡ２は、２つ の“分岐制御”ビットによって選択された条件で、“条件分岐”として発生され る。最下位ビット（ビットＡＯ＞は、常に、ランチされたシステムストローブ（ ＳＴＩＯＬ／）の後に続く。

ステートマシンがＰＵＴ命令をＰＵＴ　ＡＤＤＲＥＳＳおよびＣ０ＵＮＴレジス タに発行することにより、新たなシーケンスアドレスをロードし、ＬＪＩＯ８Ｍ にＰＲＯＭアドレスを変化させる条件が満足されたとき、ビットＡ３ないしＡ９ がＩ１０パスから取出され、ビットＡ１およびＡ２はゼロにセットされ、また、 常に、アドレスラインＡＯは、ラッチされたシステムストローブの後に続く。

Ｆ　ＲＯＭ出力ビット： ＦＲＯＭｌｏｏ、、、によって発生された、２４ビツトのそれぞれの機能は、次 の表に示されている。

玉Δ二旦去 ０１　＃５ＴＣ２ＤＬＰ状態ビット＃２０２　＃５ＴＣ４ＤＬＰ状態ビット＃４ ０３　＃５ＣＴ８　ＤＬＰ状態ビット＃８ＤＬＰが接続されたとき、ＤＬＰ状態 ビットがホストに送り出される。

これらはそれぞれ、ＤＬＰインターフェイス状態レジスタのビット０．１．２． ３として、ステートマシンによって読取られる。

これらのビットのＩａ能と値は、ＭＬＩプロトコルによって特定される。

０４　１ＦＩＦＯこのビットは、５ＴＩＯＬ／’がローで、ＤＬＰＳ　Ｔ　Ｒ／ ／がローであるときに、データをＰＩＦ。Ｏの中にロードさせる。

０５　＃ＡＦＩＦＯＺ（Ｄビットは、５ＴＩＯＩＪロー（７）とき、ＦＩＦＯの 出力を進める。

０６　＃５ＥＲＲＥＱ　このビットは、ビット０８．０９．１０について記述さ れる機能を不能化する；そして、ステートマシンに割込みを発生させる。

０７　＃ｌ０８ＮＤ　ＤＬＰが接続されたときに、ベース背面■○ＳＮＤ／信号 を制御し、また、受信または伝送のための、データ経路の制御を行なう。

１０　＃ＰＳ２　Ｉ！！信号のうちの１つをエンコードし、またはサービス要求 が“真”のときに、ステートマシンについての特定の状態をエンコードするため に用いられる。内部制御信号は： 広胆製毘仇旦 旦ヱ立　煮熟　コメント ０　＃５ＢＳＴ　後続のブロック上の、バーストモード動作を開始。

１　＃ＲＥＱ　背面を経由してディストリビューションカードへと送り出される 、ＤＬＰ要求信号を発生。

２　＃ＺＥＲＯ“ゼロ”データワードを発生する、背面データラインへと、ドラ イバを不能化。これは、いくつかのＭＬＩシーケンスにおいて、用いることがで きる。

３　＃ＥＲＥＱ　背面の上に、緊急要求信号を発生。

４　＃ＦＯＲＣＥＡＦ　このビットは、ＦｉＦＯを、５ＴＩＯＬ／の状態にかか わらず進めさせる。

５　＃Ｃ０ｔＪＮＴ　このビットは、活性的なとき、カウンタを１だけ増加させ る。これは、これを用いて、ＦＲＯＭコードが、実行されるＭＬＩデータ転送の 数のトラックを維持するものである。

５　１−ｏａｄ　Ｃｎｔｒ　このビットは、内部データバスの、最下位の８ピツ トを、カウンタにロードさせる。この動作は、最下位のバイトの中のワードの２ 進値としてエンコードされた記述子の長さを含む、Ｉ１０記述子の第１のワード が受信されたときに、実行される。

７　Ｎｏｎ１ｓ　ビット０８．０９．および１０の値は、上記動作のいずれもが 行なわれるべきでないときに、°すべで１″′でなければならない。

くヱ丘堕　ユ訳 １１＃ｏｎｅ　このビットは、データビットＯＯおよびパリティビットが背面デ ータラインへと送られたときに、これらを逆転させるものである。これは、ＭＬ Ｉを越えて伝送されるべき゛拡張された状態″を要求するような、ＭＬＩプロト コル’ｉ　−ケンスにおいて要求される。

１２　＃ＤＬＰＳＴＲＤＬＰが接続されたとき、ＬＣＰＳＴＢ／背面ラインが、 ＢＬＩＲ８Ｔフリップ７０ツブの論理ＯＲおよびＤＬＰストローブに続く。

１３　＃ＢＣＮＴＲＬＯＰＲＯＭブランチ制御。

１４　＃ＢＣＮＴＲＬＩ　ＰＲＯＭブランチ制御。

これらのビットの値は、ＦＲＯＭアドレスビットＡ１およびＡ２が、どのように 発生されるかを決定する。

ビット　ビット　Ａ１　Ａ２ ３　１４ ０　０　システム終了　カウンタ （逆転）　オーバフロー ０　１　次のアドレスビット　次のアドレスビット＃１　（ＰＲＯＭビット１５ ）　＃２（ＰＲＯＭビット１６）１　０　システム終了　次のアドレスピット（ 逆転）　＃２　（ＰＲＯＭビット１６）１１ＤＬＰ接続　ビットｘ× （ Ａ＃２−ビット１３および１４が、それぞれ０゜１または１．０であるときの、 次のアドレスビットＡ２゜ １７−２３−＃ＮＡ３から＃ＮＡ９゜これらのビットは、新たなアドレスが、ス テートマシンによってロードされ、または、背面からのＤＬＰクリア動作によっ てセットされるときを除き、次のＰＲＯＭアドレスを与える。

ッセージレベル　ン　−フエ　ス“　０１０　ｍ＝ネットワークサポートプロセ ッサ（ＮＳＰ）８０と、任意の個々のラインサポートプロセッサ（ＬＳＰ）３０ ０との間のデータ転送は、インターフェイスカード１０５１の上の、通常のＭＬ Ｉ論理回路によって実行される。これは、第７図、第８図および第９図に示され ている。実行されたこのデータ転送は、ＤＭＡモード、非Ｄ　ｒＶＩ　Ａモード のいずれであってもよい。

ＤＭＡモードでは、ＤＭＡアドレスカウンタは、“ポインタ”としてのＭＬＩス テートマシン５０ａによって、転送されるべきメモリ中の第１のワードへと初期 化される。

同時に、転送カウンタは、ステートマシンプロセッサ５０ａによって、転送され るべきワードの数の補数とともに初期化される。そして、ＤＭＡ論理回路は、ス テートマシンプロセッサ５０ａによる、なおの上の干渉なしに、データ転送を取 扱う。それぞれのワードが転送されるとき、ＤＭＡアドレスカウンタは増加され 、ＤＭＡ”転送カウンタ“が減少される。そして、ＤＭＡ動作は、ＤＭＡ”転送 カウンタ”がオーバーフローを起こすとき、すなわち、この値が“０″のとき、 通常、終了する。ＤＭＡ論理回路はまた、ＤＭＡタイムアウトまたは期待されて いないＬＡＳＰ状態信号のような、異常条件が検出されたとき、ＤＭＡモードを 終了する。

直接メモリアクセス動作（ＤＭＡ）のすべては、ＭＬＩステートマシンプロセッ サ５０ａによって初期化され、ＤＭ　Ａ　ＩＩＩ御ＰＲＯＭによって制御される 。ＤＭＡ動作の闇、ステートマシンプロセッサへのクロックは止められ、ステー トマシンＰＵＴレジスタ、ＧＥＴレジスタおよびＩ１０バスが不能化される。

非−ＤＭＡモード：非Ｄ　Ｍ　Ａモードにおいては、データは、ワードごとにラ インサポートプロセッサ（ＬＳＰ＞３００（特に、選択されたＬＳＰ３００ａ　 、３００ｂ　、３００Ｃまたは３００ｄ　＞へと転送される。この非ＤＭＡモー ドでは、データ転送は、ＭＬＩステートマシンプロセッサ５０ａの直接制御の下 で実行される。データは、Ｉ１０バス１０から保持レジスタ（第９図）へと転送 され、それから、インターフェイスカード１０５１のＭＬＩ回路１００閘を経由 してＬＳＰ３００へ向かう。

メツセージレベルインターフェイス論理回路１００−は、第９図のブロック図に おいて示されている。ＤＭＡレジスタ１２０は、前面メモリバスに沿ってデータ を受取り、このデータは、その後トランスミッタＴＸそれからレシーバＲＸを通 ってステートマシンプロセッサカード５０ａへと運ばれる。ラインサポートプロ セッサ３００は、ＤＬＩを経由して、接続モジュール１０６ｂおよび電気的イン ターフェイスＥｌ（ラインアダプタ）に接続し、ＭＬＩ論理回路ラインからレシ ーバＲＸへ向かう。ステートマシンプロセッサ５０ａは、Ｉ１０バス１０を経由 してＤＭＡアドレスレジスタ１６０および、保持データレジスタ６ｏへ接続され る。アドレスレジスタ１６０の出力は、メモリアドレスバス１６を経由した後、 メモリ制御カード６６およびステートマシン５０ａへと運ばれる。

−一タリンクインターフェイス　理回路　ＤＬＩ）：第１０図は、最初に第８図 において回路１００１として示したデータリンクインターフェイス論理回路のブ ロック図である。このデータリンクインターフェイス論理回路は、第８図のＭＬ Ｉステートマシンプロセッサ５０ａを伴ったＤＬＩ回路である。第１０図におい て、ファースト−イン−ファースト−アウト（ｆ’１ｒｓｔ　−１ｎ−４１ｒｓ ｔ　−ｏｕｔ　、　Ｆ（ＦＯ）スタックレジスタ１ｏ６．、が示されている。こ れは、６４−ワードレジスタであって、これのそれぞれのワードは１６ビツトで ある。このレジスタは、ホストコンピュータ１００に転送されるデータを保持す るが、そうでなければ、ホストコンピュータから受取られるデータをも保持する 。３状態ドライバ一レシーバ回路１００．１は、背面を経由して、コンピュータ １００への、またはこれからのデータを送り出し、受取る。これはまた、内部デ ータバスの上のデータを受取る。データの他のソースは、制御カード６６ａであ り、これは、３状態ドライバーレシーバｉｏｏ；。

への前面接続を持っている。３状態ドライバーレシーバ１００！ｆは′、内部デ ータバスを経由して、スタックレジスタ１００１ヨへの入力を与える保持レジス タ１００ｉ、に接続する。スタックレジスタｉｏｏ、の出力は、３状態ドライバ ーレシーバ１００．５−およびｉｏｏ、よのいずれに対しても出力を供給するイ ンバータ１００１＋に供給される。

ＰＲＯＭシーケンサ：ＰＲＯＭシーケンサ１００Ｆ５は、第８図のインターフェ イスカード１０５１とのブロック関連において示されている。このＰＲＯＭシー ケンサは、ステートマシンプロセッサ５０ａを、ホストコンピュータシステムに 向けられた、通常のＤＬＩ動作を実行するために要求されるオーバヘッド操作か ら切り離すように設計されている。ＰＲＯシーケンサの中の論理回路は、ホスト システムデータ転送のための通常のＭＬＩプロトコルを与え、これを堅持するよ う設計されている。このＰＲＯＭシーケンサは、ステートマシンプロセッサによ って初期化された、開始アドレスレジスタからの、開始ＰＲＯＭアドレスを受取 る。それから、このＰＲＯＭシーケンサは、一連の制御状態を通って、要求され たデータ転送動作を実行する制御信号を与える。シーケンシングは、ＰＲＯＭシ ーケンサが、与えられたタスクを完了するまで、または、期待されていない条件 が検出されまで続行する。ステートマシンプロセッサは、割込信号および状態レ ジスタ信号によって、期待されていない条件についての通知を受ける。状態レジ スタは、割込みの発生を特定する。

メモリｊ　カー゛　ＭＥＭＣＴＲ） 第２図に関連して前に議論したように、ネットワークサポートプロセッサ８０は 、メモリ制御カード６６ａおよび６６ｂを保持している：また、これらの制御カ ードのそれぞれは、ネットワークサポートプロセッサの２つのステートマシン（ ５０ａ　、５０ｂ　）プロセッサカードの特定の１つを伴っている。メモリｉｌ Ｊ御カード６６の基本的エレメントのブロック図が、第１１図に示されている。

第１１図かられかるように、メモリ制御カード６６は、８にワードの局所メモリ を与える。この局所メモリは、それに伴ったステートマシンプロセッサによって 、独占的に使用されるもので、これは　すなわち、メモリ制御カード６６ａはＭ ｉプロセッサ５０ａの独占的使用のためのものであり、一方、メモリ制御カード ６６ｂは、ＮＤＬプロセッザ５０ｂの独占的使用のためのものである、というこ とである。メモリ制御カードはまた、特定のステートマシンプロセッサが共用メ モリ９０の最高１３２にワードまでをアドレスすることを許容する論理回路を含 む。ネットワークサポートプロセッサ８０の中で許容された、現実の共用メモリ は、ＮＳＰソフトウェアの束縛によって、１１５にワードオでに制限される。ネ ットワークサポートプロセッサの中の他のカードとの通信は、第１Ｂ図に示され た前面コネクタを経由して行なわれる。

第１１図に示されたメインテナンスカード信号（ＰＲＩＦ、ＤＳＩＭ、ＭＡＩＮ Ｔ、ＳＥＬ＞の使用は、ここに援用して含ませた引用参照特許において議論され ている。

第１１図かられかるように、ＭＬＩメモリ制御カード６６ａが、破線によって囲 まれて示されている、付加されたモジュール選択論理回路を持っていることを除 き、それぞれの場合のメモリ制御カードは同一である。

メモリ制御カード（６６ａ）のみの破線の中に示されているモジュール選択論理 回路は、ステートマシンカードの１つがマスタブロセッザ（５０ａ　）であり、 一方、他方のステートマシン、ＮＤＬプロセッサ５０ｂが従プロセツサであるた めに、必要なものである。したがって、モジュール選択論理回路は、マスクプロ セッサカードを従プロセツサカードから区別し、それぞれのカードが共用メモリ ９０を用いることができる時間を選択する。

ステートマシンプロセッサからのメモリアドレスバス１６は、算術論理ユニット ６６０１局所メモリ６６＋およびアドレス選択レジスタ６６Ｂへも与えられる。

アドレス選択レジスタ６６Ｓの出力はベースアドレスレジスタ６６ｒへ運ばれ、 ベースアドレスレジスタ６６ｒのデータ出力はＡＬＵ６６ＬＩへ与えられる。Ａ ＬＵ６６ｕは、アクセスのために共用メモリ９０へ送られるメモリアドレスを与 える。

メインテナンスカード２０ｍ　（第１Ｂ図）からのシミュレートされた信号もま た、ゲートされてＡＬＵ６６ｕおよび局所メモリ６６■へ向かってもよい。

Ｉ１０バス１０は、データを、ベースアドレスレジスタ６６ｒ１局所メモリ６６ Ｉｉｌおよびデータバス１０ｄ））へ運ぶことができる。

）ｆＥｌ、ｊニメモリ制御カード６６の局所メモリ６６ｍ（第１１図）は、ＲＡ 　Ｍの８．１９２の１７ビツトワードを、そのカードに伴った特定のステートマ シンプロセッサに与える。このＲＡＭメモリは、メモリアドレスバス１゛６から のアドレス情報を受取り、また、Ｉ１０バス１０からの入力データも受取る。局 所メモリ６６＋ａからのデータ出力は、共通メモリデータ出力バス、ＭＥＭＯＵ Ｔｌ　２を通る。

ハ」１！ニー１−　ｊＬ士」咀」−メモリ制御カード６６の共用メモリ“制御” セクションは、ステートマシンプロセッサのアドレシング能力を１３１Ｋまで広 げることを可能とする回路を持っている。論理回路は、ＭＡＰ発生器ＦＲＯＭ　 （図示せず）および１６のベースアドレスレジスタ（ＢＡＲ）６５ｒ１および１ ７ビツト算術論理回路（ＡＬＵ＞６６ｕから構成されている。

このＭＡＲ発生器は、３２バイ８　（３２ｂｙ８　）　ＦＲＯＭであって、これ は、バス１６の上のメモリアドレスの最上位４ビツトをデコードする。このデコ ーディングは、共用メモリ９０がアドレスされるべきものであるか否かを決定す る。

ベースアドレスレジスタ（ＢＡＲ）６６ｒは、８ＢＡＲ３の２つのグループに等 分される。したがって、これらのベースアドレスレジスタが１６存在する。これ らの１つのグループ（ＢＡＲＯ−ＢＡＲ７）は、共用メモリ９０が、ステートマ シンプログラムカウンタ４１によってアドレスされているときに用いられる。ベ ースアドレスレジスタの他のグループ（ＢＡＲ８−ＢＡＲＩ　５）は、共用メモ リが、ステートマシンプロセッサのメモリレファレンスレジスタ（ＭＲＲ）４０ によってアドレスされているときに用いられる。

ベースアドレスレジスタ６６ｒの任意の１つは、ソフトウェアによってＩ１０前 面バス１ｏを通り、共用メモリ９０の中の４に領域を包含するベースアドレスへ と向かう。

ＡＬＬＩ６６ｕへのベースアドレスレジスタ出力は、ステートマシンアドレスバ ス制御ライン１６をデコードすることにより選択される。このデコーディングは 、８ベースアドレスレジスタの１つのグループを選択する。３つの、高順位メモ リアドレス（１４：０３）をデコードすることにより、その特定のグループの中 の８ベースアドレスレジスタの１つが選択される。

理ユニット（ＡしＵ　：メモリ制御カード６６のＡＬＵ６６ｕは、１７ビツト加 算器である。へ入力は、ベースアドレスレジスタから引き出され、８入力はメモ リバス１６から引き出される。このデータ出力は、共用メモリアドレスバス（Ｘ ＭＡＤＲ）に与えられる。１６ビツトベースアドレスレジスタは１４ピツト（１ ５：１４）を、算術論理ユニットのへ入力のビット位置１６：１４に与える。

ピット位置Ｏおよび１が接地されている。１６ビツトメモリアドレスバス（ＭＡ ＤＤＲ）１６は、１２ビツト（１１：１２）を、棹術論理ユニット８入力のビッ ト位＠１１：１２に与える。ピット位置１６　：　０５は接地されている。選択 されたベースアドレスレジスタの最上位１４ビツトと、メモリアドレスバス１６ の最下位１２ビツトとの和である、ＡＬＵ出力は、１１５にワードの１つを選択 する、１７ビツト共用メモリアドレスＸＭＡＤＲである。

メモリｊ　ち論理回　：特定の状態の下では、メモリ制御カード６６は、そのメ モリ制御カードに接続された、随伴ステートマシンクロックを停止させる、ＷＡ ＩＴ信号を発生する。このクロックは、ＷＡ　Ｉ　Ｔ信号が“活性的”である限 り、停止させられている。、ＷＡ　Ｉ　Ｔ条件の１つは、メモリ制御カード６６ が共用メモリ９０に書込みを行ない、またはこれらの読出しを行なっているとき 、発生するものである。このメモリ制御カードは適当なＷＡＩＴ信号を挿入して 、適当な遅延を与える。それは、共用メモリが遅すぎて、ステートマシンプロセ ッサおよびメモリ制御カードの、より早い作用を維持することができないためで ある。

メモリ制御カード６６ａおよび６６ｂのいずれもが、同じ共用メモリカード９０ を同時にアクセスしようとするとき、他の条件が発生する。優先順位発生器（Ｐ ＲＩＧＥＮ）ＰＲＯＭ、または、ＭＬＩメモリ制御カード６６ａが競合を解き、 適当なＷＡ　Ｉ　Ｔ状態を発生させる。

第３の条件は、ステートマシンプロセッサが、メモリパリティエラーを検出した ときに生ずる。メモリパリティエラーに起因するＷＡＩＴ信号は、′ゲートされ ず”、これは、すなわち、通り抜けされない。このＷＡ　Ｉ　Ｔ信号によって、 ステートマシンクロックは、ステートマシンがクリアされるまで停止したままと なる。

ＲＡ止り二二 第１２図かられかるように、第１Ｂ図の９０として示したＲＡＭカードの概要図 が示されている。

カードのそれぞれは、共用メモリ９０に対する寄与分として用いられる３２ＫＢ 容量をもっている。ＲＡＭ９０の全体のメモリ容量は、２つのステートマシン５ ０ａ　（ＭＬ■）および５０ｂ　（ＮＤＬ）によって共用されている。第１Ｂ図 かられかるように、この容量は、４から７のＲＡＭカードのどの場所によっても 与えられ得るものである。

共用メモリＲＡＭカードの１つの特定のユニットは、共用メモリアドレスライン およびメモリー出力（ＭＥＭＯ（ＪＴ）バスへの終端抵抗をもっているという点 でユニークである。この特定のカードは、ＲＡＭ終端カードと呼ばれ、３２ＫＢ 　ＲＡＭ　ＴＥＲとして示される。終端ＲＡＭカードは、ネットワークサポート プロセッサの中のメモリバスの終端に位置されねばならない。

このＲＡＭカードは、６８の４０９６バイ１　（４０９６ｂｙ１）ＲＡＭチップ を含む。それぞれのカードは、ＭＬＩメモリ制御カード６６ａに接続された１つ のデータおよび１つの７ドレシングボート（第１２図）を持ち、ＲＡＭカードの 上の第２のデータおよびアドレシングボートは、ＮＤＬメモリ制御カード６６ｂ に接続される。これによって、共用メモリが、どちらのステートマシンプロセッ サによってもアクセスされることが可能となる。メモリ制御カードとの通信は、 前面コネクタを通して行なわれる。

第１２図に示されているように、ＭＬＩステートマシンおよびＮＤＬステートマ シンのメモリ制御回路からのアドレスは、それぞれ、Ｂボート９勉、およびＡボ ート９０工に入り、そこから接続されて９０．のようなＲＡＭカードのアドレス 入力となる。入力データフェーズ上の、第１と第２のステートマシン（マスタ５ ０ａおよび従５０ｂ）からのデータは、ボートＢ、１およびＡ、１に運ばれ、そ こからカード９０．のデータ入力となる。ＲＡＭカード９０　＋のデータ出力は 、ボートＢｄ２およびＡおに供給され、そこから、それぞれデータライン上をＭ ＬＩステートマシンメモリ制御装置およびＮＤＬステートマシンメモリ制御装置 へ運ばれる。

ネットワークサポートプロセッサの ネットワークサポートプロセッサの種々の機能を統合することは、バスを用いる ことによって達成され、第１３図からかわるように、３つの基本的リンクから構 成されている。３つのリンクは、ＭＬＩリンク、ＮＤＬリンク、およびＩＮＴＥ Ｒリンクによって構成される。これらのリンクによって、ネットワークサポート プロセッサの構成要素となっているカードの結合が、全ユニットとして、統合さ れた形で機能することが可能となる。

ネットワークサポートプロセッサ（ＮＳＰ）８０は、本質的に、多プロセッサコ ンピュータである。１つのプロセッサ（ＭＬＩコントローラと呼ばれる）は、第 ２図に示すように、ＭＬＩステートマシンカード５０ａ、ＭＬＩメモリ制御カー ド６６ａおよび、インターフェイスカード１゜５１から構成される。

第２のプロセッサ（ＮＤＬコントローラ５０ｂと呼ばれる）は、ＮＤＬステート マシンカード５０ｂおよびＮＤＬメモリ制御カード６６ｂから構成される。これ らのプロセッサーコン［−ローラの双方は、同様の方法で構成され、ともに共用 メモリ９０をアクセス可能である。

情報を運び、種々のカード（第１３図）の中でアドレスを行なう３つの主要なバ スはＩ１０バス１０、メモリアドレス（ＭＡＤＤＲ）バス１６およびメモリデー タ出力バス（ＭＥＭＯＵＴ）１２である。さらに、追加の制御情報が、前面コネ クタ（第１Ｂ図に示されている）を用いて、それぞれのコントローラのカードの 中を通る。

第１３図に示されているように、Ｍ　Ｌ　ＩリンクはＭＬＩコントローラの３つ のカード（１０５１，６６ａ　、５０ａ　）に接続する。これはまた、ＭＬＩコ ントローラと共用メモリ９０との間の接続を与える。ＮＤＬリンクは、カード６ ６ｂおよび５０ｂを接続する。Ｉ　ＮＴＥＲリンクは、共用メモリ９０を６６８ および６６ｂへ接続する。

力／出　（Ｉｌｏ）バス：Ｉ１０バス１０ａは共通データバスであり、これは、 ＭＬＩコントローラの３つのカードを接続する。このバスの上の情報は、次のも のを含む：（ａ）　ＭＬＩステートマシン５０ａから、インターフェイスカード １０５１への制御情報。

（ｂ）　ステートマシン５０ａからＭＬＩメモリ制御カード６６ａへの制御情報 。

（Ｃ）　インターフェイスカードから、ステートマシンへの状態情報。

（ｄ　＞　インターフェイスＦＩＦＯレジスタ（第１０図）においてストアされ 、その後ステートマシンまたはメモリ９０のいずれかに送り出される。ＤＬＩの 上の、ホストフンピユータ１００から受取られたデータ。

（ｅ　）　ステートマシンまたはメモリのいずれかから、インターフェイスカー ド１０５１に送り出され、ＤＬＩを越えてホストコンピュータへの後続の伝送の ために、ＦＩＦＯレジスタにストアするためのデータ。

（ｆ）　ＭＬＩの上のＬＳＰ３００から受取られ、ステートマシンまたは、非Ｄ ＭＡモードでメモリ９０．もしくはＤＭＡモードでメモリ９０へ送り出されるデ ータ。

（０）　ステートマシン５０ａまたはメモリ９０のいずれかからのものであって 、非ＤＭＡモードでインターフェイスカード１０５１に送られ、ＭＬＩの上のラ インサポートプロセッサ３００へ伝送されるデータ。

（ｈ　）　局所６６ｆｆｌまたは共用メモリ９０の中に書込まれるべき、ステー トマシン５０ａからのデータ。

メモリアドレス（ＭＡＤＤＲ）バス：メモリアドレスバス１６ａは、共通アドレ スバスであって、カード５０ａ１６６ａおよび１０５１から構成される、ＭＬＩ コントローラのための３つのコントローラカードを接続する。以下の情報が、メ モリアドレスバス１６ａの上を運ばれる：（ａ　）　ステートマシン５０ａの上 のＦＲＯＭ回路またはメモリ制御カード６６ａの上の局所メモリ６６１１をアド レスするときの、ステートマシンのプログラムカウンタ４１の出力（または、メ モリレファレンスレジスタ４ｏの出力）。

（ｂ）　メモリ制御カード（ＭＥＭＣＴＬ）６６の上の局所メモリ６６ｍをアド レスするために用いられる、インターフェイスカード１０５１の上のＤ　Ｍ　Ａ アドレスレジスタ（第９図）。

（Ｃ）　共用メモリ９０をアドレスするために、ベースアドレスレジスタ（ＢＡ Ｒ６６ｒ　）をアドレスし、メモリ制御回路６６ａの上のモジュール選択論理回 路（第１１図）をアドレ′スする、プログラムカウンタ４１の出力、ステートマ シンＭＲＲ４０の出力またはＭＬＩインターフエイス（第９図）の上のＤＭＡア ドレスレジスタ１６０゜第１１図のモジュール選択論理回路を用いて、カード５ ０ａまたは５０ｂのいずれが、任意の与えられた期間に、メモリ９０へのアクセ スを得るかを忙認する。

メモリアドレスバス１６ｂを共通アドレスバスとして用い、ＮＤＬコントローラ （ステートマシンカード５０ｂおよびメモリ制御６６ｂ）を接続する。ここで、 以下の情報データが、バスの上に転送される： （ａ　）　ＮＤＬ　ＦＲＯＭをアドレスし、または、メモリ制御カード６６ｂの 上の局所メモリ６６１をアドレスするために用いられる、ＮＤＬステートマシン ５０ｂの出力−プログラムカウンタ４１の出力（またはＭ　ＲＲ４０の出力）。

（ｂ）　共用メモリ９０をアドレスするために、ベースアドレスレジスタ、ＢＡ Ｒ６６ｒ　（第１１図）およびメモリ制御カード６６ｂの上の論理回路へと情報 を転送する、ＮＤＬステートマシンのプログラムカウンタ４１の出力（またはＭ ＲＲ４０の出力）。

メモリ出　バス（Ｍ　Ｅ　Ｍ　ＯＵ　Ｔ　：メモリ出力バス１２ａは、ＭＬＩコ ントローラの３つのカード（５０ａ　、６６ａ、１０５１　）を接続する共通デ ータバスである。このバスの上の情報は、次のものから構成されている：（ａ　 ）　メツセージレベルインターフェイスを越えてラインサポートプロセッサ（Ｌ ＳＰＳ　）へデータを伝送するための、（プログラム情報またはデータのための ）ステートマシン５０ａまたはインターフェイスカード’Ｉ　Ｏ５ｉの上のＤＭ Ａレジスタ１２０（第９図）のいずれかへの、メモリ制御カード６６ａの上の局 所メモリ６６ｍの出力。

（ｂ）　ステートマシン５０ａへの、またはインター７エイスカード１０５１お よびＬＳＰ３００への、共用メモリ９０の出力。

（Ｃ，）　プログラム情報またはデータのいずれかをＭＬ■ステートマシン５０ ａへ転送する、メモリ制御カード６６ａの上の局所メモリ６６−の出力。

（ｄ　）　情報をＮＤＬステートマシン５０ｂへ転送する、共用メモリ９０の出 力。

同様に、ＭＥＭＯＵＴバス１２ｂは、ＮＤＬステートマシン５０ｂ　（第１３図 ）に対して、同様の機能を与える。

共用メモリインターフェイス：ＭＬＩメモリ制御カード６６ａは、メモリ９０の 中の共用メモリワードを選択するために用いられる共用メモリアドレスを発生す るために、ベースアドレスレジスタ（ＢＡＲ）の出力とともにメモリアドレス（ ＭＡＤＤＲ）を足し合わせる。このＭＥＭＣＬカード６６ａはまた。書込データ を共用メモリ９ｏへ転送し、共用メモリ９０から読取データを戻す、双方向共用 メモリデー、タバス１０ａを取扱う。書込データは、ＭＬｒリンクのＩ１０バス １０ａによって与えられる。読取データはアイソレータを通して、第１３図のＭ ＬＩリンクのメモリ出力バス１２ａへと転送される。

ＮＤＬメモリ制御カード６６ｂは、ベースアドレスレジスタ（Ｂ　Ａ　Ｒ）の出 力を、メモリアドレスに足し合わせるが、これはロードされてメモリ９０からの メモリワードな選択する共用メモリアドレスを発生するものである。メモリ制御 カード６６ｂはまた、書込データを共用メモリ９０に転送し、共用メモリ９０か らの読取データを戻す、双方向共用メモリデータバスをも取扱う。書込データは 、ＮＤしリンクのＴ、１０パス１０ｂによって与えられる。読取データは、アイ ソレータを通して転送され、ＮＤＬリンクのメモリ出力バス１２Ｉ３へ転送され る。

ＮＤＬリンク；第１３図に示されているＮＤＬリンクは、５０ｂおよび６６ｂか ら構成されるＮＤＬコントローラの２つのカードを接続する。このリンクはまた 、ＮＤＬコントローラと共用メモリ９０との間の接続を与える。

ＮＳＰインターリンク：ＭＬＩコントローラ（カード５０ｗ１．６６８および１ ０５＋　）と、ＮＤＬ）ントローラ（カード５０ｂおよび６６ｂ）との間の、唯 一の“データ”通信は、共用メモリ９０を通して行なわれる。

ＭＬＩコントローラは、ＭＬ　Ｉリンクの中の共用メモリインターフェイスを通 して、共用メモリ９０と通信を行なう。第１３図に示されたＭＬＩリンクは、Ｍ 　ｌ−１コントローラの３つのカードを接続し、またコントローラを共用メモリ ９０へ接続する。同様に、ＮＤＬコントローラは、共用メモリ９０と通信を行な う。共用メモリ９０の中のそれぞれのＲＡＭカード（第１２図）は、２つの（Ｍ ＬＩおよびＮＤＬ＞共用メモリインターフェイスのそれぞれに対する、別個のボ ートと、固有のボート選択論理回路を持っている。

第１２図のボート選択論理回路は、ＭＬＩメモリ制御カード６６ａの上に発生さ れた信号によって制御される。制御フラグ（第１３図）は、メモリ９０へのアク セスを制御するために、２つのメモリ制御カード６６ａと６６ｂとの間を通る。

ＭＬＩコントローラが共用メモリ９ｏへのアクセスを要求したとき、これらのフ ラグによって、ＭＬＩリンクボートが選択される。そうでなければ、ＮＤＬリン クボートが活性化される。

同じＲＡＭカード９０は、ＭＬＩコントローラおよびＮＤＬコントローラの双方 によって同時にアクセスされることはできない。ＭＬＩメモリ制御カード６６ａ の上の論理回路によって、同時にアクセスされることが妨げられる。

しかしながら、共用メモリ９ｏの中の、２つの異なったＲＡＭカードは、それが 、同時にアクセスされようとしている、同じＲＡＭカードでない限り、Ｍ’Ｌ　 １およびＮＤＬコントローラによって、同時にアクセスされることができる。

ステートマシン　Ｊ゛み 第３．４．５および６図において議論したように、ステ−トマシンプロセッサは 、′フォアグランド”または“バックグランド”モードのいずれによっても動作 する。フォアグランドモードは、正規動作に関して用いられ、インターフェイス カード１０５１からの信号によって割込まれることができる。バックグランドモ ードは、ステートマシンが“外部割込みのサービスを行なうときに使用される。

バックグランドモードの間ステートマシンは、プログラムによってフォアグラン ドモードまで初めに戻るまで、再び割込まれることはできない。

２つのモードを取扱うこの論理回路はそのうちの８つのアキュムレータが、それ ぞれのモードに割当てられた、１６のアキュムレータ：それぞれのモードに割当 てられたフラグレジスタ：および、ステートマシンがフォアグランドからバック グランドモードへとスイッチしたとき、ＭＲＲ４０の内容を保持する、１つのＭ ＲＲ−保持レジスタ４７、から構成されている。第１４図かられかるように、フ ォアグランドアキュムレータは３０ｆとして示され、一方、バックグランドアキ ュムレータは３０ｂとして示されている。

このフォアグランドフラグレジスタは３５として示され、一方、バックグランド フラグレジスタは３６で、ＭＲＲ−保持レジスタは４７として示されている。

“フォアグランド“モードで動作しているステートマシンが、割７込みを検出す ると、ステートマシンの状態が保持される。第１に、プログラムカウンタＰＣ４ １の内容が、スタックメモリ４５の中に保持され：第２に、プログラムカウンタ ４１へ、割込みのソース（インターフェースカード１０５ｉ　）によって与えら れたアドレスがロードされ：第３に、フォアグランドアキュムレータ３０ｆが不 能化されるとともに、バックグランドアキュムレータ３０ｂが能動化され：第４ に、フォアグランドフラグレジスタ３５が不能化され、バックグランドフラグレ ジスタ３６が能動化され；そして、第５に、ＭＲＲ４０のデータが、Ｍ　ＲＲ− 保持レジスタ４７（第１４図）の中にストアされる。

したがって、ステートマシンのプレ割込状態が変化されることなく、将来の使用 のためにストアされる。そして、ステートマシンが、割込サービスルーチンを実 行することができる。ステートマシン状態は、割込サービスが完了した後、状態 保持手続きを逆にすることにより、再ストアされる。外部割込みが検出されたと きに処理中であるファームウェアルーチンは、割込みが発生した点で実行を再開 する。

ネットワークサポートプロセッサ（ＮＳＰ＞においては、ＭＬＩステートマシン ５０ａのみが割込みを受けることができる。この割込みは、インターフェイスカ ード１０５１の上で発生される。次のステップを決定するために、ステートマシ ンの助かが要求される点に、ＦＲＯＭシーケンサ１００Ｐ５が到達したとき、割 込みが発生する。この点は、ホストコンピュータ１００へのメツセージの伝送の 完了およびホストコンピュータからのメツセージの受取りの完了を含む。

インターフェイスカード１０５１は、ＭＬＩステートマシンをアドレス０００２ とさせる。このアドレスは、割込サービスルーチンへの分岐を保持する。このル ーチンの最初の命令の中に、インターフェイスカード状態レジスタ２００の内容 を取出す命令がある。この情報は、割込信号に対する、適当な応答を決定するた めに用いられる。

２つのフラグレジスタ３５．３６は、ステートマシンの上の７ピツトレジスタで あって、条件付き分岐動作を実行するか、そして条件付き呼出しか条件付き戻り を実行するか；または、サブルーチンを呼出すか、サブルーチンからの戻りを行 なうかを決定する。

フラグレジスタには、ビットの２つの組が存在する。３つのビットの１つの組は 、′外部”フラグである。この組は、カードの外部にあるデータを受入れるため に用いられる。第２の組は、４ピツトから構成されている。この組は、最後の算 術動作の後の、ＡＬＵ出力の状態を保持する。これらのビットは、全ＡＬＬＪ出 力がゼロ（最上位ＡＬＬＪ出力ビットおよび、最下位ＡＬＵ出力ビットの状態） かどうか、およびＡＬＵの状態が出力を“持って”いるかどうかを記録する。

ステートマシンは、動作モードを選択する、バックグランド−フォアグランド制 御フリップフロップ（第１４図）を持っている。このフリップフロップは、ＮＳ Ｐが開始されると、フォアグランドモードへ、自動的にセットされる。

これは、外部割込みによってバックグランドモードへとセットされる。フリップ ７０ツブがバックグランドモードに残っている限り、さらに別の割込みが肯定応 答されることはない。このフリップ７０ツブは、割込サービスルーチンの終了に おいて、フォアグランドモードへとリセットされる。それから、新たな割込みが 受入れられる。

ステートマシンは２つのプログラム−割込命令に肯定応答する。

（１）　割込不能化のための命令 （２）　割込検出能動化のための命令 この命令は、外部割込みの存在に依存し・ない。割込命令は、プログラムの特定 の領域を、外部割込みから守る。第１４図においＴ、ＦＲＯＭシーケン？１００ ｐｓｈＪ、ＰＬｉＴ命令からの開始アドレスによって開始される、ＮＳＰ割込論 睡回路が示されている。

メモリア゛レシング二第１５図に示されているように、ネットワークサポートプ ロセッサのブロック図が、それぞれが共用メモリ９０へ共通接続するＭＬＩコン トローラ（５０ａ　、６６ａ　）およびＮＤＬＩントローラ（５０ｂ。

６６ｂ）を示すＮ５Ｐ８０の主要エレメントを示している。

ネットワークサポートプロセッサの中には、次のような３つの区別可能なタイプ のメモリがある。

＜ａ　＞　それぞれのステートマシンカードは、ステートマシンプログラムの一 部を保持するＦＲＯＭを持っている。

第１５図において、ＭＬＩステートマシン５０ａは、そのプログラムを記憶する たの８Ｋ　ＦＲＯＭ５０ｍを持っていることが示され；同様に、ＮＤＬステート マシン５０’ｂは、そのプログラムを２にワードで記憶するためのＦＲＯＭ５０ ｎを持っていることが示されている。

（ｂ）　それぞれのメモリ制御ｌｌ　（ＭＥＭＣＴＬ）カードは、ステートマシ ンプログラムの一部を含み、また、それぞれのステートマシンに対する局所メモ リも含んでいる。

たとえば、第１５図において、ＭＬＩメモリコントローラ６６ａは、固有の局所 メモリを持っており、これは１６ＫＲＡＭ６６−を含んでいる；同様に、ＮＤＬ メモリ制御６６ｂは、１６Ｋ　ＲＡＭを含む固有の局所メモリ６６−を持ってい る：さらに、第１５図のそれぞれのメモリ制御カードもまた、ステートマシンプ ログラムの一部を含み、局所メモリ６６−の一部分であるＦＲＯＭを含んでいる 。

（Ｃ）　第１５図（第１Ｂ図も見よ）のメモリ９０は、一連のＲＡＭカードであ って、そのそれぞれは３２キロバイトの容量をもっている。これらのＲＡＭカー ドは、ステートマシンの双方に対するプログラムの一部分を保持でき、また、そ れらに随伴したメモリＩＩＩＩＩＩカードを用いて、双方のステートマシンによ ってアクセスされることのできる共用メモリ９０を与える。

このステートマシンは、ＦＲＯＭメモリの中に、１６にだけのプログラムワード を持つことができる。好ましい実施例にあってｔよ、ＭＬＩステートマシン５０ ｔ）は８にプログラムワードを持っており、ＮＤＬステートマシン５０ｂはプロ グラムの２にワードを持っている。それぞれのメモリ制御カードは、随伴したス テートマシンに利用できる、局所メモリの８にワードを持っている。共用メモリ ９０のワードの数は、第１Ｂ図に示した、ネットワークサポートプロセッサの中 に取付けられたＲＡＭカードの数とともに斐化する。この共用メモリは、ステー トマシンのいずれによってもアドレスされることができる。

第１Ｂ図に中に示した好ましい実施例の場合、もし、４つのＲＡＭカードがある と、共用メモリは６５，５３６ワードおよび１３１．０７２バイトを与え；５つ のＲＡＭカードがあると、共用メモリは、８１，９２０ワードと１６３．８４０ バイトを与え；６つのＲＡＭカードがあると、この共用メモリは、９８．３０４ ワードと１９６．６０８バイトを与え；７つのＲＡＭカードがあると、この共用 メモリは１１４，６８８ワードと２２９．３７６バイトを与える。

ＦＲＯＭおよび　メモリ：ＦＲＯＭメモリおよび局所ＲＡＭは、アドレシングの 目的に対して４にワードのブロックに分割される。このＦＲＯＭは、４つのアド レス可能ブロック：　ＰＲＯＭ０．ＰＲＯＭ１．ＰＲＯＭ２．ＰＲＯＭ３に分割 される。ＦＲＯＭアドレスブロックのすべてが用いられるわけではない。局所Ｒ Ａ　Ｍは、２つのアドレス可能ブロック：ＲＡＭ０−４におよびＲＡＭ４−８Ｋ に分割される。

このＰＲＯＭおよび局所ＲＡＭは、メモリアドレスＭＡＤＤＲバス１６からの１ ６ビツトによって、直接にアドレスされる。メモリアドレスバス（１５：４）の 上の、１番先の上位ビットを用いて、４にワードのブロックを選択する。そして 、そのブロックの中のワードが、１２の、最下位ビット（１１：１２）を用いて 選択される。

メモリアトレシン　：（メモリアドレスバスの上の）１６ビツトは、最高６４に ワードをアドレスする。ネットワークサポートプロセッサは、最高１６２にワー ドまでのメモリを持っており、基本アドレス領域を広げる方法が要求される。

第１１図において、メモリ制御カードが、１６ビツトメモリアドレスを、１７ピ ツト“共用メモリアトレシンス換するための論理回路（６６ｓ　、６６ｒ　、６ ６ｕ　）を持つものとして示されている。この論理回路は、１６のベースアドレ スレジスタ（ＢＡＲ６８ｒ　）および１７ピツトＡｍＵ６６ｕから構成されてい る。ＢＡＲには、ＡＬＬＪ６６ｕの八−人力に与えられるベースアドレスが、ソ フトウェアによって、予めロードされている。メモリアドレスバス１６の最下位 １２ピツトは、Ｂ−人力へ与えられる。共用メモリ９０へ１７ビツトアドレスを 与えるために、２つの値がともにＡＬＵの中で足し合わされる。１４のベースア ドレスレジスタ（ＢＡＲ）が用いられ、ベースアドレスの間に、ソフトウェアに よって予めロードされることができる。

このＢＡＲは、共用メモリのすべての領域をアドレスすることができる。しかし ながら、これは、２つのアドレシング制限の下で行なわれる： （ａ）　ＢＡＲの中にロードされたベースアドレスは、モジュラス４でなければ ならない。それは、ＡＬＵへの２つの最下位ＢＡＲ入力が、ローとされるためで ある。

（１’）　ベースアドレスは、取付けられた共用メモリ９０の制約の中で、４に メモリブロックに向けられねばならない。

ＡＬＬＪ６６ａが１７ビントの幅をもち、ＢＡＲは１６ビツトの幅であるために 、Ａ　Ｌ　ＬｌへのＢＡＲ入力は１ビツトによってオフセットされねばならない 。換言すれば、ＢＡＲビット１５は、ＡＬＵビット１６へ与えられる。このオフ セットの結果として、共用メモリベースアドレスは、ＢＡＲの中に保持されてい る絶対値の一２倍である。ＡＬＵへの余分なビット（ビット−〇）は接地される 。ＢＡＲからＡＬＬＪへのビット−１もまた、共用メモリボードの上のタイミン グ７局題を防ぐために、接地される。

メモリ制御回路（第１１図）のベースアドレスレジスタ（Ｂ−ＡＲ）は、ＰＵＴ 　５ＴＲＯＢＥＩ命令によって、ステートマシンからのＩ１０バスを用いてロー ドされる。この例として、次のＰＵＴ命令を示す： ＰＵＴ　ＸＶＷ　ＸＸ０Ｏｎｎｎ　ｎｎｎ　ｎｎｎ　ｎｎｏ。

但し： Ｘビットは、″“注意するな”というビットであり二■ビットは、１６のＢＡＲ のうちの１つを選択するために用いられるビットであり： ｎビットは、ＢＡＲの中にロードされるデータビットである。

特定のベースアドレスレジスタＢＡＲ（６６ｒ　＞は、メモリアドレスバス１６ およびＭＲＲ出力能動化信号の、ビットの組合わせ（１５：０４）によって、ア ドレスのために選択される。メモリアドレスがプログラムカウンタ、ＰＣ４１か ら引き出されたとき、ＭＲＲ出力能動化信＠（ＭＲＲＯＥ）は、“偽”であり、 ピッｒ選択は、ＢＡＲ７を通した、ＢＡＲＯのそれである。

メモリアドレスがＭＲＲ４０（第４図）から引き出されｔとき、〜４Ｒド゛出力 能動化信号け“真”であり、そして、ビット選択は、ＢＡＲ１５を通したＢＡＲ ８である。次の第工表は、プログラムカラン５４１およびメモリアドレスビット １５：０４のｍｌとしての、ベースアドレスレジスタ選択を示している。

凰ユ」Ｌ プログラムカウンタアドレシング 注意：　Ｂ　Ａ　Ｒ６は用いられず。

次の第■表は、ＭＲＲ４０の機能とし１の、ベースアドレス選択を示している。

ＬＬ メモリレファレンスアト゛レシング 注意：ＢＡＲ１４は用いられず。

共用メモリ９０へ与えられる１７のアドレスビットは、３つのクループに一分割 される。１つのグループ（１６：０３）は、８個の可能なＲＡＭカードのうちの １つを選択するな、゛ろに丈用され乙。第２のグループ＜１３：１２）は・、選 択された負の中の４にワードブロックの１つを選択するために用いられる。第３ のグループ（０１：０２）は、選択されたカードの上の４頁から１つを選択する ために用いられる。

プロ　ラムア゛レシン　：それぞれのステートマシンの上に置かれたプログラム ＦＲＯＭ５０は、メモリアドレスの最初の１６１保持する。しかしながら、プロ グラム情報有色むＰ　Ｐ、　Ｏ％、４のその一部のみが、プログラムカウンタＰ Ｃ４１またはメモリレファレンスレジスタＭＲＲ４０のいずれかによって直接に アドレスされる。前に注意したように、ＭＬＩステートマシンはＦＲＯＭ８にワ ードを持っており、一方、ＮＤＬステートマシンは、ネットワークサポートプロ セッサの好ましい実施例において、ＦＲＯＭの２にワードを持っている。

１１江」」 ネットワークサポートプロセッサ（ＮＳＰ＞へ、データ通信能力を与えるのは、 “ファームウェア”である。この“ファームウェア”は、プログラムＦＲＯＭ５ ０の中にス、７８れ′た命令に関連する＝ファームウェアは、゛°ハードウェア 形式でのソフトウェア”に類似したものと考えることができる。ストアされた命 令によって、ハードウェアが、フロントエンド通信プロセッサとして実行を行な う。

ホストコンピュータ１００の中では、ＮＳＰ通信は、ＤＣＣまたはデータ通信制 御として知られている、ＭＣＰ（マスク制御プログラム）ルーチンによって取扱 われる。

別個のホストコンピュータＤＣＣルーチンが、データ通信サブシステムのそれぞ れ、およびすべてのＮＳＰに対して存在し、これは、ｌ０ＤＣまたは入力出力デ ータ通信サブシステムと呼ばれる。ＤＣＣは、メツセージをネットワークサポー トプロセッサ＜Ｎ５Ｐ）へと開始させ、また、ＮＳＰから戻ったメツセージを受 取る。′メツセージ”は、メツセージの内容の有効性をチェックする、長さ方向 のパリティワード（ＬＰＷ）が後ａする、情報ブロックである。

通信は、“要求”および“結果”と呼ばれるメツセージによって行なわれる。こ のメツセージ（第■表に示す）は、Ｉ１０記述子ワードのデータ成分として付加 される。５ＥＮＤメツセージＩ１０記述子が開始されたとき、要求メツセージが ホストコンピュータ１００からＮＳＰへと送り出される。ＧＥＴメツセージＩ１ ０記述子が開始されたとき、結果メツセージがＮＳＰからホストコンピュータへ と送り出される。いずれのメツセージの場合でも、特定のＩ１０１００結果を記 述する結果記述子が、ＮＳＰからホストコンピュータへと送り出される。結果記 述子は、第■表に示された“結果メツセージ”と同じではない。

玉ｉＬ 要求および結果メツセージ ホストコンピュータおよびネットワークサポートプロセッサ（ＮＳＰ）は、第■ 表に示すような、８つのタイプの異なったメツセージを用いる。

１１ メツセージタイプ Ｉ／′０記迷子は、Ｎ５Ｐ８０が特定の動作を実行することを要求する、ホスト コンピュータ１００からのコマンドである。このコマンドの後には、“ジョブ識 別子”として用いられる、記述子リンク（Ｄ／Ｌ）が統（。このジョブ識別子は 、その間に情報がＩ１０配達子の結果として転送され、記述子リンクが最初に伴 っていた、すべての期間の開始においてホストコンピュータへと戻される。結果 記述二は、Ｉ１０記述子実行サイクルの結果を記述するメツセージである。Ｖ５ 果記述子、記述子リンクおよびＩ１０記述二は、援用して含められた、前に引用 した特許の中におい一議論され、説明されている。

残りの５つのメツセージのタイプは、ｉ１０記述子の種−のタイプに応答して実 行されるデータ転送である。

次のように呼ばれる、３つの特定のメツセージタイプが存在する： １、Ｃ０ＤＥ　ＦＩＬＥ： ２、ＤｔＪＭＰ　ＦＩＬＥ； ３、ＮＳＰ　５ＴＡＴＥ。

コードファイルメツセージは、ホストコンピュータから、ネットワークサポート プロセッサへと、ファームウェアデータを転送する。ダンプファイルメツセージ は、ＮＳＰメモリの部分を、ホストコンピュータに書き戻すために用いられる。

ＮＳＰ状態メツセージは、ネットワークサポートプロセッサの現在の状態をホス トコンピュータへと報告する。

残りのメツセージのすべては、“要求”または“結果”メツセージのいずれかで ある。妥当（ｖａｌｌｄ　）メツセージは、第７表および第■表に掲げて示しで ある。これらの表において、掲げていないメツセージコードは用いられな゛い。

要求メツセージは、５ＥＮＤメツセ一ジ動作のデータ部分として送り出される。

結果メツセージは、ＧＥＴメツセージ動作のデータ部分として、ホストコンピュ ータへと戻される。

ＡＤＤ　ＧＲＯＵＰメツセージは、サブシステムにグループを加える。グループ はステーションの組の集まりである。ステーションの組は、共同で、また物理的 に受入れることのできるステーションの１組として定義される。それぞれのステ ージ３ンは、ただ１つのステーションの組に加えられている。したがって、サブ システムにグループが加えられると、ステーションの組の全体的な集まりおよび それぞれのステーションの組の中のステーションが、システムに加えられる。

第ｖ表 第７表（続き〉 第７表（＠き） 第■表 注釈 ［コラムのアスタリスクは、結果メツセージが、ハードウェアではなく、ファー ムウェアのみに適用されることを示す。

ネットワークサポートプロセッサの中では、種々のファームウェア成分が共同し て、ホストコンピュータおよびラインサポートプロセッサ（ＬＳＰ８　）との通 信を保証する。

これらのファームウェア成分は、次のように分類できる＝（ａ）　マネージャ （ｂ）　ホスト依存ボート（ＨＤＰ）制御（Ｃ）　イグゼキュティブ （ｄ　）　エディタ （ｌ　ライン刺部プロセス 第１Ａ図（ＭＬＩ）中の、ホストコンピュータメツセージレベルインターフェイ ス１５は、ホストコンピュータおよびネットワークサポートプロセッサ（ＮＳＰ ＞との間の通信に用いられ、一方、ネットワークサポートプロセッサメツセージ レベルインターフェイス１００ｉ　（ＭＬＩ）は、ネットワークサポートプロセ ッサおよびラインサポートプロセッサ（ＬＳＰ）の間の通信に用いられる。第１ ６図に、別個のファームウェア成分が、どのようにして、ラインサポートプロセ ッサ、ネットワークサポートプロセッサおよびホストコンピュータの間の情報の 転送に用いられるかが示されている。

第１７図に、異なった成分が位Ｗ１する場所およびその相対的なサイズを示すフ ァームウェアブロックが示されている。

第１６図のメツセージ転送ブロック図において、ラインサポートプロセッサ３０ ０が、メツセージレベルインターフェイス１００ｍ＠経由して、ネットワークサ ポートプロセッサ８０に接続される。このＮ５Ｐ８０が、イグゼキュティブファ ームウェア８０ｅｙ、、ライン制御プロセスファームウェア８０工６３、および エディタ８０ｅ、とともに示されている。Ｎ５Ｐ８０は、ホストＭＬ１１５を通 って、ホストコンピュータ１００へ接続するが、これはファームウェアＤＣＣ（ データ通信制御）を含んでいる。

第１７図のファームウェアブロック図は、２つのコントローラすなわち、ＭＬＩ コントローラおよびＮＤＬコントローラから構成されるものとしてのネットワー クサポートプロセッサ８０を示している。これらのコントローラの双方は、メモ リ９０を共用している。ＮＤＬコントローラは、ブースストラップ８０ｂと呼ば れる、ステートマシンの上の２にのＦ　ＲＯＭを持っており、また、オペレーテ ィングシステムカーネル８０にと呼ばれる３２にのＲＡＭをも持っている。

ＭＬＩコントローラは、マネージｔ８０ｍと呼ばれる８Ｋ（７）ＦＲＯＭを持ッ テおり、また、ＨＤＰ制御１］８０ｈ　、！：呼ばれる３２にのＲＡＭをも持っ ている。マネージャ８（１は、へ（Ｌ　Ｉ　１５を経由して、ホストコンピュー タ１００へ接続する。ＨＤＰ制御８０ｈは、ＭＬ　Ｉ　１００州を経由して、ラ インサポートプロセッサＬＳＰ３００へ接続する。

ヱ二良二二２二二」−マネージャ（第１７図）は、メッセージレベルインターフ ェイスＭＬ１１５を横切った、ＮＳＰとホストコンピュータとの間の通信を制御 する。これは、ＭＬ■の制御を有し、Ｉ、１０動作を行なう。ファームウェアコ ード８０ｍの主な部分は、５０として示されるＭＬＩステートマシンＰＲＯＭの ８にワードの中に保持される。

ＨＤＰ制御：　Ｉ−ＩＤＰ制御（第１７図）は、ネットワークサポートプロセッ サおよびメツセージレベルインターフェイスを駆動し、イグゼキュティプ８０ａ ｘへのインターフェイスを与える。ＨＤＰＩＩＪｔｌｌｌに対するファームウェ アは、特定のＭＬＩステートマシンを伴ったメモリ（６６ｍ　）制御カードのＲ ＡＭ部分の中に置かれている。

イグゼキュティブ：イグゼキュティプ（第１６図）は、ＮＳＰデータ通信機能の ほとんどを実行する、ソフトウェアモジュールである。これは、０ＬＩＴＰＵＴ 要求メツセージを除き、ホストコンピュータからの要求メツセージのすべてを処 理する。この特定のメツセージは、ライン制御プロセスユニット８０ＬＩＺ、へ と通っていく。ホストコンピュータが状態の結果を要求したとき、このイグゼキ ュティブは、０ＬＩＴＰＵＴ要求が完了した後、０ＵＴＰＵＴ　５ＴＡＴＵＳ結 果メツセージを戻す。このイグゼキュティブは、前に受取られた要求メツセージ および自発的サブシステムイベントの双方に応答して、結果メツセージをホスト コンピユーに送り出す。

イグゼキュティブ８０．Ｘを作り出すコンポーネントは、大きく分けて、永久独 立ランナ、割込子、Ｓ−プロセスおよびオベレーテインクシステムに分類される 。

イグゼキュティブ８０つに対するファームウェアコードは、Ｎ　Ｄ　ＬメモリＩ Ｉ）ＩＩ御カード６６ｂのＲＡＭ６（ｌの中と、共用メモリ９０の部分の中に置 かれている。共用メモリの残りの部分は、ネットワークの要求におけるアクティ ビティとして、動的に割当てられ、また、割当てを外される。

永久独立ランナ：永久独立ランナは、Ｎ５Ｐ８０に対するハンドラ機能を行なう 。これらの機能は、ネットワークの配列およびステーションのタイプに依存しな い。独立ランチに対するコードは、初期化の間にロードされ、共用メモリ９０の 、固定された場所に存在する。３つの永久独立ランチがあり、それは： （ａ）　ＨＤＰハンドラ （ｂ＞　要求ハンドラ （０）　状態ハンドラ である。

それぞれのハンドラの機能を要約すると次のようになる：ＨＤＰハンドラ：　Ｈ ＤＰハンドラは、Ｎ５Ｐ８０とＬＳＰ３００との間のＩ　１０１１１作のすべて を管理し、Ｉ／′０エラーに対すそれぞれの動作を解析する。それは、ＨＤ　Ｐ 制ｎ＜ファームウェア）によって、ラインサポートプロセッサ３００へのＩｌｏ の適当なルーチンを′Ｊ４！１１′１ｊる。それは、ＬＳＰ３００からのすべて の結果記述子を受取って解析し、ホストコンピュータ１００へ、すべてのＮ５Ｐ −ＬＳＰＩ　／　Ｏ動作の状態を報告する。

麗」ＬＬ仁と上二之ニー要求ハンドラは、ホストコンピュータ１００からの要求 メツセージ峙ち行列を管理し、すべての要求メツセージ（ＯＵＴＰＵＴ要求メツ セージを除く）のサービスを行なう。０ＵＴＰＬＩＴ要求メツセージは、それが 特定されると、適当なエディタコンポーネントへ送り出される：そして、それは 適当なステーション到着光への道筋をとる。要求ハンドラは、マネージャコンポ ーネント８０−からの、順番に並んでいない要求メツセージを受取る。

状態ハンドラ：状態ハンドラは、“ＨＤＰハンドラ゛′によって駆動ぎれる。こ のハンドラの主な機能は、ＨＤＰハンドラに対−１８Ｉ１０動作を行なうことで ある。特に、状態ハンドラは、ラインサポートプロセッサ（ＬＳＰ）によって拒 絶されているようなＩ１０１００検査を行ない、含まれてるラインアダプタの状 態を補正するためのＬＳＰの問合わせを行なう。それは、この情報を用いて、Ｈ ＤＰハンドラが元のＩ１０１００完了するように能動化させる。

Ｓ／ブＯセス：Ｓ−プロセスは、ユーザの定めたコードの集まりである。この機 能は、ネットワーク配列およびステーションのタイプに依存し、そのコードは、 特定のネットワークに対して、ＮＤＬプログラムによって特定される。

Ｓ−プロセスに対するコードは、個別に、イグゼキュテイブ８０ｅｘにロードさ れてネットワークに関係した特定のタスクを実行し、必要とされなくなると、割 当てを外される。

それぞれのＳ−プロセスを実行するには、割込子が発動されることが必要である 。割込子は、Ｓ−プロセスの中のコードを、ＮＤＬステートマシン５０ｂによっ て実行されるように能動化する。騙集およびライン制御機能は、Ｓ−プロセスの 典型的な例である。エディタおよびライン制御プロセスの機能を理解することに よってＳ−プロセスの範囲が理解される。

Ｌ支五二割込子は“一時的（ｔｒａｎｓｉｅｎｔ　）”′独立ランナである。永 久独立ランチと違って、この一時的独立ランチは、Ｓ−プロセスが存在する場合 に限って活性化され、存在するそれぞれのＳ−プロセスに対して発動される。こ の割込子は、Ｓ−プロセスに含まれるコードを翻訳して、オペレーティングシス テムルーチンに対するインターフェイスを与える。

オペレーテイン　システム：ネットワークサポートプロセッサに対するオペレー ティングシステムサポートが、２つのルーチンの形で与えられる：それらは：（ ａ　）　カーネルルーチン （ｂ）　２次的ルーチン である。

カーネルルーチン：カーネルルーチンは、それぞれが単一のオペレーティングシ ステムタスクを実行するルーチンないしは手続きの集まりである。たとえば、共 用メモリ９０の中にスペースを獲得するために、“ＧＥＴ−スペース”と呼ばれ る手続きが活性化され、また、これらのスペースを解除するために、′フォグッ トースペース”と呼ばれる手続きが活性化される。カーネルルーチンは、設計の モジュール性を増すために、７つのレベルないしはサブグループで組織される。

カーネル８０には、ＮＤＬメモリ制御カード６６ｂの高速ＲＡＭ　（６６ｍ　＞ 部分にある。

Ｄ的ルーチン：２次的ルーチンは、それぞれが共通サブシステム機能を与えるル ーチンないしは手続きの楽まりである。これらは：クリアーアダプタ；クリアー ステーション；および通知ラインのようなタスクが、このグループに属する手続 きによって達成されるようなものである。

エディタ：エディタは、ＮＤＬプログラムの中で、ユーザが与え、ユーザが特定 するルーチンである。これは、データ通信ネットワーク中の特定のターミナルタ イプの要求に従った、要求メツセージおよび結果メツセージのテキスト部分を取 扱うために用いられる。エディタに対するコードは、Ｓ−プロセスの集まりとし て、共用メモリ９０の中に存在する。したがって、このコードは、ネットワーク に対してユーザが書いたＮＤＬプログラムから得られるものであり、ネットワー ク配列に、依存する。ＮＤＬコンパイラは、エディタの、Ｓ−プロセスの東まり の中への変換を保証する。

ＮＤＬによって特定されると、エディタは、“要求メツセージ”がホストコンピ ュータによってターミナルに送り出されたときに、実行コンポーネントからの制 御を受取る。

これは、エディタを能動化して、“要求メツセージ”のテキスト部分のｌＩ集を 行なわせる。ｌｉ果されたメツセージは、その後に、ファームウェアライン制御 プロセス８０ｓｃｐへと進み、ターミナルへと送り出される。ホスト入力がネッ トワークから受取られたとき、同様のプロセスが、逆方向に発生する。このエデ ィタは、ライン制御プロセスからの制御を受取り、ホスト入力“結果メツセージ ”のテキストをｍ集することができる。

ライン制　プロセス：このファームウェアコンポーネント８０．、ｌ、もまた、 ＮＤＬプログラム中に、ユーザによって与えられ、ユーザによって特定される。

ライン制御プロセスは、ラインと、このラインを通してサブシステムに接続した すべてのターミナルの双方を管理する。これは、ラインプロトコルを履行し、エ ラー検出を取扱い、また他の機能を行なうなどの責務を負っている。このコンポ ーネントに対するコードは、Ｓ−プロセスの集まりとして、Ｎ５Ｐ８０の共用メ モリ９０の中に存在する。ライン制御プロセスを表現するこのＳ−プロセスは、 ネットワークに対してユーザの書いたＮＤＬプログラムに源を発するものであり 、ネットワーク配列に依存する。このＮＤＬコンパイラは、ライン制′御プロセ スの、Ｓ−プロセスの集まりへの変換を保証する。

第１６図のライン制御プロセスは、ネットワークに加えられたそれぞれのライン に向けて活性化され、ラインがネットワークに取付けられている限り、Ｎ５Ｐ８ ０の中で実行を行なう。これは、もし特定されれば、イグゼキュティプコンポー ネントまたはエディタコンポーネントからの０ＵＴＰＵＴ要求メツセージを受取 る。次に、これはＩＮＰＵＴ“結果メツセージ”のフォーマットを行ない、これ をイグゼキュティブまたはエディタに送り出して、ホストコンピュータ１００へ の引き渡しを行なう。

ライン制御プロセスは主として、Ｎ５Ｐ８０とＬＳＰ３０ｏとの間の通信をつか さどる。この通信は、ＮＳＰからＬＳＰ　（第１６図）への、“５ＩＧＮＡＬ” と呼ばれるメツセージおよび、ＬＳＰ３００からＮ５Ｐ８ｏへの、′応答（Ｒｅ ｐｌｙ）　”と呼ばれるメツセージを使用する。ホストコンピュータとＮＳＰと の間の通信は、全体としてＮＳＰファームウェアによって特定されるが、ＮＳＰ とＬＳＰ３００との間の通信は、ネットワークに対するＮＤＬプログラムを通じ て、ユーザによって特定される。

“５ＩＧＮＡＬ″は、ライン制御プロセスによって作り出され、ＬＳＰ３００へ と送り出されるメツセージである。

ラインサポートプロセッサ（ＬＳＰ）３００は、信号を、ネットワーク中の適当 な到着光へと向ける。５ＩＧＮＡＬは、２つ７のフィールドを持っている：＜ａ 　＞　メツセージテキストフィールド（ｂ）　制御情報フィールド メツセージフィールドは、ホストからの出力要求メツセージのテキストから構成 されている。制御情報フィールドは、ＮＤＬプログラムによって特定される、Ｌ ＳＰに対するルーチンおよびその他の情報から構成されている。

“応答”は、Ｎ５Ｐ３００によって作り出され、ネットワークサポートプロセッ サ８０の中の、ライン制御プロセス８０□０．へと送り出される。“応答”は、 ２つのフィールドから構成されている。

（ａ　）　テキストフィールド （ｂ）　制御情報フィールド テキストフィールドはネットワークに入っている実際のテキストから構成される 。制御情報フィールドはテキストフィールドに付加されており、ライン制御プロ セッサ８０１ｑによって用いられて、テキストを正しく取扱うとともに、テキス トをホストコンピュータ１ｏ○へと伝送する。

ットワーク゛信へのホストコンピュータネットワークメツセージは、ホストコン ピュータ１００に由来する。このメツセージは、“要求”として、５ＥＮＤメツ セ一ジ動作によって、ＭＬＩを横切ってネットワークサポートプロセッサ８０へ 送り出される。もし、ＮＤＬプログラム中でエディタが特定されると、ＮＳＰは 、メツセージの、テキスト部分を編集することができる。そして、ｌｉ集された メツセージが、ＬＳＰ３００への伝送のために準備される。この準備は、ライン 制御プロセスファームウェアの制御の下で、このメツセージを５ＩＧＮＡＬに、 再フォ−マツトすることによって達成される。そして、この５ＩＧＮＡＬは、Ｎ ＡＰ８０とＬＳＰ３００の閣のＭＬ１１００′ｍを横切って、ラインサポートプ ロセッサ３００へと進む。このラインサポートプロセッサ３００は、信号を受取 り、それを、ネットワーク中の適当な到着光へと向ける。

ホスト−コンピュータ゛　への　ットワークラインサポートプロセッサ（ＬＳＰ ３００）は、ネットワークからのテキストを受取り、これを、ネットワークサポ ートプロセッサ（ＮＳＰ８０）への伝送のための応答メツセージへとフォーマッ トする。ネットワークサポートプロセッサが応答メツセージを受取るとき、それ は、テキスト部分を、“入力結果メツセージ”へと再フォ−マツトする。もし、 エディタが特定されると、テキスト部分が編集される。そして、編集された“入 力結果メツセージ”は、ホスト１００への伝送の準備が完了している。ホストコ ンピュータ１００が、Ｎ５Ｐ８０からＭＬＩを横切って、“入力結果メツセージ ”を受取るためには、”ＧＥＴメツセージＩ１０記述子”が、ホストコンピュー タ１００によって発行されなければならない。

翻訳表：翻訳表は、データ通信サブシステムによって使用されるＥＢＣＤＩＣキ ャラクタセットを、特定のデータ通信ラインの上で用いられるキャラクタセット に翻訳するメカニズムを与える。これらの翻訳表は、ＮＤＬプログラムによって 必要とされる。

データ通信ネットワーク Ｉ１０データ通信ネットワーク（ＩＯＤＣ＞サブシステムは、ホストコピユータ あたり、＠烏で２５６デ一タ通信ラインをインターフェイスすることができる。

最高配列は、（第１Ａ図に示されているように、）ホストコンピュータあたり４ つのネットワークサポートプロセッサ（ＮＳＰ＞、それぞれのネットワークサポ ートプロセッサ（ＮＳＰ）あたり４つのラインサポートプロセッサ（ＬＳＰ）　 、およびそれぞれのラインサポートプロセッサ（ＬＳＰ）について、１６の電気 的インターフェイス（ラインアダプタ）によって与えられる。バロースのデータ 通信プロトコルは、データ通信デバイスを、直列または並列に接続して、それぞ れのデータ通信ラインに、多数のく公称１ｏはどの）デバイスをサービスさせる ことができる。理論的には、１つのホストコンピュータへは、２５６０のデータ 通信デバイスを取付けることが可能である。

デバイスのインターフェイスを行なうにあたっての制限因子は、収容され、ソフ トウェアによって利用されることのできる処理能力比である。ｌ０ＤＣサブシス テムの場合には、制限因子は、ラインサポートプロセッサ（ＬＳＰ）のバンドパ スである。このＬＳＰ３００は、１秒あたり約５０にビットを処理することがで きる。ネットワークサポートプロセッサ（ＮＳＰ）は、ＴＤ８３０のような、１ ０ないし１５のターミナルをサポートすることができ、９６００ボーまたは、同 等のワークロードを表現する任意のミックスで動作する。収容できるターミナル の厳密な数は、平均ターミナル処理能力比に依存する。これは、また、平均メッ セージ長、データのタイプ、キーボードまたは（カード）受容応答時間などの因 子に依存する。

ラインサポートプロセッサ３００は、ベースモジュールに適合可能な、いくつか のスライドインカードによって構成されるユニットである。このユニットは、Ｕ ＩＯ−ステートマシンプロセッサ、そのカードへ組み入れられる４つのラインア ダプタを意味する“Ｑｕａｄ　ＬＡＮと呼ばれるカードの組、およびメツセージ レベルインター７エイスバスへのラインアダプタインターフェイスを示す、ＭＬ Ｉ／ＬＡと呼ばれるインターフェイスカードによって、構成されよう。

データ通信ラインアダプタは、基本的に、一方で、データ通信ライン電気的イン ターフェイスへと、また他方で、ステートマシンプロセッサ（ＵＩＯ−８Ｍ）へ とインターフェイスするデバイスである。このラインアダプタの主な機能は、バ イト情報への／からのピット情報を連続させ、タイミングを与え、サービス要求 を元金し、ＲＡＭメモリ記憶を与え、自動呼出インターフェイシングを与え、デ ータ通信ラインに適合するレベルチェンジャへの接続を与える。

バイト配向ラインアダプタは、基本的配列：４ラインアダプタおよび単一ライン アダプタへとＩ！！されることができる。単一ラインアダプタは、ラインサポー トプロセッサ３００の一部分であり、同じ回路ボードをＭＬＩと共用し、ライン サポートプロセッサによって制御される通信ラインの質と無関係に、常に要求さ れる。４ラインアダプタカードは、１つのボードの上に４つのラインアダプタを 含む。

これらのボードは、ベースモジュール背面へ差し込まれる、スライドインボード である。

ラインアダプタカードは、ともに、前面ケーブルを用いて、ステートマシンプロ セッサ（ＵＩＯ−８Ｍ）へ接続される。データ通信ラインへの接続は、ラインア ダプタへケーブルでつながれる電気的インターフェイスボードを通して行なわれ るａ４ラインアダプタの上の異なった組合わせへとケーブルでつながれることの できる、存在する電気的インターフェイスポードの異なったタイプが存在する： したがって、電気的インターフェイスポードのみが、データ通信ラインの電気的 特性に依存する変化を要求する。

１ないし１６ラインアダプタが、ラインサポートプロセッサのステートマシンプ ロセッサによってアドレスされることができる。それぞれのラインアダプタは、 そのアドレスを特定するために、独特のジャンパを受ける。

ステートマシンプロセッサが、書込／ｌ！取データまたは“状態”の形で通信を 行ない、または、制御を与える、ラインアダプタの上に、同様のアドレス可能コ ンポーネントが含まれる。ラインアダプタの中の、それらのアドレス可能コンポ ーネントは、以下のとおりである：（ａ）ＵＳＡＲＴ：　（ｂ　）タイマ；（Ｃ ）自動呼出出力；（ｄ）自動呼出状態；（ｅ）コンポーネントリクエスタ；（ｆ ）メモリ。

ＵＳＡＲＴ　（汎用同期／非同期のレシーバ／トランスミッタ）は、ステートマ シンプロセッサからのデータバイトを受け、それらを、伝送のための、直列ビッ トに変換する：それは、直列ビットデータを受け、これを並列データバイトへと 変換する。このデバイスは、それが動作するような態様を特定する２つの制御レ ジスタの中に書込むことによって初期化される。制御レジスタの種々のビットは 、次のような事柄を特定する：（１）同期／非同期モード；（ｌｉ）キャラクタ ごとのビット；　（ｆｉｌ　）パリティ；（Ｉｖ）ボー速度；　（Ｖ　）　トラ ンスペアレントモード；　（ｖｌ）エコーモード。

したがって、ラインアダプタカード、ステートマシンプロセッサカードおよびラ インアダプタインターフェイスカードの組合わせは、ベースモジュールの背面と 、また、前面コネクタを通して、ネットワークと接続されるラインサポートブ・ ロセッサを形成する。

ここで用いられているデータ通信ラインアダプタは、ＬＳＰ３００のステートマ シンプロセッサによって制御される、アプリケーション依存デバイスである。利 用できるものとして、ラインアダプタの２つの基本的タイプが存在する：（ａ） キャラクタ配向および（ｂ）ビット配向、である。

これらのそれぞれは、データ通信ラインへの種々の電気的インターフェイスを持 つことができる。

１ないし１６ラインアダプタは、１つのＬＳＰステートマシンプロセッサによっ てサービスを受けることができる。

アドレス可能であって、ＰＵＴまたはＧＥＴ命令によって、ステートマシンプロ セッサによるサービスを受けることのできるコンポーネントを、それぞれのライ ンアダプタは含んでいる。このラインアダプタの上のコンポーネントは、ある場 合には、コンポーネントに対してシーケンシャル制御を与える、１つの命令また は一連の命令によってサービスを受ける。

ＦＩＧ、３．　ステートマシンプロツノ図　２ＦＩＧ、９Ａ、ａＩイン７−フＬ イス子迂里囮足＆１−テ゛ニア糸ト冶Ｆ特表昭’ａ８−’ｌｉσ１９２：ｆ（３ ９）ＦＩＧ、１５．　メ七り位ｉ 国際調存＃］止 ＋ＩＨ＋、−ツコＩ子ｋｖテ

Claims (1)

1. 【特許請求の範囲】 １．　周辺コントａ−ラが主ホストコンピュータの主メモリと、周辺端末装置へ 接続された複数のライン通信プロセッサとの間のデータ転送動作を制御し、前記 周辺コントローラはプロセッサ手段、コントローラーメモリ手段および前記主ホ ストコンピュータと前記ライン通信プロセッサへのインターフェイス回路を含み 、前記プロセッサ手段は前記インターフェイス回路の動作を制御するＰＵＴおよ びＧＥＴ命令を用いる、データ通信システムにおける、＜ａ　＞　前記コントロ ーラーメモリ手段と前記ホストコンピュータの主メモリとの間のデータ転送を与 える第１のインターフェイス論理手段： （ｂ　）　前記ライン通信プロセッサと前記コントローラーメモリ手段との間の データ転送を与える第２のインターフェイス論理手段： （Ｃ）　前記第１のインターフェイス論理手段を前記主ホストコンピュータへと 接続する第１の接続手段：（（１）　前記第２のインターフェイス論理手段を選 択された前記ライン通信プロセッサへと接続する第２の接続手段； （ｅ）　（ｅｌ）　前記プロセッサ手段を前記第１と第２のインターフェイス論 理手段へ接続するＩ１０バス；（ｅ２）　前記第２のインターフェイス論理手段 を前記コントローラーメモリ手段へと接続するメモリアドレスバス： （ｅ３）　前記コントローラーメモリを前記第２のインターフェイス論理手段へ 接続するコントローラーメモリ出力データバス、 を含むバス手段： を備える、インターフェイス回路。 ２、　前記第１の（ＰＬＩ）インターフェイス論理手段は：（２ａ）　前記第１ の接続手段を通して前記主ホストコンピュータからのデータを受取るラッチング レジスタ手段；（２ｂ）　前記ラッチングレジスタ手段によって受取られたデー タを一時的にストアするＦＩＦＯレジスタ手段：（２Ｃ）　前記ＦＩＦＯレジス タ手段から前記コントローラーメモリ手段へとデータを運ぶ内部Ｉ１０バス手段 ；（２ｄ）　前記コントローラーメモリ手段へと転送されたデータワードの数を カウントするカウンタ手段、を含む、請求の範囲第１項記載のインターフェイス 回路。 ３、　前記プロセッサ手段から受取られたＰＵＴ命令を用いて、主ホストメモリ からのワードを前記ＦＩＦＯレジスタ手段ヘ手段ビロード請求の範囲第２項記載 のインターフェイス回路。 ４、　前記プロセッサ手段から受取られたＧＥＴ命令を用いて前記ＦＩＦＯレジ スタ手段からのワードを前記コントローラーメモ９手段へと転送する、請求の範 囲第２項記載のインターフェイス回路。 ５、　前記第１の（ＤＬＩ）インターフェイス論理手段はさらに： （５ａ）　前記ＦＩＦＯレジスタ手段、前記第２の（Ｍり、および前記ライン通 信プロセッサへの制御信号を発生するＰＲＯＭシーケンシング手段、 を含む、請求の範囲第２項記載のインターフェイス回路。 ６、　前記ＰＲＯＭシーケンシング手段は：（６ａ）　前記プロセッサ手段から の開始−アドレスデータを受取るシーケンス開始−アドレスレジスタ：（６ｂ） 　前記開始−アドレスレジスタによって開始され、データ転送動作のための制御 信号を与える制１１１１ＰＲ０１ を含む、請求の範囲第５項記載のインターフェイス回路。 ７、　前記シーケンシング手段はざらに：（７ａ）　＃記制御ＦＲＯＭからの制 御信号を受取り、前記側ｔｌｌｌＦＲＯＭへ次のアドレス信号を与え、前記第１ と第２のインターフェイス論理手段へ制御信号を与える、出力レジスタ、 を含む、請求の範囲第６項記載のインターフェイス回路。 ８、　前記第２の（ＭＬＩ）インターフェイス論理手段は＝（８ａ）　前記プロ セッサ手段を前記コントローラーメモリ手段パヘリンクする接続手段： （８ｂ）　制御信号を発生する制御手段；（８Ｃ）　正規のモードデータ転送ま たは直接メモリア゛クセスモード転送のためのデータ転送手段、を含む、請求の 範囲第１項記載のインターフェイス回路。 ９、　前記接続手段は： （９ａ）　前記コントローラーメモリ手段をアドレスする手段； （９ｂ）　転送されたワードの数をカウントする手段；（９Ｃ）　転送されるべ きワードの数をセットする手段、を含む、請求の範囲第８項記載のインターフェ イス回路。 １０、　前記制御手段は： （１０ａ）　ｌＦｉ記プロセシング手段からの命令を受取り、ＭＬＩ制御論理ユ ニットに制御信号をセットするＭＬＩ制御レジスタ： （１０ｂ）　前記コントローラーメモリ手段へと伝送されるべきアドレスを能動 化し、状態信号と制御データとを前記プロセッサ手段へ与えるＭＬＩ制御論理ユ ニット、を含む、請求の範囲第８項記載のインターフェイス回路。 １１、　前記データ転送手段は： （１１ａ）　前記プロセッサ手段からの制御ワードおよびデータワードを受取る データレジスタ：（Ｉｌｔｌ）　前記データレジスタから、選択されたライン通 信プロセッサまたはデータレシーバへのデータの伝送を行なうドライバ手段； （１１０）　前記ライン通信プロセッサから前記コントローラーメモリ手段への データの発送を行なうデータレシーバ、 を含む、請求の範囲第８項記載のインターフェイス回路。