JPS61105662A - ダイレクトメモリアクセス装置およびデ−タ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイレクトメモリアクセス（ＤＭＡ）装置の改
良に関する。

〔概要〕

本発明は、記憶装置と伝送回路との間で高速のデータ転
送を行うＤＭＡ装置において、記憶装置と伝送回路の間
にデータを蓄えるバッファ手段を設け、このバッファ手
段と記憶装置との間のデータ伝送が終了した後にはシス
テムバス（アドレスバスおよびデータバス）の使用権を
中央処理装置に戻すことにより、 ＤＭＡ装置によるシステムバスの使用を最小にして、中
央処理装置の処理効率を高めるものである。

〔従来の技術〕

多くのデータ処理環境では、例えばマイクロプロセッサ
等の中央処理装置が、データを受信し、このデータを処
理し、これにより得られたデータを送信またはさらに処
理することが要求される。

通常は、中央処理装置は記憶装置に接続され、この記憶
装置にアドレスバスおよびデータバスを経由してアクセ
スすることができる。これらのバスを制御線と組み合わ
せて、まとめてシステムバスという。中央処理装置で実
行できる処理の量は、この中央処理装置がそれぞれの命
令を実行するために必要な時間と、データ転送により処
理が停滞する時間とにより制限される。

データ転送を高速で行う技術として、中央処理装置から
の命令なしで直接に記憶装置とのデータ転送を行うダイ
レクトメモリアクセス（ＤＭＡ）の技術が公知である。

ダイレクトメモリアクセスを実行する装置をＤＭＡ装置
という。

□〔発明が解決しようとする問題点〕 しかし、従来のＤＭＡ装置では、ダイレクトメモリアク
セスを実行している間はこのＤＭＡ装置がシステムバス
を制御しているため、中央処理装置は記憶装置にアクセ
スすることができず、プログラムの実行時間の損失が生
じる欠点があった。

これは、比較的低速の伝送回路を用いてデータ転送を行
う場合に特に顕著である。

本発明は、システムバスの使用が最小になるように改良
されたＤＭＡ装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明のＤＭＡ装置は、記憶装置と中央処理装置とを接
続するアドレスバスおよびデータバスを含むシステムバ
スに接続され、上記アドレスバスに接続されるアドレス
ポートと、上記データバスに接続されるデータポートと
、伝送回路に接続される伝送ポートと、上記記憶装置と
上記伝送回路との間でデータ転送を行う手段とを備えた
ダイレクトメモリアクセス装置において、上記データ転
送を行う手段は、バッファ手段と、上記データポートと
上記バッファ手段との間でデータを転送するための手段
と、上記伝送ポートと上記バッファ手段との間でデータ
を転送する手段とを含み、上記システムバスの使用を上
記中央処理装置に要求し、上記データポートと上記バッ
ファ手段との間に転送すべきデータがないときには上記
システムバスの制御を上記中央処理装置に戻す制御手段
を備えたことを特徴とする。

制御手段は、処理装置がシステムバスの使用を要求しな
い間隔を検出し、この間にシステムバスの使用を要求す
ることが望ましい。この処理はサイクルスチール（ｃｙ
ｃｌｅ　ｓｔｅａｌｉｎｇ）として知られている。

ＤＭＡ装置で記憶装置への転送または記憶装置からの転
送を行うこともでき、上記バッファ手段が、記憶装置か
ら伝送回路へデータ転送を行うための出力バッファと、
伝送回路から記憶装置へデータ転送を行うための入力バ
ッファとを備えることが望ましい。それぞれのバッファ
はファーストイン・ファーストアウト記憶装置により構
成され、それぞれのバッファは１ワードのデータを記憶
できることが望ましい。

さらに、ＤＭＡ装置が、上記バッファと上記記憶装置の
複数の記憶位置との間で連続してワードを転送するため
のプログラム可能な手段を含むことが望ましい。

本発明のＤＭＡ装置を中央処理装置、記憶装置および伝
送回路とともに用いてデータ転送装置を構成することが
できる。

〔作用〕

本発明のＤＭＡ装置は、記憶装置と伝送回路との間にバ
ッファ手段を設け、記憶装置とバッファ手段との間での
データ転送が終了したときには、システムバスの使用を
終了してその制御を中央処理装置に戻す。したがって、
低速の伝送回路を使用する場合でも、システムバスの使
用時間を短縮できる。

〔実施例〕

第１図は本発明実施例ＤＭＡ装置のブロック構成図であ
る。

ＤＭＡ装置１０は、制御バスとの接続のための制御ポー
ト２０、アドレスバスとの接続のためのアドレスポート
２１、およびデータバス４との接続のためのデータポー
ト２２を備えている。ＤＭＡ装置１０の内部では、制御
ポート２０、アドレスポート２１およびデータポート２
２は、それぞれ装置制御バス２３、装置アドレスバス２
４および装置データバス２５に接続される。

装置データバス２５は、１バイトの出力バッファ２７お
よび１バイトの入力バッファ２８により構成されたバッ
ファ回路２６に接続される。出カバ・ノファ２７および
入力バッファ２８は、内部バス２９および伝送ポート３
０を経由して、伝送バスに接続される。

より大きなバッファ回路が必要な場合には、出力バッフ
ァ２７および入力バッファ２８を大きくする。

第２図は中央処理装置５０、伝送回路５１およびＤＭＡ
装置１０を備えたデータ転送装置のプロ・ツク構成図で
ある。

ＤＭＡ装置１０は、中央処理装置５０と伝送回路５１と
の間に接続される。中央処理装置５０は、システム制御
バス５２、システムアドレスバス５３およびシステムデ
ータバス５４により構成されるシステムバスを用いて通
信を行う。アドレスバス５３およびデーバス５４は記憶
装置５５に接続され、データ情報はデータバス５４によ
り中央処理装置５０と記憶装置５５との間で転送され、
アドレス情報は中央処理装置５０からアドレスバス５３
を経由して記憶装置５５に供給される。ＤＭＡ装置１０
は、伝送バス５６を経由して、伝送回路５１にダイレク
トメモリアクセスを実行させる。ステータス情報もまた
、伝送回路５１とＤＭＡ装置１０との間で、伝送制御バ
ス５７を介して転送できる。

記憶装置５５から伝送回路５１へのデータ転送の間、Ｄ
ＭＡ装置１０はシステムバスを使用して記憶装置５５か
ら出力バッファ２７にバイト単位にデータを転送する。

この転送は、中央処理装置５０がシステムバスを必要と
していない時間に、非常に素早く実行する。出力バッフ
ァ２７から伝送回路５１ヘパイト単位のデータ情報が転
送されると、システムバスの制御が中央処理装置に戻さ
れる。

ＤＭＡ装置１０は、中央処理装置５０または伝送回路５
１のどちらからの要求にも応答してデータ転送を行うこ
とができる。また、中央処理装置５０のプログラム制御
により、伝送回路５１と記憶装置５５との間で複数バイ
トのデータ情報を転送することもできる。伝送回路がデ
ータ転送を要求した場合には、ＤＭＡ装置１０は割り込
み信号を発生し、この信号が制御信号を経由して中央処
理装置５０に供給される。中央処理装置５０は、ＤＭＡ
装置１０をプログラム制御するサブルーチンに制御を移
し、伝送回路５１のデータ転送を可能にする。

第１図に説明を戻す。装置制御バス２３は制御回路３１
に接続される。制御回路３１はまた、装置伝送制御バス
３２に接続される。装置伝送制御バス３２は伝送制御ポ
ート３３を経由して伝送制御バス５７に接続される。制
御回路３１は、装置制御バス２３および装置伝送制御バ
ス３２を経由した制御信号の受信および送信と、ＤＭＡ
装置１０内の他の回路へのエネーブル信号の供給とによ
り、ＤＭＡ装置１０の動作を監視する。

プログラム制御により動作している間、中央処理装置５
０は、転送動作に使用されているアドレスバスの三本の
信号線を用いて、ＤＭＡ装置１０内の回路を認識する。

ＤＭＡ装置１０に関連するアドレス情報は、装置アドレ
スバスに接続されたデコーダ回路３４によりラッチされ
る。制御回路３１は、このとき、デコーダ３４により認
識される回路にエネーブル信号を供給する。

記憶装置５５からのデータ転送を行うためのアドレス情
報は、第一のプログラマブル回路３５により生成され、
記憶装置へのデータ転送のためのアドレス情報は、第二
のプログラマブル回路３６により生成される。それぞれ
のブログラルブル回路３５．３．６は、プログラム制御
により設定可能な構成であり、アドレスポインタ３７を
備え、アドレスポインタ３７は装置アドレスバス２４お
よび装置データバス２５に接続される。アドレスポイン
タ３７は、システムデータバス５４および装置データバ
ス２５を経由して、中央処理装置５０から２バイトの連
続する情報を受は取り、読み出すべき（第一のプログラ
マブル回路３５）または書き込むべき（第二のプログラ
マブル回路３６）最初の記憶位置が蓄えられる。上記の
２バイトの情報を受は取る前に、アドレスポインタ３７
が装置データバス２５からデータ情報を受は取ることが
できるように、所望のアドレスポインタ３７をエネーブ
ルにするためのコードを、装置アドレスバス２４に供給
しなければならない。

装置データバス２５はまた、プログラマブル回路３５．
３６のそれぞれのアドレスレジスタ３８に接続される。

これらのアドレスレジスタ３８は、転送しようとするデ
ータ情報数を示す値を蓄える。アドレスレジスタ３８も
また、制御回路３１からエネーブル信号を受は取る。バ
ッファ回路２６と記憶装置５５との間でデータ転送を行
っている間、アドレスレジスタ３８は、制御回路３１か
らの第二のエネーブル信号に応答して、その記憶してい
る値を装置アドレスバス２４に供給する。この第二のエ
ネーブル信号の間隔は、理想的には、記憶装置５５とバ
ッファ回路２６との間のデータ転送を連続的に実行する
ために要求される最小値である。転送が終了すると、制
御回路３１はインクリメント信号をアドレスポインタ３
７および計数器３９に供給する。このとき、アドレスポ
インタ３７は記憶しているアドレスの値を増加させ、計
数器３９はインクリメントされて転送した数を計数する
。プログラマブル回路３５．３６が設定されると、制御
回路３１からの信号に応答して計数器３９がリセットさ
れる。アドレスレジスタ３８および計数器３９は、出力
を連続的にディジタル比較器４０に供給する。ディジタ
ル比較器４０は、所望の情報量の転送が終了したときに
、制御回路３１に信号を出力する。

ＤＭＡ装置１０は、ＣＣＩＴＴ勧告Ｘ２５　ニ従って８
ビツトで構成されるオクテツトを所定の個数集めてひと
つのパケットとして送信するパケット交換網に用いて有
用である。中央処理装置５０（例えば２８０マイクロプ
ロセツサ）は、パケットの誤りを検査し、衝突したデー
タの再伝送を要求する入力出カプロセッサ（以下Ｉ１０
プロセッサという）として用いることができる。Ｉ１０
プロセッサは、入力パケットを能動スイッチング回路に
通過させる前、または出力パケットを伝送回路に通過さ
せる前に、パケットが正しい順番で伝送されているかを
検査する。伝送回路にはシダネティクス２６５２（ｓｉ
ｇｎｅｔｉｃｓ　２６５２）チップを用いる。このチッ
プはＣＣＩＴＴ勧告χ２５のレベル１のインクフェイス
、すなわち、パケットが伝送されていないときにはジエ
ネレイティングフラグにより同期が維持される同期リン
クである。

このような装置の動作を説明する。シグネティクス２６
５２チップは、中央処理装置５０への送信を要求してい
るパケットの第一オクテツトを、外部の信号線から受は
取る。中央処理装置５０は、前に供給されたパケットを
処理しているが、その記憶装置には次のパケットで置き
換えるための空間がある。シグネティクス２６５２チッ
プは、データ待機信号を伝送制御ポート３３に供給し、
制御回路３１は中央処理装置５０に割り込みを要求する
。中央処理装置５０はこの割り込みに対する処理を行い
、第二のプログラマブル回路３６をプログラム制御によ
り設定する。これにより、新しいデータ情報を記憶装置
５５の待機している空間に書き込むことができる。

アドレスポインタ３７は、使用できる記憶領域の最初の
位置を蓄え、アドレスレジスタ３８は、中央処理装置５
０が予想している転送オクテツト数を蓄える。アドレス
ポインタ３７およびアドレスバスタ３８が設定されると
、中央処理装置５０は割り込み処理を終了してもとの制
御に戻り、ＤＭＡ装置１０はデータ転送を実行する。

ここで、ＤＭＡ装置１０は、伝送制御ポート３３を経由
して、送信データ信号をシグネティクス２６５２チップ
に送出する。このチップは、伝送ポート３０を経由して
入力バッファ２８に一つのオクテツトを送出する。この
転送が完了すると、制御回路３１は、記憶装置５５にオ
クテツトを書き込むために必要な時間待機する。制御回
路３１は、システムアドレスバス５３をそのデコータ回
路３４を介して監視し、中央処理装置５０が記憶装置５
５から命令をフェッチしたことを検知する。フェッチし
た後は、中央処理装置５０はシステムバスを使用しない
ので、この時間は記憶装置５５へのアクセスを実行する
のに理想的である。これはサイクルスチールとして知ら
れている処理である。

入力バッファ２８から記憶装置５５にオクテツトが転送
された後に、アドレスポインタ３７はインクリメントさ
れ、シグネティクス２６５２チップからのオクテツトの
転送の処理が繰り返される。完全なバケソトが転送され
、プログラマブル回路３６の計数器３９に蓄えられた値
がアドレスレジスタ３８に蓄えられた値と等しくなるま
で、この処理が続けられる。これらの値が等しいときに
は、シグネテイクス２６５２チップがデータの送信要求
を出力すると、中央処理装置５０に第二の割り込みを要
求し、プログラマブル回路３６を設定する。

シダネティクス２６５２チップへのデータ転送は、第一
のプログラマブル回路３５および化カバ・ノファ２７を
用いて同様に実行できる。

バッファ回路２６と記憶装置５５との間でデータ転送を
行っている間は、ＤＭＡ装置１０は、システムアドレス
バス５３およびシステムデータバス５４を制御し、この
一方で、中央処理装置５０のデータポートおよびアドレ
スポートはトライステートになっている。このように設
定するため、制御回路３１は、システム制御バス５２に
接続された中央処理装置５０のバス要求端子に信号を供
給する。中央処理装置５０が、システムアドレスバス５
３およびシステムデータバス５４の制御を行う準備がで
きているときには、システム制御バス５２を介してＤＭ
Ａ装置１０に　゛バスアクノリッジ信号を返し、ＤＭＡ
装置１０のデータポート２２およびアドレスポート２１
をトライステートにする。

第３図は、複数の伝送装置が同一の記憶装置にアクセス
するための構成の一例を示すブロック構成図である。

この例では、三つのＤＭＡ装置１０Ａ　、ＩＯＢおよび
１０Ｃが、同じ記憶装置６５にアクセスできる。それぞ
れのＤＭＡ装置１０Ａ　、ＩＯＢおよびＩＯＣのアクセ
スの優先度は、バス要求信号およびバスアクノリッジ信
号の信号線の物理的配線により決定される。第３図の例
では、三つのＤＭＡ装置１０Ａ　、　１０Ｂおよび１０
Ｃが、中央処理装置５０のシステムバスに接続される。

中実処理装置５０は、バス要求端子７０およびバスアク
ノリッジ端子７１を備える。これらの端子はシステム制
御バス５２の信号線に接続される。ただし、第３図では
これらの信号線を分離して示す。バス要求端子７０にバ
ス要求信号が供給されると、中央処理装置５０がそのデ
ータポートおよびそのアドレスポート（それぞれシステ
ムデータバス５４およびシステムアドレスバス５３に接
続される）をトライステートにする。この時、パスアク
ノリッジ信号が端子７１から出力され、この信号を受は
取ったＤＭＡ装置１０Ａ　、　ＩＯＢまたはＩＯＣがシ
ステムバスを使用できる。

ＤＭＡ装置１０Ａ　５ＩＯＢおよびＩＯｃは、それぞれ
、システムバスの使用を要求したときにバス要求信号を
出力するバス要求出力端子７２と、他のＤＭＡ装置から
バス要求を受は取るバス要求入力端子７３とを備える。

ＤＭＡ装置１０Ｇがバス要求信号を発生′すると、この
信号はＤＭＡ装置１０Ｂのバス要求入力端子７３に供給
され、ＤＭＡ装置１０Ｂのバス要求出力端子７２を経由
してＤＭＡ装置１０Ａのバス要求入力端子７３に供給さ
れ、ＤＭＡ装置１０Ａのバス要求出力端子７２を経由し
て中央処理装置５０のバス要求端子７０に供給される。

同様に、パスアクノリッジ信号は、中央処理装置５０の
パスアクノリッジ端子７１から、バスアクノリッジ入力
端子７４およびバスアクノリッジ出力端子７５を経由し
て、バス要求信号を発生したＤＭＡ装置に伝えられる。

バス要求信号を発生したＤＭＡ装置は、パスアクノリッ
ジ信号をラッチし、システムバスの使用を終了するまで
、この信号を下位のＤＭＡ装置に伝えない。

〔発明の効果〕

本発明のＤＭＡ装置は、この装置に接続された伝送回路
の伝送速度が遅い場合にも、システムバスを使用する時
間を最小にすることができる。したがって、中央処理装
置の処理を実質的に中断させることなしにダイレクトメ
モリアクセスを実行でき、中央処理装置の処理効率を高
め、しかも伝送回路からのデータ伝送効率を高める効果
がある。

さらに、多数のプロセッサを用いることにより、高価な
処理装置の必要なしに、高性能のパケット交換装置を提
供できる効果がある。

【図面の簡単な説明】

第１図は本発明実施例ＤＭＡ装置のブロック構成図。 第２図は中央処理装置、伝送回路およびＤＭＡ装置を備
えたデータ転送装置のブロック構成図。 第３図は複数の伝送装置が同一の記憶装置にアクセスす
るための構成の一例を示すブロック構成図。 １０、１０Ａ、　ＩＯＢ　、　ＩＯＣ・・・ＤＭＡ装置
、２０・・・制御ポート、２１・・・アドレスポート、
２２・・・データポート、２３・・・装置制御バス、２
４・・・装置アドレスバス、２５・・・装置データバス
、２６・・・バッファ回路、２７・・・出力バッファ、
２８・・・入力バッファ、２９・・・内部バス、３０・
・・伝送ポート、３１・・・制御回路、３２・・・装置
伝送制御バス、３３・・・伝送制御ポート、３４・・・
デコーダ回路、３５．３６・・・プログラマブル回路、
３７・・・アドレスポインタ、３８・・・アドレスレジ
スタ、３９・・・計数器、４０・・・ディジタル比較器
、５０・・・中央処理装置、５１・・・伝送回路、５２
・・・システム制御バス、５３・・・システムアドレス
バス、５４・・・システムデータバス、５５・・・記憶
装置、５６・・・伝送バス、５７・・・伝送制御バス、
７０・・・バス要求端子、７１・・・バスアクノリッジ
端子、７２・・・バス要求出力端子、７３・・・バス要
求入力端子、７４・・・バスアクノリッジ入力端子、７
５・・・バスアクノリッジ出力端子。

Claims (7)

【特許請求の範囲】
1. （１）記憶装置と中央処理装置とを接続するアドレスバ
   スおよびデータバスを含むシステムバスに接続され、 上記アドレスバスに接続されるアドレスポート（２１）
   と、 上記データバスに接続されるデータポート（２２）と、 伝送回路に接続される伝送ポート（３０）と、上記記憶
   装置と上記伝送回路との間でデータ転送を行う手段と を備えたダイレクトメモリアクセス装置において、 上記データ転送を行う手段は、 バッファ手段（２６）と、 上記データポート（２２）と上記バッファ手段（２６）
   との間でデータを転送するための手段（２５）と、上記
   伝送ポート（３０）と上記バッファ手段（２６）との間
   でデータを転送する手段と を含み、 上記システムバスの使用を上記中央処理装置に要求し、
   上記データポート（２２）と上記バッファ手段（２６）
   との間に転送すべきデータがないときには上記システム
   バスの制御を上記中央処理装置に戻す制御手段 を備えたことを特徴とするダイレクトメモリアクセス装
   置。
2. （２）制御手段は、 中央処理装置がアドレスバスおよびデータバスを使用し
   ない間隔を検出する手段と、 この間隔の間に上記アドレスバスおよび上記データバス
   の使用を要求する手段と を含む特許請求の範囲第（１）項に記載のダイレクトメ
   モリアクセス装置。
3. （３）バッファ手段（２６）は、 記憶装置から伝送回路にデータを転送のための出力バッ
   ファ（２７）と、 伝送回路から記憶装置にデータを転送のための入力バッ
   ファ（２８）と を含む 特許請求の範囲第（１）項に記載のダイレクトメモリア
   クセス装置。
4. （４）出力バッファおよび入力バッファ（２７、２８）
   は、それぞれ１ワードのデータを蓄える構成である特許
   請求の範囲第（３）項に記載のダイレクトメモリアクセ
   ス装置。
5. （５）制御手段は、バッファ手段（２６）と記憶装置（
   ５５）の複数の記憶場所との間で連続したワードを転送
   するためのプログラム制御により設定可能な手段（３５
   、３６）を含む 特許請求の範囲第（１）項に記載のダイレクトメモリア
   クセス装置。
6. （６）プログラムにより設定可能な手段は、第一の記憶
   位置の番地を示す手段（３７）と、転送するデータの数
   を記憶する手段（３８）と、次に読み出す番地を計算す
   る手段（３９）とを含む 特許請求の範囲第（５）項に記載のダイレクトメモリア
   クセス装置。
7. （７）中央処理装置（５０）と、 この中央処理装置にデータバスおよびアドレスバスを含
   むシステムバスにより接続された記憶装置（５５）と、 上記システムバスに接続されたダイレクトメモリアクセ
   ス装置（１０）と、 このダイレクトアクセスメモリ装置に接続される伝送回
   路と を備え、 上記ダイレクトメモリアクセス装置（１０）は、上記ア
   ドレスバスに接続されるアドレスポート（２１）と、 上記データバスに接続されるデータポート（２２）と、 伝送回路に接続される伝送ポート（３０）と、上記記憶
   装置と上記伝送回路との間でデータ転送を行う手段と を含む データ転送装置において、 上記ダイレクトメモリアクセス装置は、 バッファ手段（２６）と、 上記データポート（２２）と上記バッファ手段（２６）
   との間でデータを転送するための手段（２５）と、上記
   伝送ポート（３０）と上記バッファ手段（２６）との間
   でデータを転送する手段と、 上記システムバスの使用を上記中央処理装置に要求し、
   上記データポート（２２）と上記バッファ手段（２６）
   との間に転送すべきデータがないときには上記システム
   バスの制御を上記中央処理装置に戻す制御手段と を含む ことを特徴とするデータ転送装置。