JPS585029A - レベル変換回路 - Google Patents

レベル変換回路

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JPS585029A
JPS585029A JP56102875A JP10287581A JPS585029A JP S585029 A JPS585029 A JP S585029A JP 56102875 A JP56102875 A JP 56102875A JP 10287581 A JP10287581 A JP 10287581A JP S585029 A JPS585029 A JP S585029A
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
    • H—ELECTRICITY
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＩＣメモリ装置等から出力される信号レベルを
これと異なる任意の電圧レベルに変換するレベル変換回
路に関する４のである。
ンダム・アクセス・メモリ（以下ＲＡＭと云う）等の回
路内部のＭＯ８動作ジベル、例えばアース電位（Ｖｉｔ
ｍ）ｔＯＶとし、ｊｅ７−ス電位Ｖ露露より５ｖ高い電
圧ＶＣＣ間を論理振幅として動作するＴＴＬレベル（ト
ランジスタ・トランジスタ・ｐシックレベル）をＥＣＬ
（エミッタ・カップルド・ロジック）レベル、例えばア
ニス電位（Ｖｃｃ）をＯｖとし、かつこれよシー五２■
低い電圧Ｖｌｌ１間を論理振幅とする電圧レベルに変換
する場合は、ＴＴＬＣＭＯ８）−ＥＣＬ＝ｙｙパーｐｔ
用−”ｃｓｖ、。
ｖ、　−５，２Ｖの電圧を発生させることで行うように
している。
しかし、かかる方式は３つの電源が必要であるため、集
積度に影響する。
そこで、本発明は上記点に鑑みなされ友もので、その目
的とするとζろは２電源を利用してこれを論理振幅とし
て動作するＭｏ８レベルを倫ｏＪ！ｈる電圧レベルに変
換し、該変換手段を直結するととで必要とするレベルの
電圧を取出し得るようにしたレベル変換回路を提供する
にある。
即ち、本発明は同一〇ＩＣ基板上ＫＭＯ８）２ンジスタ
とバイポーラトランジスタによシレペル変換回路を形成
し、Ｍｏ８）ランジスタによって得られる回路内部のＭ
ｏ８レベルをバイポーラトランジスタによって任意の電
圧レベルに変換できるようＫしえものである。
以下、本発明の具体的実施例を図画についてｌＩ！明す
る。
第１図は本発明にかかるレベル変換回路の一例を示すも
ので、Ｑｌはデプリーシヲｙ形のＶＯＲト５ンジスタ、
Ｑｘはエンハンスメント形のＭ０８トランジスタで多り
、皺Ｍ０８トランジスタＱｌ、Ｑｔは論理ゲートを構成
するもので、電ｌ１ｖＤＤとアース電源ＶＣＣ聞に直列
に接続され、その各ゲートは入力端子Ｔ１．？。
にそれぞれ接続されているとともに、入力端子Ｔ１．Ｔ
、には電源ＶＤＤ（例えばｓｖ）とアース電源Ｖｉｔｍ
（例えばＯｖ）間を論理振幅として動作する互に逆相Ｏ
論理信号が入力されるようになっている。ｔた、前記Ｍ
Ｏ８）ランジスタＱ１のソースとＭｏ８）？ンジスタＱ
、のドレインとの接続点ムと電源ＶＤＩ）関にはレベル
ダウン用のバイボーラトッンジ２りＱｓＯ工Ｚツタ・コ
レクタ間が接続され、かつ該バイポーラトランジスタＱ
３のペース社前記Ｍ０８トランジスタＱ、のゲート端子
丁寓に接続されている。さらＫまた、前記接続点ムには
レベルダクン用バイポーラトランジスタＱ４のべ−Ｘ−
１１１接続され、該パイボー２ト２／ジスタＱ４０コレ
クタ社前記電源Ｖ塾ＤＫ、かつそＯエミッタは出力端子
ＴｓＫそれぞれ接続されているとともに１出力端子Ｔ、
にはＥＣＬ等を等価的に表わした模擬負荷ＲＬが接続さ
れている。Ｔ４＃Ｌｉ模擬負荷ＲＬ・の外部電源端子で
、鋏電源端子Ｔ４には模擬負荷ＲＬに対応して任意の電
位が供給されるようＫなっている。
なお、上記ＭＯＢ）ランジスタＱｌｅ　　Ｑｌおよびバ
イポーラトランジスタＱ３．Ｑ４はＲム麗等を構成する
同一のＩＣ基板上に一体に形成されるものである。　　
　　　　− 上記構成の回路において、今入力端子〒１がＨ（ＶＤＤ
電位）、入力端子Ｔ、がＬ　　（Ｖｌ冨電位）であると
すると、ＭＯＳトランジスタＱ１０ゲートはＶＤＤ電位
となるため、該Ｍ０８）ランジスタＱ□はオンし、かつ
入力端子りｑ、およびバイポーラトランジスタＱａａカ
ットオフしている。これに伴い接続点Ａの電位はｖＤＤ
となシ、かつバイボー２トランジスタＱ４がオンされる
結果、出力端子Ｔｓの電圧レベルハ、バイポーラトラン
ジスタＱａのベース・エミッタ間電圧ＶＢＮだけ接続点
ムの電位から電圧降下した値ＶＤＤ−ＶＢ冨となる。即
ちバイボー２トランジスタＱ４がオ／シ、かつ外部端子
Ｔ４の電位を所定の値にして模擬負荷ＲＬに電流を流が
せば、出力端子には必要とする電圧レベル、例えばＥＣ
Ｌに必１１＆　Ｈレベル電圧が取出されることになる。
次ニ入力４ｉ子Ｔ　１　カＬ　　（Ｖｉｓ　Ｋ＝ＯＶＯ
電位）、入力端子Ｔ、がＨ（ＶＣＣ＝５Ｖの電位）とな
った場合は、Ｍｏ５ｓ？ンジスタＱ１はカットオフとな
り、かつＭＱＳ）ランジスタＱ、およびバイポーラトラ
ンジスタＱ３がオンされｓＱ２がオンすることによって
Ｑ３からＱ黛へ電流が流れ、Ａ点の電位はＴ、の電位か
らＱｓｏＶｍｉｃ分だけ電圧降下した電位となシ、トラ
ンジスタＱ４がオンすることによって、そのエミッタに
接続された端子Ｔ、の電位は、バイポーラトランジスタ
Ｑ３のベース・エミッタ間の電圧ＶＢ１ｔとバイポーラ
トラン２スタＱ４のベースエミツ！間の電圧ｖ扉冨とを
加え九４のに相幽する電圧降下分２Ｖ、、をＶＤＤから
差引いたＶＤＤ−２Ｖ藤冨となり、これが例えばＥＣＬ
Ｋ必要な　Ｌ　レベルの電圧となる。
８２図は本発明におけるレベル変換回路の他の実施例を
示すものである。同図において、論理ゲート用のトラン
ジスタＱ１をＰチャンネｙのＭＯ８）ッ／ジスタに、）
ランジスタＱ１を鴬テヤンネ＃Ｍ０８）ランジスタとし
てＣ−ＭＯＳインバータを構成し、さらに該Ｃ−ＭＯＳ
インバータの入力端Ｔ、にはＣ−ＭＯＳインバータから
なる反転回路ＩＮＶの出力が接続されており、そして反
転回路ＩＮＶの入力端子Ｔ。
には第１図に対応したＨ　　（ＶＤＤの電位）。
Ｌ　　（Ｖ冨冨の電位）の論理信号が加えられるＰチャ
ンネルＭＯ８）う／ジスタＱ１がオンし、鴨チャンネル
ＭＯ８）ランジスタＱ１およびバイポーラトランジスタ
Ｑｓがカットオフされるため、接続点Ａの電位はＶＤＤ
となり、これに伴いペースバイアスに応じ九バイポーラ
トランジスタＱ４のオン動作で第１図の場合と同様に出
力端子Ｔ　’ｓの電圧レベルは、バイポーラトランジス
タＱａのペース・エミッタ電圧Ｖ、、だけ電圧降下した
ＶＤＤ−ＶＩＩＮとなる。ｔた、入力端子Ｔ、がＬ　と
なった場合は、反転回路ＩＮＶの出力はＨ１即ち入力端
子Ｔ、の入力がＨとなるため、Ｐチャンネルｍｏｓトラ
ンジスタＱ１はカットオフ、弊チャンネルＭＯＳトラン
ジスタＱ、およびバイポーラトランジスタＱ３がオンと
なり、かつバイポーラトランジスタｑ４もそのペースＫ
かかるバイアスに応じてオンとなる丸め、第１図の場合
と同様に出力端子ＴｓにはバイポーラトランジスタＱｓ
およびＱ４のペース・エミッタ電圧ｖｌ露を差引いたレ
ベルの電圧Ｖ　ｏ　ｎ　−２Ｖ　ｍ冨が取出されること
になる。
以上のように本発明によれば、同一のＩＣ基板上にＭＯ
８）う／ジスタとバイボー２トランジスタとによｐレベ
ル変換回路を形成し、ＭＯＳトランジスタによって得ら
れる回路内部のＭＯ８レベルをバイポーラトランジスタ
によって任意の電圧レベルに変換できるようにしたもの
であるから、例えばＲＡＭの外部に出力されるＴＴＬレ
ベルｔ−ＥＣＬレベルに変換する場合、そのレベル変換
が容易となり、かつ従来のようにＴＴＬ−ＥＣＬコンバ
ータがなくともＥＣＬ等の論理回路をＲＡＭ等に直結で
きるほか、ＩＣ化に対する集積度も向上できる利点があ
る。
【図面の簡単な説明】
第１図は本発明にかかるレベル変換回路の一例を示す回
路図、第２図は本発明の他の実施例を示す回路図である
。 Ｑ１、Ｑ２・・・Ｍ０Ｓトランジスタ、Ｑ３、Ｑ４・・
・バイポーラトランジスタ、Ｔ１、Ｔ２・・・入力端子
、Ｔ３・・・出力端子。 特許出願人　　富士通株式会社 第１図 第２図 ＤＤ

Claims (3)

    【特許請求の範囲】
  1. （１）駆動用及び負荷用ＭＯＳトランジスタを電源とア
    ース間に直列に接続され、入力にＭＯＳレベルの論理信
    号が導入される論理ゲートと、この論理ゲートの負荷用
    ＭＯＳトランジスタに並列に接続され、かつ前記論理信
    号をペース入力にするレベルダウン用のバイポーラトラ
    ンジスタと、前記論理ゲートの出力端に覆われる電位を
    ペース入力とする他のレベルダウン用のバイポーラトラ
    ンジスタとからなるレベル変換回路。
  2. （２）前記論理ゲートがデイプリータ曹ンＭＯ８負荷形
    であることを特徴とする特許請求Ｏ範囲第１項記載のレ
    ベル変換回路。
  3. （３）前記論理ゲートがＣ−ＭＯＳインバータから構成
    されていることを特徴とする特許請求の範囲第１項記載
    のレベル変換回路。
JP56102875A 1981-06-30 1981-06-30 レベル変換回路 Granted JPS585029A (ja)

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EP0068883B1 (en) 1986-09-10
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