JPS5850850A - 識別再生中継器 - Google Patents
識別再生中継器Info
- Publication number
- JPS5850850A JPS5850850A JP14971781A JP14971781A JPS5850850A JP S5850850 A JPS5850850 A JP S5850850A JP 14971781 A JP14971781 A JP 14971781A JP 14971781 A JP14971781 A JP 14971781A JP S5850850 A JPS5850850 A JP S5850850A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- storage circuit
- output
- repeater
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Bidirectional Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、デジタル信号を送受する半二重通信路に挿入
されて、マスター装置とスレーブ装置との間の距１１１
を延長可能にする識別再生中継器に関する。
されて、マスター装置とスレーブ装置との間の距１１１
を延長可能にする識別再生中継器に関する。
クラスタ端末においてはマスク装置例えばディスプレイ
制御装置とスレーブ装置例えばキーボードディスプレイ
装置間を同軸ケーブルで接続し、両者間のデータ通信を
行なっているが、両者間の距離は線路のインピーダンス
等による電圧降下量および波形の鈍シによシ制限され、
余シ大なる距離にはなし得ない。例えばディスプレイと
その制御装置の間の距離は６００ｍ〜１．５Ｋｍ以下が
標準であるが、大型工場ではこれが３〜４ＫｍＫもなる
ことがある。マスク、スレーブ両装置間が規定長よシ長
いと１つのクラスタ端末ではシステムを構成できず、別
のクラスタ端末を用意すること１１、費用が増大する。
制御装置とスレーブ装置例えばキーボードディスプレイ
装置間を同軸ケーブルで接続し、両者間のデータ通信を
行なっているが、両者間の距離は線路のインピーダンス
等による電圧降下量および波形の鈍シによシ制限され、
余シ大なる距離にはなし得ない。例えばディスプレイと
その制御装置の間の距離は６００ｍ〜１．５Ｋｍ以下が
標準であるが、大型工場ではこれが３〜４ＫｍＫもなる
ことがある。マスク、スレーブ両装置間が規定長よシ長
いと１つのクラスタ端末ではシステムを構成できず、別
のクラスタ端末を用意すること１１、費用が増大する。
上〕と下・シの信号が別ケーブルなら中間に増幅器を挿
入するという簡単な方法を採用できるが、同一ケーブル
で両方向伝送の場合は増幅器挿入という単純な方法はと
れない。
入するという簡単な方法を採用できるが、同一ケーブル
で両方向伝送の場合は増幅器挿入という単純な方法はと
れない。
しかしながら両装置間の通信方法が半二重通信の場合は
、ある時間でｈ信号はある特定の方向に流れているか又
は無い１かであるから、この特徴を利用して、両者間に
中継器を挿入し一方からの信号を到来方向を含めて受信
し、受信信号を再生増幅の上、入力方向とは反対の方向
へ送出することが可能である。このような中継増幅を行
なえば、従来より安価な方法で長距離データ伝送システ
ムを構成することができる。次Ｋｌｌ！１図忙示す実施
例を参照しながら本発明の詳細な説明する。
、ある時間でｈ信号はある特定の方向に流れているか又
は無い１かであるから、この特徴を利用して、両者間に
中継器を挿入し一方からの信号を到来方向を含めて受信
し、受信信号を再生増幅の上、入力方向とは反対の方向
へ送出することが可能である。このような中継増幅を行
なえば、従来より安価な方法で長距離データ伝送システ
ムを構成することができる。次Ｋｌｌ！１図忙示す実施
例を参照しながら本発明の詳細な説明する。
第１図で１，３はレシーバ、２，４けドライバで、これ
らの入力端あるいは出力端は同軸ケーブルｔ、 、 ｔ
、 Ｋ接続され、これらのケーブルの他端はマスク装置
およびスレーブ装置ｓｃ接続される。即ち、この中継器
ＲＥＰは、マスタースレーブ両装置間の中間に挿入され
る。５はオアゲート、６はりｐ、り内蔵のタイミングパ
ルス発生回路、７は方向記憶回路、８は信号記憶回路、
９は信号再生回路である。レシーバ１．３の構成を＃Ｉ
２図に示す。
らの入力端あるいは出力端は同軸ケーブルｔ、 、 ｔ
、 Ｋ接続され、これらのケーブルの他端はマスク装置
およびスレーブ装置ｓｃ接続される。即ち、この中継器
ＲＥＰは、マスタースレーブ両装置間の中間に挿入され
る。５はオアゲート、６はりｐ、り内蔵のタイミングパ
ルス発生回路、７は方向記憶回路、８は信号記憶回路、
９は信号再生回路である。レシーバ１．３の構成を＃Ｉ
２図に示す。
第３図はこのデジタル伝送システムで採用する信号の波
形を示す。図示め□ように信号周期は１０７であって、
情報°１”は最初の７１がＬ （ｏ −） ｖベル、後
の３丁がＨレベル、情＠＠０”は最初の３ＴがＬレベル
、後の′７τがＨレペルルと定められる。
形を示す。図示め□ように信号周期は１０７であって、
情報°１”は最初の７１がＬ （ｏ −） ｖベル、後
の３丁がＨレベル、情＠＠０”は最初の３ＴがＬレベル
、後の′７τがＨレペルルと定められる。
従って今伝送データが１．０，１．０とすれば信号波形
はＬ（７τ）、Ｈ（３τ）、Ｌ（３丁）、Ｈ（７丁
） 、 Ｌ（７ｒ） 、 Ｈ（３τ ）
、 Ｌ（３丁 ） 、Ｈ（７Ｔ）と−なる。括弧内
は接続時間金示す。
はＬ（７τ）、Ｈ（３τ）、Ｌ（３丁）、Ｈ（７丁
） 、 Ｌ（７ｒ） 、 Ｈ（３τ ）
、 Ｌ（３丁 ） 、Ｈ（７Ｔ）と−なる。括弧内
は接続時間金示す。
このような信号がクープルＬｘ Ｋ現われたとすると、
これはレシーバ１で受信され、該レシーバの出力はオア
クー）５ｔ−介してタイミングパルス発生回路６および
信号記憶回路８Ｖｃ入力する。タイミングパルス発生回
路６は発振器を内蔵しておりかつオアゲート５の出力つ
まり到来信号の立下シでトリガされて、該立下ルより５
丁の時点で該タイミングパルスを発生する。このパルス
ＴＰ、は信号記憶回路８へ人力されてオアゲート５の出
力の読取り、メモリへの書込みを行なう。信号記憶回路
８の回路例を第４図の等価回路で示す。この図でＦＦｔ
ｅ ＦＦｚは７す、プ７０．プ、山はナントゲートで
、該クー） Ｇｌの出力が信号再生回路９への起動信号
となる。立下シから５ｒの時点は、信号“１”、１０１
に対して第３図に示す関係にあシ、この時点でし゛ベル
を検出すると＠１″のときＬ１＠０”のときＨとなり、
これらが回路８へ書込まれる。
これはレシーバ１で受信され、該レシーバの出力はオア
クー）５ｔ−介してタイミングパルス発生回路６および
信号記憶回路８Ｖｃ入力する。タイミングパルス発生回
路６は発振器を内蔵しておりかつオアゲート５の出力つ
まり到来信号の立下シでトリガされて、該立下ルより５
丁の時点で該タイミングパルスを発生する。このパルス
ＴＰ、は信号記憶回路８へ人力されてオアゲート５の出
力の読取り、メモリへの書込みを行なう。信号記憶回路
８の回路例を第４図の等価回路で示す。この図でＦＦｔ
ｅ ＦＦｚは７す、プ７０．プ、山はナントゲートで
、該クー） Ｇｌの出力が信号再生回路９への起動信号
となる。立下シから５ｒの時点は、信号“１”、１０１
に対して第３図に示す関係にあシ、この時点でし゛ベル
を検出すると＠１″のときＬ１＠０”のときＨとなり、
これらが回路８へ書込まれる。
回路６はまた到来信号の立下如よ９３７以内でもパルス
を発生しこのタイミングパルスＴＰ、は方向記憶回路７
へ入力する。方向記憶回路７の回路例を第５図の等価回
路で示す。この図でＦＦｓはフリ、プ７０．プ、偽ｅ
Ｇｓはアンドゲートである。該回路７へはレシーバの一
方、本例では３の出力が入力している。本例では信号は
ケーブルｔＩＫ現われたとしてｈるから、ケーブルｔＷ
Ｏ信号は０、従ってレシーバ３の出力はＬ（インバータ
ならＨであるが、こ＼では単純ＩＣＬとする）であ）、
これが回路６のパルス発生時点（３Ｔ以内）で回路７へ
書込まれる。この回路７は、第５図から判るように記憶
内容がＬレベルのとき端子０１ヲ出力とし、逆、つまシ
ケーブルＬｘ Ｋ信号があってレシーバ５の出力変化が
あるときは端子０■を出力端とする。
を発生しこのタイミングパルスＴＰ、は方向記憶回路７
へ入力する。方向記憶回路７の回路例を第５図の等価回
路で示す。この図でＦＦｓはフリ、プ７０．プ、偽ｅ
Ｇｓはアンドゲートである。該回路７へはレシーバの一
方、本例では３の出力が入力している。本例では信号は
ケーブルｔＩＫ現われたとしてｈるから、ケーブルｔＷ
Ｏ信号は０、従ってレシーバ３の出力はＬ（インバータ
ならＨであるが、こ＼では単純ＩＣＬとする）であ）、
これが回路６のパルス発生時点（３Ｔ以内）で回路７へ
書込まれる。この回路７は、第５図から判るように記憶
内容がＬレベルのとき端子０１ヲ出力とし、逆、つまシ
ケーブルＬｘ Ｋ信号があってレシーバ５の出力変化が
あるときは端子０■を出力端とする。
回路６の出力パルスで′回路８が入力信号の＠１′″ま
たは＠０“を記憶すると該回路８は直ちに記憶内容を読
出され、その続出し出力で信号再生回路９が作動して信
号″″１”°、“０”に応じて所定時間（１１”なら７
丁、＠ａ”がら３τ）回路７ｔ−活性化する。
たは＠０“を記憶すると該回路８は直ちに記憶内容を読
出され、その続出し出力で信号再生回路９が作動して信
号″″１”°、“０”に応じて所定時間（１１”なら７
丁、＠ａ”がら３τ）回路７ｔ−活性化する。
該回路７は信号記憶回路８の出力を選択された端
子、本例でＯｓ を通して出力する。この端子０１の出
力はドライバ２に加えられ、該ドライバを通してケーブ
ルｔ１へ送出される。か＼る動作は入力信号の各立下り
毎つまシ周期１０Ｆで繰シ返し行なわれ、こうしてクー
プルｔ！から到来した入力デジタル信号は再生、増幅さ
れてケーブル１．へ送出される。信号再生回路９０回路
例を第６図に示す。この図でＩＩ ｅ ＩＩはインバー
タ、０４〜Ｇ６はアンドゲート、Ｇ１はオアゲート、Ｃ
ＴＲはカウンタであシ、オアゲート働の出力が信号記憶
回路８のリセット信号になる。
子、本例でＯｓ を通して出力する。この端子０１の出
力はドライバ２に加えられ、該ドライバを通してケーブ
ルｔ１へ送出される。か＼る動作は入力信号の各立下り
毎つまシ周期１０Ｆで繰シ返し行なわれ、こうしてクー
プルｔ！から到来した入力デジタル信号は再生、増幅さ
れてケーブル１．へ送出される。信号再生回路９０回路
例を第６図に示す。この図でＩＩ ｅ ＩＩはインバー
タ、０４〜Ｇ６はアンドゲート、Ｇ１はオアゲート、Ｃ
ＴＲはカウンタであシ、オアゲート働の出力が信号記憶
回路８のリセット信号になる。
ケーブル１．側から信号が到来した場合吃はｙ同様でレ
シーバ５の出力はオアゲート５を通ってタイミングパル
ス発生回路６および信号記憶回路８に入力されてそのＨ
，Ｌつまシ情報”１”、′０”が解読、記憶され、また
レシーバ３の出力変化が方向記憶回路７に読取られ、再
生された信号が信号再生回路９、方向記憶回路訃よびそ
の出力端Ｏ！、ドライバ４の経路でケーブルｔ１へ送出
される。
シーバ５の出力はオアゲート５を通ってタイミングパル
ス発生回路６および信号記憶回路８に入力されてそのＨ
，Ｌつまシ情報”１”、′０”が解読、記憶され、また
レシーバ３の出力変化が方向記憶回路７に読取られ、再
生された信号が信号再生回路９、方向記憶回路訃よびそ
の出力端Ｏ！、ドライバ４の経路でケーブルｔ１へ送出
される。
出力端Ｏ１または０２からドライ／（２またけ４へ入力
する再生信号はレシーバ３または１の禁止入力端子へも
入力し、該レシーバを不動作にする。これは、ドライバ
２，４の出力がレシーバ３，１で受信されて誤動作を生
じるのを回避するためである。信号再生回路９から信号
記憶回路８へ送られるリセット信号は、信号再生回路９
が動作後つまシフτまたは３τのパルスを出力したとき
発生して回路８の記憶内容をクリヤする。
する再生信号はレシーバ３または１の禁止入力端子へも
入力し、該レシーバを不動作にする。これは、ドライバ
２，４の出力がレシーバ３，１で受信されて誤動作を生
じるのを回避するためである。信号再生回路９から信号
記憶回路８へ送られるリセット信号は、信号再生回路９
が動作後つまシフτまたは３τのパルスを出力したとき
発生して回路８の記憶内容をクリヤする。
以上説明したように本発明によれば半二重デジタル伝送
路で結ばれるマスク装置とスレーブ装置間を安価な方法
で延長でき、甚だ有効である。
路で結ばれるマスク装置とスレーブ装置間を安価な方法
で延長でき、甚だ有効である。
第１図は本発明の実施例を示すブロック図、第２図は嬉
１図におけるレシーバ回路の等価回路図、第３図は信号
波形図、第４図り主筒６図は第１図における信号記憶回
路、方向記憶回路、信号再生回路の等価回路図である。 図面で１． 、１．は半二重デジタル信号伝送路、ＲＥ
Ｐは中継器、１０τは大刀信号の周期、８は信号記憶回
路、７は方向記憶回路、９は信号再生回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図 θ− 第２図 ２．４ 第３図 ピー−１０τ−門 第４図 塁
１図におけるレシーバ回路の等価回路図、第３図は信号
波形図、第４図り主筒６図は第１図における信号記憶回
路、方向記憶回路、信号再生回路の等価回路図である。 図面で１． 、１．は半二重デジタル信号伝送路、ＲＥ
Ｐは中継器、１０τは大刀信号の周期、８は信号記憶回
路、７は方向記憶回路、９は信号再生回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図 θ− 第２図 ２．４ 第３図 ピー−１０τ−門 第４図 塁
Claims (1)
- 【特許請求の範囲】 マスク装置とスレーブ装置を結ぶ半二重デジタル信号伝
送回路に挿入して使用される中継器において、 入力信号の各周期中の所定タイミングにおけるＨレベル
、Ｌレベルを書込まれる信号記憶回路と、該入力信号の
到来方向を記憶する方向記憶回路と、該信号記憶回路の
出力を受は該出力に応じた幅の信号を発生してそれを該
方向記憶回路を通して入力信号到来側とは逆の側の前記
伝送路へ送出する信号再生回路を備えることを特徴とす
る識別再生中継器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14971781A JPS5850850A (ja) | 1981-09-22 | 1981-09-22 | 識別再生中継器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14971781A JPS5850850A (ja) | 1981-09-22 | 1981-09-22 | 識別再生中継器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5850850A true JPS5850850A (ja) | 1983-03-25 |
Family
ID=15481277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14971781A Pending JPS5850850A (ja) | 1981-09-22 | 1981-09-22 | 識別再生中継器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850850A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103852A (ja) * | 1983-11-11 | 1985-06-08 | Toshiba Corp | 中継器 |
| JPS6221507A (ja) * | 1985-07-22 | 1987-01-29 | 日本碍子株式会社 | 溝付き成形体の成形装置 |
-
1981
- 1981-09-22 JP JP14971781A patent/JPS5850850A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103852A (ja) * | 1983-11-11 | 1985-06-08 | Toshiba Corp | 中継器 |
| JPS6221507A (ja) * | 1985-07-22 | 1987-01-29 | 日本碍子株式会社 | 溝付き成形体の成形装置 |
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