JPS5851457B2 - 時分割多重伝送装置 - Google Patents
時分割多重伝送装置Info
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- JPS5851457B2 JPS5851457B2 JP53164984A JP16498478A JPS5851457B2 JP S5851457 B2 JPS5851457 B2 JP S5851457B2 JP 53164984 A JP53164984 A JP 53164984A JP 16498478 A JP16498478 A JP 16498478A JP S5851457 B2 JPS5851457 B2 JP S5851457B2
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- signals
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- data
- channel
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- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1647—Subrate or multislot multiplexing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/22—Arrangements affording multiple use of the transmission path using time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は異なる速度、キャラクタ構造および加入者イン
タフェースを有する複数の調歩式データならび電信信号
を任意の組み合わせで伝送する時分割多重伝送装置に関
するものである。
タフェースを有する複数の調歩式データならび電信信号
を任意の組み合わせで伝送する時分割多重伝送装置に関
するものである。
多数の低速データを時分割多重化して高速データとして
伝送する場合の方式として、キャラクタを意識して多重
化するキャラクタ多重方式と、ビット単位で多重化を行
うビット多重方式とがある。
伝送する場合の方式として、キャラクタを意識して多重
化するキャラクタ多重方式と、ビット単位で多重化を行
うビット多重方式とがある。
前者はスタートビットとストップビットとでかこまれた
キャラクタを受信し終ってから多重化するため、送受信
では必然的に２〜３キヤラクタの遅延を生じる。
キャラクタを受信し終ってから多重化するため、送受信
では必然的に２〜３キヤラクタの遅延を生じる。
従って特にテレックス交換信号のように遅延が最小であ
ることが要求されるものには不適当である。
ることが要求されるものには不適当である。
このためＣＣＩＴＴではビット単位で多重化する方式を
標準として採用し、勧告Ｒ１０１が既に出されている。
標準として採用し、勧告Ｒ１０１が既に出されている。
従来、この種の時分割多重伝送装置では、経済性が重視
された結果、低速チャネルでの同一処理機能を集中化し
、１個の回路を時分割使用する方法がとられていた。
された結果、低速チャネルでの同一処理機能を集中化し
、１個の回路を時分割使用する方法がとられていた。
第１図は従来の時分割多重伝送装置の一構成例を示すブ
ロック図である。
ロック図である。
第１図は送信部のみの構成を示すが、受信部もデータの
流れが逆であるだけであって、構成は同様である。
流れが逆であるだけであって、構成は同様である。
第１図において、１−１．１−２．・・・・・・、１−
ｌはｌチャンネルの加入者データ信号であって、これら
の信号はそれぞれ入出力装置２−１ 、２−２ 、・・
・・・・、２−ｌのレベルコンバータ回路によって、加
入者レベルから然るべきレベル、例えばＴＴＬレベルに
変換される。
ｌはｌチャンネルの加入者データ信号であって、これら
の信号はそれぞれ入出力装置２−１ 、２−２ 、・・
・・・・、２−ｌのレベルコンバータ回路によって、加
入者レベルから然るべきレベル、例えばＴＴＬレベルに
変換される。
各出力信号１１ 、３−２ 、・・・・・・、３−ｌは
ＯＲ回路４によって集められ、調歩再生回路５に加えら
れる。
ＯＲ回路４によって集められ、調歩再生回路５に加えら
れる。
調歩再生回路５においては、時分割でｌチャンネルの調
歩再生を行うとともに、スタート、ストップのビットを
含まない信号については符号歪が除去される。
歩再生を行うとともに、スタート、ストップのビットを
含まない信号については符号歪が除去される。
調歩再生回路５の出力はフレーム同期回路６に導かれ、
時分割多重化されるとともにフレームパターンが挿入さ
れる。
時分割多重化されるとともにフレームパターンが挿入さ
れる。
フレーム同期回路６の出力は多重化信号（ＡＧ信号）７
として変復調装置（図示されず）に送られる。
として変復調装置（図示されず）に送られる。
一方、ビットカウンタ８はフレーム同期パルスごとにク
リアされながらフレーム内のビットを計数してその出力
をアドレス発生回路９へ渡す。
リアされながらフレーム内のビットを計数してその出力
をアドレス発生回路９へ渡す。
アドレス発生回路９は取り込むべきデータのチャネルの
アドレス情報を発生する。
アドレス情報を発生する。
分配回路１０はアドレス発生回路からのアドレス情報を
デコードしてスキャニングパルスを発生し、それぞれラ
イン１１−１．１１−２．・・・・・・、１１−＃を経
てそれぞれ入出力装置２−１ 、２−２ 、・・・・・
・、２−ｌに分配し、これによってデータの読み込みが
行われる。
デコードしてスキャニングパルスを発生し、それぞれラ
イン１１−１．１１−２．・・・・・・、１１−＃を経
てそれぞれ入出力装置２−１ 、２−２ 、・・・・・
・、２−ｌに分配し、これによってデータの読み込みが
行われる。
このような従来の時分割多重伝送装置の回路構成は、入
力データ速度、キャラクタ構成が同一または非常に限定
されている場合および最初からｌチャネル全部を実装し
て使用する場合、またはシステム全体の信頼度があまり
要求されないような場合には、比較的経済的なシステム
を提供できる。
力データ速度、キャラクタ構成が同一または非常に限定
されている場合および最初からｌチャネル全部を実装し
て使用する場合、またはシステム全体の信頼度があまり
要求されないような場合には、比較的経済的なシステム
を提供できる。
しかしＣＣＩＴＴ勧告ＲＩＯＩ方式Ｂのように、５０〜
３００ボーの任意の速度、７．５〜１１単位の任意のキ
ャラクタ構造を持つデータ信号の組み合わせの可能性が
求められる場合や組合わせに変更が予想される場合は、
調歩再生回路をハードウェアで構成したのでは実現が困
難である。
３００ボーの任意の速度、７．５〜１１単位の任意のキ
ャラクタ構造を持つデータ信号の組み合わせの可能性が
求められる場合や組合わせに変更が予想される場合は、
調歩再生回路をハードウェアで構成したのでは実現が困
難である。
この部分の処理をソフトウェアで行わせる場合も、チャ
ネル数が多いため汎用のプロセッサでは処理速度に限界
があり、高価な専用の高速のプロセッサを必要とし、か
つ１チヤネルのプログラムを変更する場合でも、全体の
プログラムの変更が必要となる。
ネル数が多いため汎用のプロセッサでは処理速度に限界
があり、高価な専用の高速のプロセッサを必要とし、か
つ１チヤネルのプログラムを変更する場合でも、全体の
プログラムの変更が必要となる。
さらに共通部の回路規模の増大は必然的にシステムの信
頼性を低下せしめ、高信頼度運用が求められる場合には
２重化が必要となり、装置規模が増大するだけでなくチ
ャネル数の少ないイニシアルセットアップ価格が高くな
る等の欠点があった。
頼性を低下せしめ、高信頼度運用が求められる場合には
２重化が必要となり、装置規模が増大するだけでなくチ
ャネル数の少ないイニシアルセットアップ価格が高くな
る等の欠点があった。
本発明はこのような従来技術の欠点を除去した新規な発
明であって、その目的はこれらの欠点を解決するための
より安易なプログラム手段と高いシステム信頼度とを有
するとともに、安価なイニシアルコストと十分なシステ
ムの拡張性とを具備した、マルチプロセッサによる分散
処理形式多機能時分割多重伝送装置を提供することにあ
る。
明であって、その目的はこれらの欠点を解決するための
より安易なプログラム手段と高いシステム信頼度とを有
するとともに、安価なイニシアルコストと十分なシステ
ムの拡張性とを具備した、マルチプロセッサによる分散
処理形式多機能時分割多重伝送装置を提供することにあ
る。
この目的を達成するため、本発明の時分割多重伝送装置
においては、最大ｎＸｍチャネルの低速データおよび電
信信号を時分割方式で多重化して高速データとして伝送
し、受信された高速データを低速データおよび電信信号
に分離する時分割多重伝送装置において、ｎチャネルの
信号の加入者線レベルと内部の論理レベルとの相互の変
換機能を有するレベル変換回路と、ｎチャネルの信号の
調歩再生機能とテレックス信号の波形再生機能とを有す
る第１のマイクロプロセッサと、ｎチャネルの信号のそ
れぞれを前記第１のマイクロプロセッサにおいて、実時
間で多重化するために、前記第１のマイクロプロセッサ
への割込信号をビット単位で各チャネルのデータ、電信
信号の速度に応じ、非同期に出力するプログラマブルタ
イマ回路と、該プログラマブルタイマ回路からの各チャ
ネルの割込信号を受けて、予め定められた優先順位ニ従
ッて前記マイクロプロセッサへ出力する割込制御回路と
、高速データの割り当てられたタイムスロットにデータ
を転送するために自己アドレスを設定するための設定ス
イッチと、該設定スイッチおよび共通バスからのアドレ
ス信号をデコードするためのアドレスデコーダと、前記
第１のマイクロプロセッサから共通バスを経由してデー
タの転送を行うための第１のバスドライバレシーバとか
らなるｎ個の入出力装置；最大ｍＸｎチャネルの信号の
多重化および分離機能とフレームパターンの発生・検出
・保護機能とｍＸｎチャネルのアドレス発生機能とを具
えた第２のマイクロプロセッサと、該第２のマイクロプ
ロセッサのアドレス信号を符号化するアドレスエンコー
ダと、前記第２のマイクロプロセッサから共通バスを経
由して前記各入出力装置へデータの転送を行うための第
２のバスドライバレシーバとからなる高速データ処理装
置とを具えたことを特徴としている。
においては、最大ｎＸｍチャネルの低速データおよび電
信信号を時分割方式で多重化して高速データとして伝送
し、受信された高速データを低速データおよび電信信号
に分離する時分割多重伝送装置において、ｎチャネルの
信号の加入者線レベルと内部の論理レベルとの相互の変
換機能を有するレベル変換回路と、ｎチャネルの信号の
調歩再生機能とテレックス信号の波形再生機能とを有す
る第１のマイクロプロセッサと、ｎチャネルの信号のそ
れぞれを前記第１のマイクロプロセッサにおいて、実時
間で多重化するために、前記第１のマイクロプロセッサ
への割込信号をビット単位で各チャネルのデータ、電信
信号の速度に応じ、非同期に出力するプログラマブルタ
イマ回路と、該プログラマブルタイマ回路からの各チャ
ネルの割込信号を受けて、予め定められた優先順位ニ従
ッて前記マイクロプロセッサへ出力する割込制御回路と
、高速データの割り当てられたタイムスロットにデータ
を転送するために自己アドレスを設定するための設定ス
イッチと、該設定スイッチおよび共通バスからのアドレ
ス信号をデコードするためのアドレスデコーダと、前記
第１のマイクロプロセッサから共通バスを経由してデー
タの転送を行うための第１のバスドライバレシーバとか
らなるｎ個の入出力装置；最大ｍＸｎチャネルの信号の
多重化および分離機能とフレームパターンの発生・検出
・保護機能とｍＸｎチャネルのアドレス発生機能とを具
えた第２のマイクロプロセッサと、該第２のマイクロプ
ロセッサのアドレス信号を符号化するアドレスエンコー
ダと、前記第２のマイクロプロセッサから共通バスを経
由して前記各入出力装置へデータの転送を行うための第
２のバスドライバレシーバとからなる高速データ処理装
置とを具えたことを特徴としている。
以下、実施例について詳細に説明する。
第２図は、本発明の時分割多重伝送装置の一実施例の構
成を示すブロック図である。
成を示すブロック図である。
第２図において、入出力装置（ＩＯＵ）２１−１．２１
−２゜・・・・・・、２１−ｍはそれぞれｎチャネルの
加入者線信号を処理する機能を有する。
−２゜・・・・・・、２１−ｍはそれぞれｎチャネルの
加入者線信号を処理する機能を有する。
今、入出力装置２１−１について考える。
複極電流信号またはＣＣＩＴＴ勧告Ｖ２８準拠の信号等
からなるｎチャネルの加入者入力信号ａ １．ａ ２
ｔ・・・・・・。
からなるｎチャネルの加入者入力信号ａ １．ａ ２
ｔ・・・・・・。
ａ −ｎは、入力レベルコンバータ２２において基準レ
ベルでスライスされてＴＴＬレベルに変換される。
ベルでスライスされてＴＴＬレベルに変換される。
同様に出力レベルコンバータ２３においては、ＴＴＬレ
ベルをｎチャネルの然るべき電気信号レベルｂ−１，ｂ
−２，・・・・・・、ｂ−ｎに変換して加入者へ送出す
る。
ベルをｎチャネルの然るべき電気信号レベルｂ−１，ｂ
−２，・・・・・・、ｂ−ｎに変換して加入者へ送出す
る。
マイクロプロセッサ２４はＲＯＭおよびＲＡＭ２５と内
部バスを経て結合さＬ ＲＡＭを主記憶素子としてＲＯ
Ｍに書き込まれたプログラムを実行する。
部バスを経て結合さＬ ＲＡＭを主記憶素子としてＲＯ
Ｍに書き込まれたプログラムを実行する。
これらはいずれも速度的には、汎用のデバイスによって
十分実現可能である。
十分実現可能である。
ｎチャネルのサンプリングクロックは、初期時にプログ
ラマブルタイマ２６に任意の周期に各チャネル対応でセ
ットされ得る。
ラマブルタイマ２６に任意の周期に各チャネル対応でセ
ットされ得る。
従って標準速度以外のデータも容易に収容し得る。
プログラマブルタイマ２６の出力ラインｄ−１゜ｄ−２
，・・・・・・、ｄ−ｎにはそれぞれ１〜ｎチヤネルの
基本サンプリングパルスＩＲＱ１．ＩＲＱ２゜・・・・
・・、ＩＲＱｎが発生し、このサンプリングパルスの周
期でデータの書き込み、読み出しのため、マイクロプロ
セッサ２４に割り込みがかけられる。
，・・・・・・、ｄ−ｎにはそれぞれ１〜ｎチヤネルの
基本サンプリングパルスＩＲＱ１．ＩＲＱ２゜・・・・
・・、ＩＲＱｎが発生し、このサンプリングパルスの周
期でデータの書き込み、読み出しのため、マイクロプロ
セッサ２４に割り込みがかけられる。
しかしサンプリングパルスＩＲＱ１．ＩＲＱ２．・・・
・・・ＩＲＱｎは互に非同期であるから、一つのチャネ
ルの割り、込み実行中に他の割り込みが発生する可能性
がある。
・・・ＩＲＱｎは互に非同期であるから、一つのチャネ
ルの割り、込み実行中に他の割り込みが発生する可能性
がある。
そこで割込制御回路２７によって、実行中の割込処理が
終了するまで次の割り込みを受は付けないように制御し
ている。
終了するまで次の割り込みを受は付けないように制御し
ている。
従ってマイクロプロセッサ２４に対しては常時１個の割
込信号ＩＲＱのみがラインＣを経て加えられる。
込信号ＩＲＱのみがラインＣを経て加えられる。
一方、高速データ処理装置３１と各入出力装置との間の
データ転送は、すべて共通バスｆを通じて行われ、入出
力装置２１−１．２１−２．・・・・・・２１・・・ｍ
の選択と、各ユニット内のｎチャネルの選択とはアドレ
スデコーダ２９によって行われる。
データ転送は、すべて共通バスｆを通じて行われ、入出
力装置２１−１．２１−２．・・・・・・２１・・・ｍ
の選択と、各ユニット内のｎチャネルの選択とはアドレ
スデコーダ２９によって行われる。
さらにアドレスデコーダ２９はユニットアドレススイッ
チ２８によって上記の各選択を設定できる。
チ２８によって上記の各選択を設定できる。
従ってアドレススイッチ２８によって、ユニットを任意
の場所へ実装可能となる。
の場所へ実装可能となる。
これによりアドレスデコーダ２９が共通バスｆから取り
込んだアドレス情報と、アドレススイッチ２８に設定し
た選択とが一致したアドレスでデータ転送を行うための
割り込みをかける。
込んだアドレス情報と、アドレススイッチ２８に設定し
た選択とが一致したアドレスでデータ転送を行うための
割り込みをかける。
アドレスデコーダ２９の出力ラインＣにおける信号ＮＭ
ｉはこのような割り込みのための信号であって、信号Ｎ
Ｍｉが発生したトキはマイクロプローセッサ２４は無条
件で直ちに共通バスへデータを転送する。
ｉはこのような割り込みのための信号であって、信号Ｎ
Ｍｉが発生したトキはマイクロプローセッサ２４は無条
件で直ちに共通バスへデータを転送する。
データの転送はバスドライバレシーバ３０を経て行われ
る。
る。
次に高速データ処理装置（Ｈ８Ｕ）３１は直接、共通バ
スｆを経由して入出力装置（ＩＯＵ）１−１゜１−２．
・・・・・・、１−ｍと結合している。
スｆを経由して入出力装置（ＩＯＵ）１−１゜１−２．
・・・・・・、１−ｍと結合している。
アドレスエンコーダ３２は入出力装置の番号１−ｍと、
チャネル番号１〜ｎを指定する。
チャネル番号１〜ｎを指定する。
共通バスｆとのデータの授受はバスドライバレシーバ３
３を経て行われる。
３を経て行われる。
マイクロプロセッサ３４とＲＯＭおよびＲＡＭ３５の構
成はほぼ入出力装置の場合と同様であるがＲＯＭの内容
は異なる。
成はほぼ入出力装置の場合と同様であるがＲＯＭの内容
は異なる。
高速データ処理装置３１と高速伝送路ｇとのインタフェ
ースはドライバレシーバ３６によって行われ、多重化信
号（ＡＧ倍信号として、高速モデムＣ図示されず）、ま
たはＣＣＩＴＴ勧告Ｘ２１゜Ｘ２１ｂｉｓに準拠したデ
ータ伝送装置（図示されず）へ伝送される。
ースはドライバレシーバ３６によって行われ、多重化信
号（ＡＧ倍信号として、高速モデムＣ図示されず）、ま
たはＣＣＩＴＴ勧告Ｘ２１゜Ｘ２１ｂｉｓに準拠したデ
ータ伝送装置（図示されず）へ伝送される。
第３図ａ、ｂおよびＣは入出力装置のマイクロプロセッ
サのソフトウェアを示したフローチャートである。
サのソフトウェアを示したフローチャートである。
第３図ａはメインプログラムのフローチャートを示した
ものであって、電源投入時の再スタートによってまずパ
ラメータの初期設定を行う。
ものであって、電源投入時の再スタートによってまずパ
ラメータの初期設定を行う。
初期設定時、すべての必要な状態を取り込んで、後の制
御に必要な手順を全部行った後、割込待の状態になる。
御に必要な手順を全部行った後、割込待の状態になる。
一般の制御はすべて割込制御となるが、割り込みにはｉ
ＲＱＴ 、 ｉ ＲＱ １〜ｎ 、 ＮＭ ｉの３種
類があって、次のように優先度がつけられている。
ＲＱＴ 、 ｉ ＲＱ １〜ｎ 、 ＮＭ ｉの３種
類があって、次のように優先度がつけられている。
１ＲＱＴ＜（１ＲＱ１〜ｎ）＜ＮＭｉ
ｉＲＱＴはタイマルーチンであって、各種タイマ処理と
簡単なプログラム実行による自己診断のための割込処理
である。
簡単なプログラム実行による自己診断のための割込処理
である。
１ＲＱ１〜ｎは各チャネルごとの送受信処理であって、
割込発生順に処理が行われ、割り込みの実行中に次の割
り込みが発生した場合は、前の割り込みの処理が終了す
るまで待機する。
割込発生順に処理が行われ、割り込みの実行中に次の割
り込みが発生した場合は、前の割り込みの処理が終了す
るまで待機する。
ＮＭｉは前述のように高速データ処理装置との間の割込
処理であって最も優先度が高く、この割り込みが発生し
た場合は無条件に実行される。
処理であって最も優先度が高く、この割り込みが発生し
た場合は無条件に実行される。
以上の処理終了後は再び割込待の状態になる。
このように割り込みの発生順と優先度を判断して逐次処
理が行われる。
理が行われる。
第３図すは共通バス信号処理ルーチンを示したものであ
る。
る。
割り込みＮＭｉの発生により共通バスのデータの読み込
みが行われる。
みが行われる。
データの読み込みはまずアドレス情報の読み込みが行わ
れ、次に送信（Ｓ）または受信（Ｒ）の判断が行われて
、送信の場合はマイクロプロセッサのＲＡＭ内の送信側
のデータを一時格納する領域である送信バッファのデー
タを送信して割込待状態（ＲＴ ｉ ）に戻る。
れ、次に送信（Ｓ）または受信（Ｒ）の判断が行われて
、送信の場合はマイクロプロセッサのＲＡＭ内の送信側
のデータを一時格納する領域である送信バッファのデー
タを送信して割込待状態（ＲＴ ｉ ）に戻る。
受信の場合はマイクロプロセッサのＲＡＭ内の受信側の
データを一時格納する領域である受信バッファにデータ
を格納して割込状態に戻る。
データを一時格納する領域である受信バッファにデータ
を格納して割込状態に戻る。
第３図Ｃは各チャネルの送受信処理ルーチンを示したも
のである。
のである。
割り込み１ＲＱ１〜ｎにｎチャネルの割り込みが発生す
るが、どのチャネルの割り込みが発生するかは不定であ
る。
るが、どのチャネルの割り込みが発生するかは不定であ
る。
割り込みが発生するとマイクロプロセッサ内のインデッ
クスレジスタにアドレスをセットする。
クスレジスタにアドレスをセットする。
次に送信データを人力する。
送信のタイプをここで判定し、それによって３種類のフ
ローに分れる。
ローに分れる。
第１のフローは専用線（ＬＳＤ）とタイプＡおよびタイ
プＣのテレックス信号の場合であって、送信側の調歩再
生（ＳＳＴＳＰ）が行なわれる。
プＣのテレックス信号の場合であって、送信側の調歩再
生（ＳＳＴＳＰ）が行なわれる。
第２のフローはタイプＢのテレックス信号であってかつ
キーボード信号（ＫＢ）の場合であって、この場合は送
信信号処理（ＳＫＢ）が行われる。
キーボード信号（ＫＢ）の場合であって、この場合は送
信信号処理（ＳＫＢ）が行われる。
第３のフローはタイプＢのテレックス信号であってかつ
ダイヤルパルス（ＤＬ）の場合であって、この場合は送
信信号処理（ＳＤＬ）が行われる。
ダイヤルパルス（ＤＬ）の場合であって、この場合は送
信信号処理（ＳＤＬ）が行われる。
これらの処理が終了すると受信モードになって受信デー
タを入力する。
タを入力する。
受信のタイプをここで判定し、再び３種類のフローに分
れる。
れる。
第１のフローは調歩信号の場合であって、この場合は受
信側の調歩再生（Ｒ８ＴＳＰ）を行い、最終命令として
割込待状態に戻る（ＲＴｉ）。
信側の調歩再生（Ｒ８ＴＳＰ）を行い、最終命令として
割込待状態に戻る（ＲＴｉ）。
第２のフローはタイプＢのテレックス信号のキーボード
信号の場合であって、この場合はその受信信号処理（Ｒ
ＫＢ）を行って最終命令として割込待状態に戻る。
信号の場合であって、この場合はその受信信号処理（Ｒ
ＫＢ）を行って最終命令として割込待状態に戻る。
第３のフローはタイプＢのテレックス信号のダイヤルパ
ルスの場合であって、この場合はその受信信号処理（Ｒ
ＤＬ）を行って最終命令として割込待状態に戻る。
ルスの場合であって、この場合はその受信信号処理（Ｒ
ＤＬ）を行って最終命令として割込待状態に戻る。
以上説明したように本発明の時分割多重伝送装置におい
て、入出力装置側においてプロセッサを分散して配置し
たことの効果としては、単にシステム全体の信頼度を向
上せしめるだけでなく、従来、考えられなかったような
新しい機能を、何らハードウェアの増大を伴うことなく
容易に実現できることである。
て、入出力装置側においてプロセッサを分散して配置し
たことの効果としては、単にシステム全体の信頼度を向
上せしめるだけでなく、従来、考えられなかったような
新しい機能を、何らハードウェアの増大を伴うことなく
容易に実現できることである。
例えば、データの調歩再生機能、テレックス信号におけ
るＡ、Ｂ、Ｃ，Ｄの各タイプの信号の混在する場合の処
理、さらにタイプＢの場合のダイヤルパルスまたはキー
ボード信号の符号歪の除去等の信号処理機能をチャネル
単位で自由に組み合わせることが可能であり、さらに加
入者線の障害監視、チャネルのループバック、高速伝送
路障害時の加入者線信号の極性保持、パリティピットを
有するデータのパリティチェック、オフライン時の制御
信号のインバンドでの伝送、テスト信号の発生、加入者
データの過剰歪検出および速度エラーの検出ならびに各
ユニット単位の故障診断等の各種機能がソフトウェアに
よって容易に実現される。
るＡ、Ｂ、Ｃ，Ｄの各タイプの信号の混在する場合の処
理、さらにタイプＢの場合のダイヤルパルスまたはキー
ボード信号の符号歪の除去等の信号処理機能をチャネル
単位で自由に組み合わせることが可能であり、さらに加
入者線の障害監視、チャネルのループバック、高速伝送
路障害時の加入者線信号の極性保持、パリティピットを
有するデータのパリティチェック、オフライン時の制御
信号のインバンドでの伝送、テスト信号の発生、加入者
データの過剰歪検出および速度エラーの検出ならびに各
ユニット単位の故障診断等の各種機能がソフトウェアに
よって容易に実現される。
また高速データ処理装置においてプロセッサを用いたこ
との効果として、ＣＣＩＴＴの勧告Ｒ１０１においては
、多重化方式としてＡ方式とＢ方式というまったく異な
った方式が併記されており、任意の相手方と接続可能な
らしめるためには、両方式に対応した機能を具える必要
がある。
との効果として、ＣＣＩＴＴの勧告Ｒ１０１においては
、多重化方式としてＡ方式とＢ方式というまったく異な
った方式が併記されており、任意の相手方と接続可能な
らしめるためには、両方式に対応した機能を具える必要
がある。
従来のようにハードウェア指向方式では、最低２種類の
ハードウェアが必要となるが、本発明のごとくソフトウ
ェア制御の場合は１種類のハードウェアで十分である。
ハードウェアが必要となるが、本発明のごとくソフトウ
ェア制御の場合は１種類のハードウェアで十分である。
さらにリモートループバックコードの発生等もハードウ
ェアの増加を必要としない。
ェアの増加を必要としない。
これらの機能増はプログラムのステップ数増加を伴うた
めＲＯＭ容量を増大する必要があるが、これは特に最近
のＬＳＩ技術の進歩によって、外形寸法、価格とも大き
な負担にはならない。
めＲＯＭ容量を増大する必要があるが、これは特に最近
のＬＳＩ技術の進歩によって、外形寸法、価格とも大き
な負担にはならない。
高速データ処理装置におけるマイクロプロセッサの主な
機能は、低速データの任意の高速タイムスロットへの多
重化および分離、Ａ方式およびＢ方式のフレームパター
ンの発生、検出および保護、リモートループバックコー
ドの発生と検出、ユニットの自己診断機能、高速伝送路
上のフレームビットの誤り検出および計数機能等である
。
機能は、低速データの任意の高速タイムスロットへの多
重化および分離、Ａ方式およびＢ方式のフレームパター
ンの発生、検出および保護、リモートループバックコー
ドの発生と検出、ユニットの自己診断機能、高速伝送路
上のフレームビットの誤り検出および計数機能等である
。
このように、本発明の時分割多重伝送装置においては、
多重処理機能を分散配置して処理させることにより、よ
り信頼度の高い時分割多重伝送装置がより経済的に実現
できるとともに、機能の追加、変更がハードウェアの変
更なしに遂行できる利点がある。
多重処理機能を分散配置して処理させることにより、よ
り信頼度の高い時分割多重伝送装置がより経済的に実現
できるとともに、機能の追加、変更がハードウェアの変
更なしに遂行できる利点がある。
さらに高速側データ速度を上げてシステムの拡張を図る
場合にも、入出力装置の単純な増設のみで対処できる点
が有利である。
場合にも、入出力装置の単純な増設のみで対処できる点
が有利である。
このような構成をとることにより、入出力装置にさらに
高度のインテリジエンシを特たせることか可能であり、
多様化する加入者の要求を十分溝たすことができるもの
である。
高度のインテリジエンシを特たせることか可能であり、
多様化する加入者の要求を十分溝たすことができるもの
である。
第１図は従来の時分割多重伝送装置の一構成例を示すブ
ロック図、第２図は本発明の時分割多重伝送装置の一実
施例の構成を示すブロック図、第３図ａ、ｂおよびＣは
入出力装置のマイクロプロセッサのソフトウェアを示し
たフローチャートである。 １−１．１−２．・・・・・・、１−６：加入者データ
信号、２−１ 、２−２ 、・・・・・・、２−Ａニレ
ベルコンバータ回路、３−１ 、３−２ 、・・・・・
・、 ３−Ａ ：出力信号、４：ＯＲ回路、５：調歩再
生回路、６：フレーム同期回路、７：多重化信号（ＡＧ
信号）、８：ピットカウンタ、９ニアドレス発生回路、
１０分配回路、１１−１．１１−２．・・・・・・１１
−７：ライン、２１−１．２１−２．・・・・・・２１
−ｍ：入出力装置、２２：入力レベルコンバータ、２３
：出力レベルコンバータ、２４：マイクロプロセッサ、
２５ ： ＲＯＭおよびＲＡＭ、２６：プログラマブル
タイマ、２７：制御回路、２８：ユニットアドレススイ
ッチ、２９ニアドレスデコーダ、３０：バスドライバレ
シーバ、３１：高速データ処理装置、３２ニアドレスエ
ンコーダ、３３：バスドライバレシーバ、３４：マイク
ロプロセッサ、３５：ＲＯＭおよびＲＡＭ、３６：ドラ
イバレシーバ。
ロック図、第２図は本発明の時分割多重伝送装置の一実
施例の構成を示すブロック図、第３図ａ、ｂおよびＣは
入出力装置のマイクロプロセッサのソフトウェアを示し
たフローチャートである。 １−１．１−２．・・・・・・、１−６：加入者データ
信号、２−１ 、２−２ 、・・・・・・、２−Ａニレ
ベルコンバータ回路、３−１ 、３−２ 、・・・・・
・、 ３−Ａ ：出力信号、４：ＯＲ回路、５：調歩再
生回路、６：フレーム同期回路、７：多重化信号（ＡＧ
信号）、８：ピットカウンタ、９ニアドレス発生回路、
１０分配回路、１１−１．１１−２．・・・・・・１１
−７：ライン、２１−１．２１−２．・・・・・・２１
−ｍ：入出力装置、２２：入力レベルコンバータ、２３
：出力レベルコンバータ、２４：マイクロプロセッサ、
２５ ： ＲＯＭおよびＲＡＭ、２６：プログラマブル
タイマ、２７：制御回路、２８：ユニットアドレススイ
ッチ、２９ニアドレスデコーダ、３０：バスドライバレ
シーバ、３１：高速データ処理装置、３２ニアドレスエ
ンコーダ、３３：バスドライバレシーバ、３４：マイク
ロプロセッサ、３５：ＲＯＭおよびＲＡＭ、３６：ドラ
イバレシーバ。
Claims (1)
- １ 最大ｎＸｍチャネルの低速データおよび電信信号を
時分割方式を多重化して高速データとして伝送し、受信
された高速データを低速データおよび電信信号に分離す
る時分割多重伝送装置において、ｎチャネルの信号の加
入者線レベルと内部の論理レベルとの相互の変換機能を
有するレベル変換回路と、ｎチャネルの信号の調歩再生
機能とテレックス信号の波形再生機能とを有する第１の
マイクロプロセッサと、ｎチャネル信号のそれぞれを前
記第１のマイクロプロセッサにおいて、実時間で多重化
するために、前記第１のマイクロプロセッサへの割込を
ビット単位で各チャネルのデータ、電信信号の速度に応
じ、非同期に出力するプログラマブルタイマ回路と、該
プログラマブルタイマ回路からの各チャネルの割込信号
を受けて、予め定められた優先順位に従って前記マイク
ロプロセッサへ出力する割込制御回路と、高速データの
割り当てられたタイムスロットにデータを転送するため
に自己アドレスを設定するための設定スイッチと、該設
定スイッチおよび共通バスからのアドレス信号をデコー
ドするためのアドレスデコーダと、前記第１のマイクロ
プロセッサから共通バスを経由してデータの転送を行う
ための第１のバスドライバレシーバとからなるｍ個の入
出力装置；最大ｍＸｎチャネルの信号の多重化および分
離機能とフレームパターンの発生・検出・保護機能とｍ
Ｘｎチャネルのアドレス発生機能とを具えた第２のマイ
クロプロセッサと、該第２のマイクロプロセッサのアド
レス信号を符号化するアドレスエンコーダと、前記第２
のマイクロプロセッサから共通バスを経由して前記各入
出力装置へデータの転送を行うための第２のバスドライ
バレシーバとからなる高速データ処理装置とを具えたこ
とを特徴とする時分割多重伝送装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53164984A JPS5851457B2 (ja) | 1978-12-28 | 1978-12-28 | 時分割多重伝送装置 |
| US06/101,692 US4313193A (en) | 1978-12-28 | 1979-12-10 | Time division multiplex transmission apparatus |
| DE2951426A DE2951426C2 (de) | 1978-12-28 | 1979-12-20 | Zeitmultiplexübertragungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53164984A JPS5851457B2 (ja) | 1978-12-28 | 1978-12-28 | 時分割多重伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55102945A JPS55102945A (en) | 1980-08-06 |
| JPS5851457B2 true JPS5851457B2 (ja) | 1983-11-16 |
Family
ID=15803615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53164984A Expired JPS5851457B2 (ja) | 1978-12-28 | 1978-12-28 | 時分割多重伝送装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4313193A (ja) |
| JP (1) | JPS5851457B2 (ja) |
| DE (1) | DE2951426C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210087479A (ko) * | 2018-10-31 | 2021-07-12 | 다이니폰 인사츠 가부시키가이샤 | 배선 기판 및 배선 기판의 제조 방법 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4460993A (en) * | 1981-01-12 | 1984-07-17 | General Datacomm Industries Inc. | Automatic framing in time division multiplexer |
| US4497045A (en) * | 1981-04-20 | 1985-01-29 | Tesco Engineering Company | Seismic system with signal multiplexers |
| US4471480A (en) * | 1981-12-23 | 1984-09-11 | International Telephone And Telegraph Corporation | Programmable controller for a TDM digital multiplexer-demultiplexer combination |
| US4523310A (en) * | 1983-01-28 | 1985-06-11 | Gould Computer Systems Inc. | Synchronous communications multiplexer |
| US4905219A (en) * | 1983-09-22 | 1990-02-27 | Aetna Life Insurance Company | Three level distributed control for networking I/O devices |
| FR2587861B1 (fr) * | 1985-09-23 | 1987-11-13 | Devault Michel | Allocateur pour bus distribue a des sources de donnees asynchrones |
| US4734696A (en) * | 1985-12-02 | 1988-03-29 | Telenex Corporation | System and method for transmitting information |
| EP0660555A3 (en) * | 1989-01-09 | 1995-09-13 | Fujitsu Ltd | Device for multiplexing and demultiplexing digital signals. |
| JP2962886B2 (ja) * | 1991-07-19 | 1999-10-12 | 三菱電機株式会社 | Ｔｄｍａ処理装置 |
| JP3277694B2 (ja) * | 1994-05-25 | 2002-04-22 | ソニー株式会社 | 通信方法 |
| US6016531A (en) * | 1995-05-26 | 2000-01-18 | International Business Machines Corporation | Apparatus for performing real time caching utilizing an execution quantization timer and an interrupt controller |
| CN110391863B (zh) * | 2019-09-02 | 2020-12-01 | 北京润科通用技术有限公司 | 一种数据传输控制方法及系统 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3366737A (en) * | 1963-11-21 | 1968-01-30 | Itt | Message switching center for asynchronous start-stop telegraph channels |
| GB1057647A (en) * | 1964-10-16 | 1967-02-01 | Creed & Co Ltd | Improvements in or relating to teleprinter apparatus |
| FR2122102A5 (ja) * | 1971-01-11 | 1972-08-25 | Siemens Spa Italiana | |
| US3749841A (en) * | 1972-01-06 | 1973-07-31 | Databit Inc | Time division multiplexing for telex signals |
| US3862373A (en) * | 1972-01-06 | 1975-01-21 | Databit Inc | Adaptive sampling rate time division multiplexer and method |
| US3752933A (en) * | 1972-01-06 | 1973-08-14 | Databit Inc | Bit regeneration for time division multiplexers |
| JPS5434563B2 (ja) * | 1974-07-04 | 1979-10-27 | ||
| DE2512303B1 (de) * | 1975-03-20 | 1976-07-08 | Siemens Ag | Schaltungsanordnung zur empfangsseitigen stopschrittverlaengerung bei der zeichenrahmen-gebundenen zeitmultiplex-uebertragung von daten |
-
1978
- 1978-12-28 JP JP53164984A patent/JPS5851457B2/ja not_active Expired
-
1979
- 1979-12-10 US US06/101,692 patent/US4313193A/en not_active Expired - Lifetime
- 1979-12-20 DE DE2951426A patent/DE2951426C2/de not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210087479A (ko) * | 2018-10-31 | 2021-07-12 | 다이니폰 인사츠 가부시키가이샤 | 배선 기판 및 배선 기판의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2951426C2 (de) | 1981-12-03 |
| JPS55102945A (en) | 1980-08-06 |
| US4313193A (en) | 1982-01-26 |
| DE2951426A1 (de) | 1980-07-31 |
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