JPS5851460B2 - ワ−ドイチケンシユツカイロ - Google Patents
ワ−ドイチケンシユツカイロInfo
- Publication number
- JPS5851460B2 JPS5851460B2 JP50080411A JP8041175A JPS5851460B2 JP S5851460 B2 JPS5851460 B2 JP S5851460B2 JP 50080411 A JP50080411 A JP 50080411A JP 8041175 A JP8041175 A JP 8041175A JP S5851460 B2 JPS5851460 B2 JP S5851460B2
- Authority
- JP
- Japan
- Prior art keywords
- word
- pulse
- synchronization
- circuit
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はディジタル信号をＭ値のパルス位置変調方式に
よって伝送する通信装置の受信機におけるワード同期回
路に関する。
よって伝送する通信装置の受信機におけるワード同期回
路に関する。
ディジタル信号をパルス位置変調方式で伝送する方式と
して、１ワードでｎビットの情報量をもつディジタル信
号入力にしたがってＭ個のタイムスロットのうちの対応
する１個のタイムスロットで伝送路にパルスを送出する
方式が考えられる。
して、１ワードでｎビットの情報量をもつディジタル信
号入力にしたがってＭ個のタイムスロットのうちの対応
する１個のタイムスロットで伝送路にパルスを送出する
方式が考えられる。
この場合、受信側では元のｎビットのディジタル信号に
復調するためにＭ個のタイムスロットのはじめを知るこ
と、すなわち、ワード同期が必要となる。
復調するためにＭ個のタイムスロットのはじめを知るこ
と、すなわち、ワード同期が必要となる。
このワード同期をとるため、一般には１ワード毎に、ま
たは数ワード毎に同期信号を挿入するか、ＰＰＭ方式に
おいては−ワードに一個のパルスを送信するという性質
を利用してワード内パルスを計数してワード位相の異常
を検出する方法がある。
たは数ワード毎に同期信号を挿入するか、ＰＰＭ方式に
おいては−ワードに一個のパルスを送信するという性質
を利用してワード内パルスを計数してワード位相の異常
を検出する方法がある。
同期パルスを挿入する方法では、パルスのデユーティフ
ァクタの増加、したがって伝送効率の低下を生じ、更に
回路が複雑となる。
ァクタの増加、したがって伝送効率の低下を生じ、更に
回路が複雑となる。
またワード内パルス数を検出する方法では、ワード内に
常にＮ個の信号パルスが発生しないタイムスロットを有
するＰＰＭ方式においては、受信側において設定したワ
ード位置と受信パルスに対する正しいワード位置との間
のずれが（Ｎ−１）タイムスロット以下の場合、ワード
同期はずれと判定することが不可能であるため、一度こ
のようなずれが生じると正しい同期状態に移行すること
ができない。
常にＮ個の信号パルスが発生しないタイムスロットを有
するＰＰＭ方式においては、受信側において設定したワ
ード位置と受信パルスに対する正しいワード位置との間
のずれが（Ｎ−１）タイムスロット以下の場合、ワード
同期はずれと判定することが不可能であるため、一度こ
のようなずれが生じると正しい同期状態に移行すること
ができない。
本発明は、１ワード内に常にＮ個の信号パルスを発生し
ないタイムスロットを有するＭ値のパルス位置変調（Ｐ
ＰＭ）方式において、ワード位置のずれが（Ｎ−１）タ
イムスロット以下の場合にもワード同期はずれを検出で
きるワード位置検出回路を提供する。
ないタイムスロットを有するＭ値のパルス位置変調（Ｐ
ＰＭ）方式において、ワード位置のずれが（Ｎ−１）タ
イムスロット以下の場合にもワード同期はずれを検出で
きるワード位置検出回路を提供する。
以下、図面に従って本発明を説明する。
第１図はこの発明を適用できるパルス位置変調方式の原
理を示すパルス波形図であり、３ビツトのディジタル信
号を８個のタイムスロットの１つに対応させる場合、即
ちｎ ＝ ３、Ｍ＝８値、Ｎ＝７スロツトの例である。
理を示すパルス波形図であり、３ビツトのディジタル信
号を８個のタイムスロットの１つに対応させる場合、即
ちｎ ＝ ３、Ｍ＝８値、Ｎ＝７スロツトの例である。
８値の入カテイジタル量ａｉを期間ＴｉのうちのＯ〜７
番目の信号タイムスロットの内のいずれかに対応させて
送出する。
番目の信号タイムスロットの内のいずれかに対応させて
送出する。
差動変換回路を用いて先行するワード期間Ｔｉ−１中の
パルスを期準位相として該当ワードのパルス位置を定め
る差動型パルス位置変調方式においてもワード内パルス
数は常に１個となり、本発明を同じように適用できる。
パルスを期準位相として該当ワードのパルス位置を定め
る差動型パルス位置変調方式においてもワード内パルス
数は常に１個となり、本発明を同じように適用できる。
第１図のようなパルス位置変調方式におけるワ−ド同期
操作は、送信側におけるワード期間Ｔｉと伝送パルス列
の時間関係と同じ時間関係を受信パルス列に対して持つ
受信側ワード期間Ｔｉ′を作り出すことである。
操作は、送信側におけるワード期間Ｔｉと伝送パルス列
の時間関係と同じ時間関係を受信パルス列に対して持つ
受信側ワード期間Ｔｉ′を作り出すことである。
第２図は本発明によるワード位置検出を備えたワード同
期回路のブロック図である。
期回路のブロック図である。
受信側ワード期間Ｔｉ′が正しいワード位置にあるかど
うかを端子１に加えられた受信パルスによってワード位
置検出回路２が検出する。
うかを端子１に加えられた受信パルスによってワード位
置検出回路２が検出する。
積分判定回路３においてその検出出力を積分することに
よって伝送路誤りに起因する誤った判定を少なくしたう
えでワード同期が正しく行なわれているかどうかを判定
する。
よって伝送路誤りに起因する誤った判定を少なくしたう
えでワード同期が正しく行なわれているかどうかを判定
する。
ワード同期が正しく行なわれていないと判定されたとき
はワード同期制御回路４を起動し、タイミング回路５の
動作を１タイムスロツトずらせて上述の検出・判定をく
り返し行い、正しいワード位置に合うと以後はこの同期
状態を安定に保つように動作する。
はワード同期制御回路４を起動し、タイミング回路５の
動作を１タイムスロツトずらせて上述の検出・判定をく
り返し行い、正しいワード位置に合うと以後はこの同期
状態を安定に保つように動作する。
以上の如く、ワード同期の判定、引込動作は通常のフレ
ーム同期と同様である。
ーム同期と同様である。
次に本発明によるワード位置検出回路２について説明す
る。
る。
ワード位置検出回路２においては受信パルスが休止期間
Ｎｉ２中に生起しないかどうかをまず検出する。
Ｎｉ２中に生起しないかどうかをまず検出する。
伝送路誤りに起因してＮｉ’−１中にパルスが生起した
場合に同期はずれと判定することのないようにＮｉ’−
１の前後の期間Ｍｉ’−１，Ｍｉ’における受信パルス
数が１．Ｏあるいは０，１のとき検出出力を発生する。
場合に同期はずれと判定することのないようにＮｉ’−
１の前後の期間Ｍｉ’−１，Ｍｉ’における受信パルス
数が１．Ｏあるいは０，１のとき検出出力を発生する。
一方Ｍｉ’−１およびＭｉ′中の受信パルス数がともに
１の場合にはリセット信号を発生し、これは積分判定回
路中に積分された検出出力のリセットに用いられ、伝送
路誤りに起因する誤った同期はずれ判定が防止される。
１の場合にはリセット信号を発生し、これは積分判定回
路中に積分された検出出力のリセットに用いられ、伝送
路誤りに起因する誤った同期はずれ判定が防止される。
その理由を以下に述べる。
ワード期間Ｔｉ′が正しい時間位置からずれているとき
の前記検出出力およびリセット信号の発生確率を各々Ｐ
１．Ｐ２、正しい時間位置にあるときの前記検出出力お
よびリセット信号の発生確率を各々Ｐ３．Ｐ４とすると
次のように表わされる。
の前記検出出力およびリセット信号の発生確率を各々Ｐ
１．Ｐ２、正しい時間位置にあるときの前記検出出力お
よびリセット信号の発生確率を各々Ｐ３．Ｐ４とすると
次のように表わされる。
（Ｍ−Ｌ）Ｌ／Ｍ２ ・・・Ｌ＜Ｎ２２キ（
Ｍ２＋ ２Ｌ２−２ＭＬ −２ＬＮ＋ＭＮ ） Ｎ７Ｍ
３・・−Ｎ＜Ｌ＜Ｍ Ｍ＋Ｎ−Ｌ）（Ｌ−Ｎ）／Ｍ２・・・Ｍ＜Ｌ＜Ｍ十Ｎ−
ト Ｍ−Ｌ Ｐ −ｅＩ （Ｎ＋Ｌ） ・”Ｌ＜Ｎ２
−Ｍ− −Ｌ ） （Ｌ −Ｎ ） Ｎ７Ｍ” ・・・Ｎ＜Ｌ
＜Ｍ（Ｌ−Ｎ）（Ｎ（Ｌ−Ｎ）／Ｍ＋Ｍ＋Ｎ−Ｌ）・・
・Ｍ＜ Ｌ ＜ Ｍ＋Ｎ Ｐ３′Ｆ−Ｐｅｉ−Ｎ・２・Ｐｅ。
Ｍ２＋ ２Ｌ２−２ＭＬ −２ＬＮ＋ＭＮ ） Ｎ７Ｍ
３・・−Ｎ＜Ｌ＜Ｍ Ｍ＋Ｎ−Ｌ）（Ｌ−Ｎ）／Ｍ２・・・Ｍ＜Ｌ＜Ｍ十Ｎ−
ト Ｍ−Ｌ Ｐ −ｅＩ （Ｎ＋Ｌ） ・”Ｌ＜Ｎ２
−Ｍ− −Ｌ ） （Ｌ −Ｎ ） Ｎ７Ｍ” ・・・Ｎ＜Ｌ
＜Ｍ（Ｌ−Ｎ）（Ｎ（Ｌ−Ｎ）／Ｍ＋Ｍ＋Ｎ−Ｌ）・・
・Ｍ＜ Ｌ ＜ Ｍ＋Ｎ Ｐ３′Ｆ−Ｐｅｉ−Ｎ・２・Ｐｅ。
Ｐ４中ＮＰｅ１
ここでＭは１ワ一ド期間中のタイムスロットの数、Ｌは
ワード期間Ｔｉ′が正しい時間位置にないときの時間ず
れをタイムスロット数で表わしたもの、Ｎは送り側にお
いてパルスを生起させない休止スロットの数、Ｐｅｉ、
Ｐｅｏ は各々伝送路におけるパルス挿入及び消失誤
り率である。
ワード期間Ｔｉ′が正しい時間位置にないときの時間ず
れをタイムスロット数で表わしたもの、Ｎは送り側にお
いてパルスを生起させない休止スロットの数、Ｐｅｉ、
Ｐｅｏ は各々伝送路におけるパルス挿入及び消失誤
り率である。
高次誤りによる項は省略しである。
正しくワード周期がとれているにもかかわらず伝送路誤
りによってワード同期がはずれていると判定することを
防ぐにはＰＣＭ方式においてフレーム同期安定化に使用
されていると同様の方法が適用できる。
りによってワード同期がはずれていると判定することを
防ぐにはＰＣＭ方式においてフレーム同期安定化に使用
されていると同様の方法が適用できる。
ここではその一方法について説明する。
積分判定回路において検出出力を９１個計数した場合に
ワード同期はずれと判定し、リセット信号を９２個計数
した場合にｑｌに対する計数をリセットする構成にし、
Ｐ３ｑ２（Ｐ４ｑ２ に設定しておけば、ワード同期
のはずれる確率は減少して、ワード同期安定化が遠戚で
きる。
ワード同期はずれと判定し、リセット信号を９２個計数
した場合にｑｌに対する計数をリセットする構成にし、
Ｐ３ｑ２（Ｐ４ｑ２ に設定しておけば、ワード同期
のはずれる確率は減少して、ワード同期安定化が遠戚で
きる。
一方、ワード同期がはずれていない場合、通常の通信状
態ではビット誤り率は１０−３ あるいは１０−４ 以
下の小さい値で使用されるのでＰｅｉ。
態ではビット誤り率は１０−３ あるいは１０−４ 以
下の小さい値で使用されるのでＰｅｉ。
Ｐｅｏ はともに非常に小さい値であるため、Ｌ〈Ｎお
よびＭくＬ＜Ｍ＋Ｎの場合にはＰｌ〉〉Ｐ２となる。
よびＭくＬ＜Ｍ＋Ｎの場合にはＰｌ〉〉Ｐ２となる。
またＮ＜Ｌ＜Ｍの場合にはＮ Ｍ−Ｌ Ｍ−Ｌ＋
Ｎ Ｌ−Ｎ ２Ｌ−ＭＰｌ−Ｐ２ニー・（・□十−
・−） Ｍ？ Ｍ Ｍ Ｍ であるから２Ｌ≧ＭになるようＭ、Ｌ、Ｎの組み合わせ
を選択すれば、Ｐｌ〉Ｐ２となることがわかる０ 次に本発明によるワード位置検出回路を使用したワード
同期回路の実施例を第３図に示す。
Ｎ Ｌ−Ｎ ２Ｌ−ＭＰｌ−Ｐ２ニー・（・□十−
・−） Ｍ？ Ｍ Ｍ Ｍ であるから２Ｌ≧ＭになるようＭ、Ｌ、Ｎの組み合わせ
を選択すれば、Ｐｌ〉Ｐ２となることがわかる０ 次に本発明によるワード位置検出回路を使用したワード
同期回路の実施例を第３図に示す。
第３図はＭ＝８ 、Ｎ＝７の場合の実施例である。
Ｄフリップフロップ１５，１６，１７，１８およびゲー
ト２２，２３，２４は前記ワード位置検出回路を構威し
、Ｄフリップフロップ１９ 、２０゜２１およびゲート
２５は積分判定回路をまたゲート２６はワード同期制御
回路を構成している。
ト２２，２３，２４は前記ワード位置検出回路を構威し
、Ｄフリップフロップ１９ 、２０゜２１およびゲート
２５は積分判定回路をまたゲート２６はワード同期制御
回路を構成している。
端子１１，１２．１３には各々クロックパルス、ワード
の境界を示すワードパルスおよびワードパルスより８タ
イムスロット遅れパルスが供給される。
の境界を示すワードパルスおよびワードパルスより８タ
イムスロット遅れパルスが供給される。
受信したＰＰＭパルスは端子１０に供給される。
ワードパルスおよびワードパルスより８タイムスロット
遅れたパルスはクロックパルスよす計数回路を使用して
簡単に作り出せるのでここではその回路については述べ
ない。
遅れたパルスはクロックパルスよす計数回路を使用して
簡単に作り出せるのでここではその回路については述べ
ない。
しかしこれ等２種ノパルスは受信側において受信ＰＰＭ
パルスとは無関係に合成したものであるから、ＰＰＭパ
ルスとの位相関係を正しく定めなければならない。
パルスとは無関係に合成したものであるから、ＰＰＭパ
ルスとの位相関係を正しく定めなければならない。
このため以下に説明する回路によってこれら２種のパル
スを１タイムスロツトづつ順次ずらせてＰＰＭパルスと
正しい位相関係にまでシフトさせる０ 第４図Ａにおいてａｌ １ ａ２１ ａ３は各々クロッ
クパルス、ワードパルスおよび８タイムスロット遅れた
ワードパルスである。
スを１タイムスロツトづつ順次ずらせてＰＰＭパルスと
正しい位相関係にまでシフトさせる０ 第４図Ａにおいてａｌ １ ａ２１ ａ３は各々クロッ
クパルス、ワードパルスおよび８タイムスロット遅れた
ワードパルスである。
Ｄフリップフロップ１５の出力ａ５はＰＰＭパルスａ４
によって論理１となりａ２およびａ３パルスの立上りに
よって論理″Ｏ”となる。
によって論理１となりａ２およびａ３パルスの立上りに
よって論理″Ｏ”となる。
Ｄフリップフロップ１６の出力ａ６はａ２パルスの立上
りにおけるａ、の状態で定まり、あるワード期間中のａ
３パルスとａ２パルスの間にＰＰＭパルスが加えられる
と次の１ワ一ド期間中論理“１”を保つ。
りにおけるａ、の状態で定まり、あるワード期間中のａ
３パルスとａ２パルスの間にＰＰＭパルスが加えられる
と次の１ワ一ド期間中論理“１”を保つ。
つまり、Ｎｉ中にパルスが発生するとＴｉ＋１期間中は
論理″′１”となる。
論理″′１”となる。
Ｄフリップフロップ１７，１８の出力ａ７ｔａｇは各々
ＭｉおよびＭｉ−を中のＰＰＭパルスの数が１以上のと
き論理″′１”となる。
ＭｉおよびＭｉ−を中のＰＰＭパルスの数が１以上のと
き論理″′１”となる。
従ってゲート２３の出力ａ、は２ワード連続してＰＰＭ
パルスが１個以上のとき論理″′０”となる。
パルスが１個以上のとき論理″′０”となる。
またゲート２４の出力ａ１ｏはＮｉ−１中にＰＰＭパル
スが存在したときＮｉの初めの時点で論理１″０″とな
り、クロックパルスの１／２周期後に論理”１”にもど
り、このときＤフリップフロップ１９はＱ、の論理状態
を読み込む。
スが存在したときＮｉの初めの時点で論理１″０″とな
り、クロックパルスの１／２周期後に論理”１”にもど
り、このときＤフリップフロップ１９はＱ、の論理状態
を読み込む。
第４図Ａにおいては、Ｎｉヨ中にパルスが有るため、Ｎ
ｉの初にａｌｏに負のパルスが発生し、Ｍｉにパルスが
ないのでａ、出力は正となりａ、１はＮｉ中において論
理″′１”に変る。
ｉの初にａｌｏに負のパルスが発生し、Ｍｉにパルスが
ないのでａ、出力は正となりａ、１はＮｉ中において論
理″′１”に変る。
次に第４図ＢにおいてはＭ・ “ において１＋Ｊ−
１ ＰＰＭパルスａ４が発生せず、Ｎｉ＋ｊ□ｔＭｉ十ｊに
おいて発生しているので第４図Ａと同様の動作によりａ
ｘ□に負パルスが発生する時点のａ９は論理″１′′で
あるためａｌ、は論理″′１”を保つ。
１ ＰＰＭパルスａ４が発生せず、Ｎｉ＋ｊ□ｔＭｉ十ｊに
おいて発生しているので第４図Ａと同様の動作によりａ
ｘ□に負パルスが発生する時点のａ９は論理″１′′で
あるためａｌ、は論理″′１”を保つ。
一方この時点の直前においても第４図Ａの結果としてａ
ｌｌは論理″１”であるから、ａ１□もこの時点におい
て論理″１”に変る。
ｌｌは論理″１”であるから、ａ１□もこの時点におい
て論理″１”に変る。
このためゲート２５の出立ａ１３は論理Ｎ １ ｔｔと
なりＤフリップフロップ２１の出力ａ１４は１クロック
周期だけ論理″０”となり、ゲート２６の出力ａ７．に
は１周期だけパルスの抜けたクロックパルスが生じる。
なりＤフリップフロップ２１の出力ａ１４は１クロック
周期だけ論理″０”となり、ゲート２６の出力ａ７．に
は１周期だけパルスの抜けたクロックパルスが生じる。
一方ａ１４が０”になると同時にＤフリップフロップ１
９．２０はリセットされ、ａ１□、ａ１２は０となる。
９．２０はリセットされ、ａ１□、ａ１２は０となる。
以上説明したようにＮ期間中にパルスがあるという条件
のもとにその前後のＭ期間のいずれか一方にのみパルス
があるという状態が２度連続するとクロックパルスが１
周期だけ禁止されてＰＰＭパルスとワードパルスの位相
が１タイムスロツトだけシフトする。
のもとにその前後のＭ期間のいずれか一方にのみパルス
があるという状態が２度連続するとクロックパルスが１
周期だけ禁止されてＰＰＭパルスとワードパルスの位相
が１タイムスロツトだけシフトする。
第５図は積分判定回路のリセット動作を説明するタイム
チャートである。
チャートである。
期間Ｍｋ−１，Ｎｋ−０、およびＭｋのすべてにＰＰＭ
パルスがあるため、ａｌＯに生じた負パルスの立上りの
時点においてａ、が論理″″Ｏ”であるためこの時点の
後においてａｌ、がＯとなり、この時点の前に３１１が
すてに１”になっていてもａｌ３の出力は０”を保持す
る。
パルスがあるため、ａｌＯに生じた負パルスの立上りの
時点においてａ、が論理″″Ｏ”であるためこの時点の
後においてａｌ、がＯとなり、この時点の前に３１１が
すてに１”になっていてもａｌ３の出力は０”を保持す
る。
このようにこの実施例においては（ｈ ” ２ｓ Ｑ２
＝１である。
＝１である。
以上説明したようにワード位置のずれがＮスロットより
小さくともワード同期はずれを検出できる利点がある。
小さくともワード同期はずれを検出できる利点がある。
第１図は、本発明を適用できるＰＰＭ方式のタイムチャ
ートの一例を、第２図は、本発明のワード位置検出回路
を有するワード同期回路のブロック図を、第３図は本発
明によるワード位置検出回路を使用したワード同期回路
の具体例を、第４図、第５図は第３図における各部の波
形図をそれぞれ示す。 ２：ワード位置検出回路、３：積分判定回路、４：ワー
ド同期制御回路、５：タイミング回路。
ートの一例を、第２図は、本発明のワード位置検出回路
を有するワード同期回路のブロック図を、第３図は本発
明によるワード位置検出回路を使用したワード同期回路
の具体例を、第４図、第５図は第３図における各部の波
形図をそれぞれ示す。 ２：ワード位置検出回路、３：積分判定回路、４：ワー
ド同期制御回路、５：タイミング回路。
Claims (1)
- １ ワード期間中に１個の信号パルスを生起させ、かつ
１ワ一ド期間中に信号パルスが常に全く生起しない連続
したＮ個タイムスロットを有するＭ値のパルス位置変調
方式において、受信タイミング回路により設定されたＮ
個のタイムスロット内に受信パルスが発生したとき、こ
のＮ個のタイムスロットの前後の受信側で設定したワー
ド内のいずれか一方のみのいずれかに生起する受信パル
スを検出し、この検出より受信側で設定したワード位相
のずれを判定するようにしたことを特徴とするワード位
置検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50080411A JPS5851460B2 (ja) | 1975-06-27 | 1975-06-27 | ワ−ドイチケンシユツカイロ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50080411A JPS5851460B2 (ja) | 1975-06-27 | 1975-06-27 | ワ−ドイチケンシユツカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS524101A JPS524101A (en) | 1977-01-13 |
| JPS5851460B2 true JPS5851460B2 (ja) | 1983-11-16 |
Family
ID=13717539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50080411A Expired JPS5851460B2 (ja) | 1975-06-27 | 1975-06-27 | ワ−ドイチケンシユツカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851460B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63254688A (ja) * | 1987-04-10 | 1988-10-21 | 東京エレクトロン株式会社 | 回路基板 |
-
1975
- 1975-06-27 JP JP50080411A patent/JPS5851460B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63254688A (ja) * | 1987-04-10 | 1988-10-21 | 東京エレクトロン株式会社 | 回路基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS524101A (en) | 1977-01-13 |
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