JPS6359621B2

JPS6359621B2 -

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Publication number: JPS6359621B2
Application number: JP57022188A
Authority: JP
Priority date: 1981-05-19
Filing date: 1982-02-16
Publication date: 1988-11-21
Also published as: EP0065641A1; JPS57192148A; DE3266899D1; EP0065641B1

Description

【発明の詳細な説明】発明の分野本発明は広い意味で通信の同期方式に関するも
のであり、より具体的に言えば、時分割多元接続
（TDMA）通信リンクにおける同期獲得に関する
ものである。

発明の背景従来のTDMA通信ネツトワークでは、着信局
が基準局から同期を獲得することは、一般に発信
局からの制御メツセージ同報通信に分離した同期
パターンを含めることによつて実現されている。
これらの分離同期パターンは、データ伝送ストリ
ーム全体の中で大きな帯域幅を占める。

先行技術では同期コードをデータ・ストリーム
中に組み込むためにいくつかの試みが行なわれて
きた。例えば、R.A.Scholtz、“Codeswith
Synchrnization Capability、”IEEE
Transactions on Information Theory、IT−12
巻、２号、1966年４月、135〜142頁では、コード
記号ストリーム中の所与の位置にある区切り点
を、当該位置の近隣にある他のコード記号の観察
によつて決定できるという特性をもつ同期化可能
コードについて記述している。しかし、Scholtz
の文献の技術は、なお、データ・ストリーム中に
特定の一意的な同期ビツト・パターンが存在する
という欠点をもつている。先行技術では、フレー
ム同期装置がフレーム中の全ビツトを同時に検査
し、あるフレーム指示ビツトを示すパターンにつ
いて隣接フレーム中の対応するビツトを比較する
ことによつて、直列データ・ストリーム中のフレ
ーム指示ビツトを識別し、TDMA伝送ネツトワ
ーク中のフレーム同期を獲得しようとする他の試
みが行われてきた。この種の先行技術のシステム
は、フレーム・ビツト検出器および、フレーム・
ビツトの推定到着時間に信号を内部的に発生させ
るための回路を含んでおり、さらにこの信号の累
算カウントが検出されたフレーム・ビツトの累算
カウントを予め定めた閾値だけ超えた場合に同期
損失を示すための比較回路を含んでいる。しか
し、この方法は、また、データ・ストリーム中の
追加データ・ビツトを使用しなければならないと
いう欠点をもつ。先行技術では、自動相関インパ
ルス・パターンをもつ特別なビツト列を探索する
ことによつて同期を獲得しようとする、さらに別
の試みも行なわれている。これらの技術もまた、
同期の獲得を可能にするためにデータ・ストリー
ム中に追加的な独立のビツトを含めなければなら
ないという欠点をもつている。

本発明の目的従つて本発明の目的は、TDMA通信ネツトワ
ークにおいて同期を獲得するための改良された技
術を提供することにある。

本発明の他の目的は、データ・ストリーム中に
独立の同期ビツトを加える必要なしにTDMA通
信システム中で同期を獲得するための方法を提供
することにある。

本発明の他の目的は、スタツフ・ビツトを識別
するための分離した識別ビツトをデータ・ストリ
ーム中に含める必要のない改良されたTDMA通
信システムを提供することにある。

本発明の概要順方向エラー訂正（FEC）フイールドによつ
て表わされる任意の間隔中に検出されたエラーの
数を相関させることによつて、データ・ストリー
ム中に追加的データ・ビツトを加える必要なし
に、TDMA通信リンク上の送信ノードと受信ノ
ードの間で同期を獲得することができる。同期ビ
ツトとスタツフ・ビツトの両方を、どのような外
部フレーム・タイミング情報も使用せずに、位置
指定することができる。入力ポート数、１グルー
プ当りのデータ・ビツト数、および１グループ当
り発生されるパリテイ・ビツト数の任意の組合わ
せに対して使用できる本発明は大きな帯域幅の節
約をもたらす。

実施例の説明本発明は、FECフイールドによつて表わされ
る任意の間隔中に検出されるエラーの数を相関さ
せることによつてデータ・ストリーム中に追加デ
ータ・ビツトを加える必要なしに、TDMA通信
リンク上の送信ノードと受信ノードの間で同期を
獲得するものである。

エラー訂正ビツトによつて同期を実現するため
の機構は、第１図に示す送信論理回路および第２
図に示す受信論理回路である。８個の入力ポート
が送信論理回路に接続されており、本例では、そ
れぞれ2400ビツト／秒（2.4Kbps）で動作する。
マルチプレクサ２は、第３図にフオーマツトが示
されているそれぞれ３データ・ビツトからなる８
個のグループを19.2Kbpsでローカル出力線４に
出力する。このデータ・ビツトの８グループは、
第６図に詳細を示してあるパリテイ生成装置６に
入力されるが、このパリテイ生成装置６は、線４
上の３データ・ビツトからなる各グループに対し
て線８に２個のパリテイ・ビツトを生成してOR
回路７０に接続されたデータ・リンク１４上にそ
れぞれ５ビツトからなる８グループをもたらす。
パリテイ生成装置６は、通常のFEC符号器でよ
い。

第４図および第５図に詳細を示してあるパター
ン生成装置１０はマルチプレクサ２に通じる線４
２に選択信号を出力し、第一のグループに対して
線４０に一意的な一対のビツトG_AG_Bを出力する
ことによつて、５ビツトからなる８グループの各
フレームを開始させる。G_AG_Bの値は、この例で
は11であるが、XOR排他的オア回路１２で線８
上の第一グループの二つのパリテイ・ビツトP_A
P_Bと排他的オアされ、線４４上に２個の排他的
オア・ビツトQ_AQ_Bをもたらす。各５ビツト・グ
ループに対するデータ・リンク１４上のデータ・
パターン出力はX_AX_BX_CQ_AQ_Bとなる。

G_AG_Bの他の一意的でない値はフレームの他の
グループ中の対応するP_AP_Bと排他的オアされる。
このパターンもリンク１４に出力される。

第２図に示す受信論理回路で、リンク１４は、
第７図に詳しく示してあるデイジタル（単一ビツ
ト位置増分）遅延回路１６に入力される。リンク
１４上の入力データ・ストリーム中でのフレーム
の開始位置が任意に仮定される。線４８上の仮定
ビツトQ_AQ_Bは、各仮定グループから分離されて
XOR回路２０中で、パリテイ生成装置１８で復
号されたX_AX_BX_Cの仮定値から予測された線５２
上のP_AP_B出力の値と排他的オアされる。パリテ
イ生成装置１８は第８図に詳しく示してある。こ
のパリテイ生成装置１８は、通常のFEC復号器
でよい。これはXOR回路２０の出力線５４にG_A
G_Bの仮定値G′_AG′_Bをもたらす。８個のグループ
から成るフレーム中の開始位置の仮定が正しかつ
た場合、G′_AG′_Bは第一グループに対する値11をも
つ。第９図に詳しく示してある検出器２２は、
XOR回路２０の出力線５４に接続された入力部
をもちG′_AG′_Bの値が11かどうかを調べ、そのパタ
ーンが検出されると、有効化信号が線５６を介し
てパターン生成装置２４に送られる。第１２図に
詳しく示してあるパターン生成装置２４に送られ
た有効化信号は入力データ・フレームの仮定され
た開始位置と同期する11で始まるG_AG_Bの２個の
値を線６４上に発生し始めるように生成装置２４
を初期設定する。

線６４上のパターン生成装置２４の出力は、
XOR回路２６中でXOR回路２０の線５４上の出
力と排他的オアされる。リンク１４にランダム・
ノイズがない場合および仮定フレーム境界が正し
い場合には、XOR回路２６の線５８上の出力は、
ゼロの系列となる。これは、パリテイ生成装置
（FEC復号器）１８に対するシンドローム・ビツ
ト・ストリームであり、通常のやり方でシンドロ
ーム・シフト・レジスタ２８によつてデータを訂
正するために使用される。シンドローム・シフ
ト・レジスタ２８の詳細は第１０図に示してあ
る。

XOR回路３４は、シンドローム・シフト・レ
ジスタ２８から線６０に出力されたデータ反転信
号と排他的オアされるべき未訂正のデータ・ビツ
トをパリテイ生成装置１８から線５０を介して受
け取る。訂正されたデータはXOR回路３４から
デマルチプレクサ３２へ通じる線６８に出力され
る。

リンク１４におけるランダム・ノイズ事象は決
して取り除けないので、XOR回路２６から線５
８に出力されたシンドローム・ビツトを監視する
閾値回路３０が設けられている。閾値回路３０の
詳細は第１１図に示してある。予め定められた数
のデータ・フレームにわたつて検出された１の数
が低閾値数Ｗよりも少なかつた場合「同期状態」
が達成され、有効化信号が閾値回路３０からデマ
ルチプレクサ３２へ通じる線６２に出力され、そ
れによつてXOR回路３４からの線６８上のX_AX_B
X_C出力の訂正値を、デマルチプレクサ３２の８
個の出力ポートの間に分配できるようになる。パ
ターン生成装置２４は、デマルチプレクサ３２に
通じる線６６に同期された選択信号を発生する。
閾値回路３０からの線４６上に同期外れ信号がな
い場合は、デイジタル遅延回路１６がロツクさ
れ、線５８上のシンドロームストリームにおける
１の数に対してより高い許容値Ｙが使用可能とな
る。

同期が達成され、閾値回路３０中でより高い許
容値Ｙが生じると、シンドローム・シフト・レジ
スタ２８ならびにXOR回路３４を含む訂正回路
がX_AX_BX_Cを必要とあらば訂正し、訂正値を線６
８を介してデマルチプレクサ３２に送る。しか
し、急激なランダム・ノイズ事象が発生した場
合、線５８上の１のシンドローム・ビツトの数が
値Ｙよりも大きくなり、それが閾値回路３０によ
つて検出される。同期が失なわれたと仮定される
ので、回路３０は、閾値を値Ｗにリセツトし、線
４６上の同期外れ信号によつて、デイジタル遅延
回路１６を単位位置だけ増分する。従つて検出器
２２がG′_AG′_B＝11の条件を再び検出し且つ閾値回
路３０が線５８上のシンドローム・ストリーム中
の１のビツトの数がＷより少ないことを検出する
まで、同じような動作が探索モードで続行され
る。

パターン生成装置１０は、パリテイ生成装置６
からの２個のパリテイ・ビツトP_AP_BとG_AG_Bとが
同時にXOR回路１２に入力されるように、G_AG_B
の値を線４０に出力しなければならない。２個の
パターン・ビツトG_AG_Bは、データ・リンク１４
を介して送信される各５ビツト・グループに対し
て生成され、５ビツト・グループ８個毎に１度、
11の一意的な組合せを有するようにされる。この
パターン生成は、例えば第４図に示すように３個
の２進ビツト位置をもつmod8カウンタから成る
パターン生成装置１０によつて実現できる。パタ
ーン生成装置１０は、データ・リンク１４におけ
る５ビツト・グループのビツト速度の３倍のクロ
ツクで増分される。上位ビツトが、５ビツト・グ
ループの１ビツト期間に相当するカウンタの３増
分毎に１度、線４０によつてサンプルされる。こ
の例では、パターン生成装置１０のカウンタの各
３増分における中間増分が線４０上で上位ビツト
をサンプルするためのサンプリング間隔として利
用される。このことは、第５図に示されている。
出力パターン、すなわち８個の５ビツト・グルー
プに対するG_AG_Bの系列が、第５図に示すように
01、01、00、10、10、10、11、01であることは、
容易に理解されよう。この系列は周期的であり、
そのうちの一意的なパターン１１を、データ・リ
ンク１４を介して送信される５ビツト・グループ
の系列に対する同期信号として使用できる。先に
述べたように、線４０上のパターン・ビツトG_A
G_Bは、XOR回路１２中で線８上のパリテイ・ビ
ツトP_AP_Bと排他的オアされ、その結果生じるビ
ツトQ_AQ_Bがそれに対応する３データ・ビツトX_A
X_BX_Cと共にデータ・リンク１４を介して送信さ
れる。

パターン生成装置１０のカウンタの３個の２進
ビツトは、前述のように線４２を介してマルチプ
レクサ２に送られる選択信号として使用できる。

第１図の送信論理回路においてパターン生成装
置１０から線４２に発生された選択信号の結果と
して、マルチプレクサ２は、それぞれ2.4Kbpsの
入力速度を有する８個の入力ポートを19.2Kbps
の有効速度でマルチプレクサ２の出力線４へ多重
化する。各８単位フレームの間、各入力ポート
は、３ビツトX_AX_BX_Cを線４に出力する。各入力
ポートからのこれらの３データ・ビツトは、線４
を介してパリテイ生成装置６に入力されて、パリ
テイ生成装置６の出力線８に１対のパリテイ・ビ
ツトP_AP_Bを発生させる。パリテイ生成装置６の
線８上の出力は、XOR回路１２に入力される。
XOR回路１２の他方の入力は、パターン生成装
置１０から線４０に出力されたパターン・ビツト
G_AG_Bである。XOR回路１２は、排他的オアの結
果を表わす値Q_AQ_Bを線４４を介してOR回路７０
に入力する。OR回路７０へのもう一つの入力
は、線４上の３データ・ビツトX_AX_BX_Cであり、
OR回路７０の出力は、データ・リンク１４上の
出力データ・ストリームを構成し、８個の入力ポ
ートそれぞれについて５ビツトX_AX_BX_CQ_AQ_Bであ
る。

パターン生成装置１０は、良好な実施例では、
データ・リンク１４上のデータ出力のビツト速度
の３倍の速度をもつクロツクによつて増分される
mod8カウンタから成る。しかし、他の型式のパ
ターン生成装置、例えば入力が周期的に刻時さ
れ、出力が線４０に発生されるべき求めるパター
ンである、読取り専用記憶装置（ROS）を使用
することもできる。

送信論理回路におけるパリテイ生成装置６は第
６図に詳しく示してある。この場合、データ・ビ
ツトX_AX_BX_Cから２個のパリテイ・ビツトP_AP_Bを
生成するために以下のパリテイ論理式が使用され
る。Ｘはデータ・ビツトを、Ｐはパリテイ・ビツ
トを表わす。添字ｎは、そのビツトが属する５ビ
ツト・グループを表わす。添字Ａ、ＢまたはＣ
は、グループｎ内でのビツト位置を表わす。

P_Ao＝X_Ao＋X_Bo＋X_Bo-2＋X_Bo-7 ＋X_Co-5＋X_Co-6 P_Bo＝X_Ao＋X_Ao-2＋X_Ao-5 ＋X_Bo-3＋X_Co＋X_Co-4 第６図のパリテイ生成装置６は、通常の設計の
ものであり、データX_AX_BX_Cが線４からマルチプ
レクサ（MUX）８０に入力され、そこからX_Cが
シフトレジスタ８２の入力部に供給され、X_Bが
シフトレジスタ８４の入力部に供給され、X_Aが
シフトレジスタ８６の入力部に供給される。各シ
フトレジスタ８２，８４，８６中の選択されたビ
ツト位置の内容が、図示のように関連するXOR
回路８８に出力され、それらの出力が最終的にパ
リテイ・ビツトP_AP_BとしてOR回路９０に入力さ
れる。OR回路９０は線８にP_AP_Bを出力し、それ
が第１図に示すようにXOR回路１２に入力され
る。

次に受信論理回路に移ると、周期的インターリ
ーブにもとづいて５ビツト・グループX_AX_BX_CQ_A
Q_Bの８個の系列を伝送するデータ・リンク１４
は、第７図に詳しく示してあるデイジタル遅延回
路１６に接続される。遅延回路１６は、５ビツ
ト・グループを受信論理回路に合わせるために入
力データを０ビツト時間（遅延なし）から４ビツ
ト時間まで遅延させることができる。データ・リ
ンク１４上の５ビツト・グループはシフトレジス
タ９２へ入力される。これは５位置シフトレジス
タであり、その各ビツト位置が直列化器９４の入
力部に別々に接続されている。mod5カウンタ９
６は線４６から制御信号を供給されるが、これは
閾値回路３０からの周期外れ信号である。mod5
カウンタ９６は、シフトレジスタ９２の出力ビツ
ト位置を指定する値を直列化器９４へ供給する。
mod5カウンタ９６は、一度セツトされると、ポ
ートが同期を保つている限り、その値を保つ。
mod5カウンタ９６が正しくセツトされた後、デ
ータ・リンク１４から受信したデータに一定の遅
延が課され、直列化器９４を介して線４８に出力
される。

線４８に出力された５ビツト・グループに含ま
れる３個のデータ・ビツトX_AX_BX_Cは、第８図に
詳しく示してあるパリテイ生成装置１８に入力さ
れる。マルチプレクサ９８はX_Cをシフトレジス
タ１００の入力部に、X_Bをシフトレジスタ１０
２の入力部に、そしてX_Aをシフトレジスタ１０
４の入力部に各々分配する。各シフトレジスタ１
００，１０２，１０４中の選択されたビツト位置
は、第８図に示すように、その出力部が関連する
XOR回路１０６に接続されている。XOR回路１
０６の出力は、最終的にパリテイ・ビツトP_AP_B
としてOR回路１０８に入力される。OR回路１
０８の出力部は線５２であり、第２図のXOR回
路２０に入力される。各シフトレジスタ１００，
１０２，１０４のビツト位置１は、OR回路１１
０に接続されている。OR回路１１０は第２図に
示すように、線５０を介して未訂正のデータ・ビ
ツトX_AX_BX_CをXOR回路３４に供給する。

遅延回路１６から線４８に出力された値Q_AQ_B
は、XOR回路２０に入力され、パリテイ・ビツ
トP_AP_Bと排他的オアされて、線５４上にパター
ン・ビツトG′_AG′_Bを生成する。G′_AG′_Bは第９図に
詳しく示してある検出器２２に入力される。検出
器２２の機能は、データ・リンク１４からの入力
データ・ストリームの同期信号に対応するG′_AG′_B
＝11が検出されたとき、線５６を介して有効化信
号をパターン生成装置２４に供給することであ
る。第９図からわかるように、検出器２２はG′_A
G′_Bを受取つて保持する２ビツトのレジスタ１１
２を備えている。レジスタ１１２の各ビツト位置
は、AND回路１１４に接続される。G′_A＝G′_B＝
１のとき、AND回路１１４の入力条件が満たさ
れ、有効化信号が線５６を介してパターン生成装
置２４に供給される。

XOR回路２０の出力に接続された線５４は、
値G′_AG′_BをXOR回路２６へ入力する。XOR回路
２６の他方の入力は、パターン生成装置２４から
の値G_AG_Bである。パターン生成装置２４は、有
効化信号が検出器２２から線５６に出力されたと
き、G_AG_B＝11から始まる第５図のパターン系列
を生成し始める。かくして、G′_AG′_Bが送信ノード
の送信論理回路でパターン生成装置１０によつて
生成されたG_AG_Bと正確に一致する場合には、
XOR回路２６は、全ゼロのシンドローム・ビツ
トを線５８に出力する（データ・リンク１４にノ
イズ・エラーがない場合）。

第１０図のシンドローム・シフトレジスタ２８
において、XOR回路２６からのシンドローム・
ビツトS_AS_Bは、マルチプレクサ１１６に入力さ
れ、そこからS_AおよびS_Bがそれぞれシフトレジ
スタ１１８および１２０に入力される。シフトレ
ジスタ１１８および１２０中の選択されたビツト
位置は多数決論理回路を構成するANDゲート１
２２，１２４，１２６に接続されている。シフト
レジスタ１１８および１２０の選択されたビツト
位置のうち３個以上が２進１を含んでいると、
X_AX_BまたはX_Cのデータ・ビツトが訂正される。
訂正を行なう場合、該訂正に関与するシンドロー
ム・ビツトが反転される。OR回路１２８は、線
５０からデータ・ビツトX_AX_BX_Cを受取るXOR回
路３４に線６０を介して反転信号を供給する。
XOR回路３４は、訂正されたデータを19.2Kbps
の有効データ速度で線６８を介してデマルチプレ
クサ３２に供給する。

パターン生成装置２４は、線６８上の正しいデ
ータ・ビツト・グループを、デマルチプレクサ３
２の８個の出力ポートのうちの１つと対応づける
ように、選択信号を線６６を介してデマルチプレ
クサ３２に供給する。このパターン生成装置２４
は、第１２図に詳しく示してある。

受信論理回路においては、データ・リンク１４
から入力されるデータ・ストリーム中の同期信号
の位置に関する仮定が正しい確率は1/8であり、
XOR回路２６から線５８に出力される非ゼロの
シンドローム・ビツトは非同期状態を示す。しか
し、現実のデータ・リンク１４は、時々ノイズ・
パルスを受けることがあり、それによつても非ゼ
ロのシンドローム・ビツトが線５８上に生成され
る。従つて、予め選択した閾値レベルに達するま
でノイズによるエラーを許容できるようにするた
めに、閾値回路３０（第１１図）が設けられてい
る。閾値レベルを越えると、非同期状態が仮定さ
れる。

第１１図の閾値回路３０は、データ・リンク１
４のビツト速度の1/5の速度で増分される４ビツ
トのカウンタ１３０を備えている。この４ビツ
ト・カウンタ１３０は、値15までカウントした後
の次のクロツク・パルスに応答して、２個の
AND回路１３２の一方の入力にキヤリ信号を供
給する。エラー・カウンタ１３４も設けられて、
シンドローム・ビツト線５８に接続された入力を
もつている。エラー・カウンタ１３４は、線５８
上の非ゼロ（２進１）のシンドローム・ビツトの
数をカウントする。カウンタ１３４のカウント値
は比較回路１３６へ入力される。また同期外れ状
態が推論される前に、データ・リンク１４上の16
の５ビツト・グループ系列にわたつて生じてもよ
い１のシンドローム・ビツトの数の閾値を表わす
予め定められた値を記憶する閾値レジスタ１３８
が設けられている。閾値レジスタ１３８に記憶さ
れている値は、比較回路１３６への第二の入力と
して出力される。エラー・カウンタ１３４でカウ
ントされる線５８上の１のシンドローム・ビツト
の数が、閾値レジスタ１３８に記憶されている閾
値を越える場合、比較回路１３６は、上側の
AND回路１３２Ａの第二の入力部に条件付け信
号を出力する。こうしてAND回路１３２Ａが条
件付けられると、フリツプフロツプ１４０のリセ
ツト入力部Ｒに信号が印加されて、周期外れ信号
を線４６上に発生させる。この信号は前述のよう
に遅延回路１６に入力される。フリツプフロツプ
１４０はエラーがない場合にはAND回路１３２
Ｂによつてセツトされる。

４ビツト・カウンタ１３０は５ビツト・グルー
プの数をカウントするのに使用される。この間、
リンク・エラーのために受信データに施された訂
正がカウントされる。エラー・カウント１３４は
受信論理回路が同期されているかどうかを決定す
るために、４ビツト・カウンタ１３０と一諸に使
用される。エラー・カウンタ１３４は、線５８上
のシンドローム・ビツトによつて決定されるよう
に受信データに訂正が加えられたとき、増分され
る。例えば、閾値レジスタ１３８は３の値にセツ
トすることができ、従つて受信論理回路が同期を
失なつたことを示す信号を比較回路１３６が出力
するまでに、16の５ビツト・グループの系列中で
３個までのエラーを許容することができる。フリ
ツプフロツプ１４０からの線４６上のパルス出力
によつて示されるように、受信論理回路が同期を
失なつた場合、受信論理回路は、自動的に遅延回
路１６の遅延期間を正しい５ビツト境界を探索す
るように変更することによつて再同期を試みる。
16グループにわたる試行の間にエラーが発生しな
かつた場合、正しい５ビツト境界が見つかつたと
みなされる。

パターン生成装置２４は、第１２図に詳しく示
してあるが３ビツトのレジスタ１４２および３ビ
ツトのmod8カウンタ１４４から構成されている。
G′_AG′_Bの値が11であると検出器２２が検出する
と、有効化信号が線５６上に出力され、レジスタ
１４２を有効化する。これによつて２進数100が
mod8カウンタ１４４にロードされる。mod8カウ
ンタ１４４は、リンク１４のビツト速度の３倍の
速度のクロツク・パルスで増分される。パター
ン・ビツトが３個のクロツク・パルス毎に１度、
カウンタ１４４の上位位置から出力される。２進
数100をカウンタ１４４中にロードすることによ
り、まず１の上位置がG_Aの値として線６４に出
力される。クロツク・パルスがカウンタ１４４を
３度増分すると、２進数101、110および111が順
次に得られる。最後の２進数111は、G_Bの値とし
て線６４に出力される１の上位置をもつ。線６４
に出力されたG_AおよびG_Bの値は、XOR回路２６
で対応する値G′_AG′_Bと排他的オアされ、こうして
16の５ビツト・グループの系列の仮定された開始
位置について、線５８上のシンドローム・ビツト
の系列を開始させる。カウンタ１４４は、クロツ
ク・パルスによつて増分を続け、第５図に示した
G_AG_Bの一連の値を生成する。選択線６６は、デ
マルチプレクサ３２の８個の出力ポートのうち希
望する出力ポートに線６８上の訂正されたデータ
を供給するため、カウンタ１４４中の選択された
値をデマルチプレクサ３２に供給する。

マルチプレクサ２の入力ポートにおけるビツト
速度は、ローカル出力線４のビツト速度の整数約
数でなくてもよいが、その場合、スタツフ・ビツ
トの挿入が必要である。本発明は、さらにかかる
スタツフ・ビツトの位置を定義する第二の一意的
なG_AG_Bの組合せを確定することにより、デー
タ・ストリーム中に挿入されたスタツフ・ビツト
の位置を識別することができる。上述の同期回路
構成と類似の回路構成がこの目的に使用される。
これは、上述の回路構成による同期分析を受けて
いる同じデータ・ストリームに対して動作するこ
とができる。

スタツフ・ビツトを位置決めするために、本発
明を使用する例として、マルチプレクサ２の入力
ポートが7200bpsの速度であり、４におけるマル
チプレクサ２の出力が19.2Kbpsであると仮定す
る。7.2Kbpsと19.2Kbpsの比は３／８となる。第
１３図に示した５ビツト・グループ中で、２グル
ープ毎に、例えば偶数番のグループでデータを送
ることができる。４個の偶数番グループのうち３
個が実データ・ビツトをもち、４番目の偶数番グ
ループはスタツフ・ビツトをもつことができ、こ
うして7.2Kbpsの有効データ速度が達成される。
第１３図に示すように、グループ０、２、４は関
連するパリテイ・ビツトと共に３個の実データ・
ビツトを含んでおり、グループ６は関連するパリ
テイ・ビツトと共に３個のスタツフ・ビツトを含
んでいる。グループ６中のパリテイ・ビツトに値
が11のパターン・ビツトG_AG_Bを割当てておくと、
上記で同期信号の検出について説明したのと同様
のやり方で受信論理回路中で検出されるとグルー
プ６中のスタツフ・ビツトの位置を決定すること
ができる。

５ビツト・グループ８個毎に送られる合計デー
タ・ビツトは９ビツトであり、これに加えて３個
のスタツフ・ビツトが送られる。

【図面の簡単な説明】

第１図は、本発明にもとづく、送信ノードに配
置された同期獲得機構中の送信論理回路の回路図
である。第２図は、本発明にもとづく受信ノード
に配置された同期獲得機構中の受信論理回路の回
路図である。第３図は、送信ノードから受信ノー
ドに伝送されるビツト・フオーマツトおよび信号
パターンを示す図表である。第４図は、パターン
生成装置１０の回路図である。第５図は、パター
ン生成装置１０のビツト・タイミングを示す図表
である。第６図は、パリテイ生成装置６の回路図
である。第７図は、デイジタル遅延回路１６の回
路図である。第８図は、パリテイ生成装置１８の
回路図である。第９図は、検出器２２の回路図で
ある。第１０図は、シンドローム・シフトレジス
タ２８の回路図である。第１１図は、閾値回路３
０の回路図である。第１２図は、パターン生成装
置２４の回路図である。第１３図は、スタツフ・
ビツトが挿入される他の実施例を示す図表であ
る。

Claims

【特許請求の範囲】１下記の(イ)乃至(ニ)を送信側に設け、下記の(ホ)乃
至（ル）を受信側に設けたことを特徴とする同期
システム。 (イ) 各々同数のデータ・ビツトから成るデータ・
グループ毎に一組のパリテイ・ビツトを生成す
る第１パリテイ生成手段。 (ロ) 前記データ・グループ毎に一組のパターン・
ビツトを生成し、所定数のデータ・グループ毎
に一組のパターン・ビツトから成るビツト・パ
ターンを一意的なビツト・パターンにする第１
パターン生成手段。 (ハ) 前記データ・グループ毎に対応する一組のパ
リテイ・ビツト及び一組のパターン・ビツトを
組合わせて一組の符号ビツトを生成する符号生
成手段。 (ニ) 各データ・グループに対応する一組の符号ビ
ツトを付加して送り出す送信手段。 (ホ) 前記一組の符号ビツトを含む各データ・グル
ープを受信する遅延手段。 (ヘ) 前記遅延手段の出力から一組のパリテイ・ビ
ツトを生成する第二パリテイ生成手段。 (ト) 前記遅延手段からの一組の符号ビツトと前記
第二パリテイ生成手段からの一組のパリテイ・
ビツトとを組合せることによつて一組の仮定パ
ターン・ビツトを生成する仮定パターン生成手
段。 (チ) 前記一組の仮定パターン・ビツトから成るビ
ツト・パターンが前記一意的なビツト・パター
ンに一致するか否かを検出する検出手段。 (リ) 前記検出手段での一致検出に応答して、前記
一意的なビツト・パターンを有する一組のパタ
ーン・ビツトから始めて前記(ロ)で生成されたの
と同じ各組のパターン・ビツトを順次に生成す
る第二パターン生成手段。 (ヌ) 前記仮定パターン生成手段からの一組の仮定
パターン・ビツト及び前記第二パターン生成手
段からの一組のパターン・ビツトの比較に基づ
いて同期状態又は同期外れ状態を検出し、同期
外れの場合は前記遅延回路における遅延時間を
変える同期検出手段。 (ル) 前記比較に基づいて受信データ・グループ
のエラーを訂正するエラー訂正手段。