JPS5851610A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
- Publication number
- JPS5851610A JPS5851610A JP15102881A JP15102881A JPS5851610A JP S5851610 A JPS5851610 A JP S5851610A JP 15102881 A JP15102881 A JP 15102881A JP 15102881 A JP15102881 A JP 15102881A JP S5851610 A JPS5851610 A JP S5851610A
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- JP
- Japan
- Prior art keywords
- signal
- output
- amplifier
- voltage
- time
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3005—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は入力信号レベルの変化に対して、増巾４！！Ｏ
利得を制御することによシ増巾器Ｏ出力信号レベルを一
定に保つ自動利得制御回路に係シ、特に増巾器の利得制
御信号を供給する積分器の時定数を変化させて利得制御
全行なう自動利得制御回路に関する・ 一般に自動利得制御回路のもつ＊［’ｔ＃値する場合、
評価Ｏ基準は下記の点が間ａにされる・（１） 圧縮
率およびダイナｆｙクレンジ（２） 引込み時間 （３）歪 率 （４）価 格 等がそれである・上記４点の評価のうち入力信号のレベ
ルに大なる変動範囲があるＫも拘らず、あゐ狭いレンジ
に圧縮できれば（１）の点についてはよ〉満足されるも
のとなろうし、（２）の引込み時間について（大きな入
力レベル範囲をもつ信号に対して短時間でＯ〜ＩｄＨの
範囲に引込ませることができれば、＠勧利得制御回路の
機能としては十分満足のゆくものとなる０ ところで、周知のフィードバック形Ｏ目動利得制御回路
は第１図に示すよう表ものであシ、電圧制御増幅器ｌの
出力を全波整流器２で螢流しでＣからまる積分回路３を
介して比較器４０一方Ｏ入カへ与え、他方の入力に加え
られる基準電圧Ｒｅｉと比較し九結果の出力信号を増幅
器５で増幅してから電圧制御増幅器ｌの入力へ帰還して
い九〇ことで第１［）伝達関数を求めると下肥Ｏように
なゐ・ 但しベータはループ利得、Ｖｉｎは入力電圧、Ｖｏｕｔ
は出力電圧、ＶＢｅｆは基準電圧を示す・したがりてＹ
ｏｕ ｔ ｍ ＶＢｅ ｆを鍋たすためｋは系のループ
利得がψでなければならないが、実際上、！４−を見付
けるようｋＩ＆針しなければまらなかつたＯしたがうて
従来の自動利得制御回路のも１機能のうち、上記圧縮率
、ダイナ１．クレンジおよび泰 引込み時間を著しく改豐した新規り自動利得制御装置Ｃ
特願昭５６−０４８２４９）が本出願人によりてＩＩ案
された。零発ＷＦｉ先願の自動利得制御回路をさらに改
良するもＯで特Ｋｆ！１１配引込み時間をさらに短縮し
ようとするものである・以下ＩＩ施例を用いて先願の自
動利得制御装量を説明する・＃Ｉ２図は先願Ｏ自動利得
制御装ｇ１４ＤｗＩ成を示すブ四ツク図、ｔＩＮ３図は
第２１Ｅｌの説明図である・第２園で、１１は電圧制御
増幅器−１２は全波整流器、１ｓは加算器であ〕肢加算
器には基準電圧−Ｒｅｆが与えられている０本装置にお
いては積分回路を構成する１０回路においてＯＬａのス
イッチＳ麿〜Ｓ４を設け％骸スイッチによりて複数の抵
抗＆〜＆を切臭えている・１４は増幅器である・嬉２ａ
ｌｌから判ゐように本装置においては加算器１３％抵抗
＆〜Ｒ４、スィッチ８１ル いる・ こＯように構成された系の伝達関数ｔ＃１３閣により求
めそＯ動作ｔ−説明する・ 入力電圧をＸ，出力電圧ＣＸ％電圧制御増幅器１１０オ
Ｕ得をβとし一増輪ｇｉ１４０増−率を人とすれば、 １＋ＳＴ−／Ｘ Ｖ＠ ｗｚ ｒ （ Ｃｘ ＋ＶＢｅｆ ） ＋Ａ
Ｖ曝Ｖ＊−Ｖ・１＋ＢＴ これから Ｗｅ− （ ｒ （Ｃｘ＋ＶＢｅｆ） ＋ＡＶ＊トーー
ーー１＋ＳＴ １＋８Ｔ １＋ＳＴ １＋ＳＴ ｌ＋ｌ５Ｔ １＋ＢＴ １＋８Ｔ １−Ａ＋５Ｔ ｉ−Ａ＋５Ｔ Ｃ（１−Ａ＋８Ｔ）−βｒ（Ｃｘ＋Ｖｎｅｆ）Ｃ（１−
Ａ−ＦＳＴ）−βｒ７Ｃ＋βｒＶＢｅｆ（１−Ａ＋８Ｔ
−βｒｘ）Ｃｅ＊／９ｒＶｕｅｆ１−ム＋ＳＴ−βｙｘ １−Ａ＋ｌ５Ｔ−βｙｘ となるのでー１０．Ａ−１とすれば式（１）は、１−Ａ
−０とな〕 したが予て第２図の増幅器１４の利得が１であればＶ・
−ＶＨｅｌとなシー出力の圧ｍ率は理論的ＯｄＢとなり
、圧縮率の特性が著しく向上する。また１第２図の装量
では電圧制御増幅器１１の出力を全波整流したのち加算
器１３へ与えると共に、増幅器１４のフィードバック出
力の一部および全波整流器１２の出力とを加算して基準
電圧ＶＢｅ ｆを減算して抵抗Ｒ８〜Ｒ６へ与え、スイ
ッチＳ、〜Ｓ４を介して増１臨器１４への制御電圧を迅
速忙キャパシタＣで発生するようにしているｏしたがり
て第１図のようにコンデンサＣの端末電圧が基準電圧Ｒ
ｅｆＫなるまで引込み時間がかかるものとは異なシ、本
装置ではコンデンサＣの電圧が制御電圧になればよい・
それ故完全積分回路部分で急速な制御電圧を与えること
によって引込み時間も着しく向上することが出来る０ 即ち引込み時間短縮という点からみれば、スイッチａＳ
〜Ｓ４によって、制御電圧引込み時に完全積分回路の時
定数を短かくシ、除々に大きな時定数に切替えることに
よりてより急速に制御電圧を安定させている０この装ｆ
ｌｌＫよって引込み時間は短縮される。
利得を制御することによシ増巾器Ｏ出力信号レベルを一
定に保つ自動利得制御回路に係シ、特に増巾器の利得制
御信号を供給する積分器の時定数を変化させて利得制御
全行なう自動利得制御回路に関する・ 一般に自動利得制御回路のもつ＊［’ｔ＃値する場合、
評価Ｏ基準は下記の点が間ａにされる・（１） 圧縮
率およびダイナｆｙクレンジ（２） 引込み時間 （３）歪 率 （４）価 格 等がそれである・上記４点の評価のうち入力信号のレベ
ルに大なる変動範囲があるＫも拘らず、あゐ狭いレンジ
に圧縮できれば（１）の点についてはよ〉満足されるも
のとなろうし、（２）の引込み時間について（大きな入
力レベル範囲をもつ信号に対して短時間でＯ〜ＩｄＨの
範囲に引込ませることができれば、＠勧利得制御回路の
機能としては十分満足のゆくものとなる０ ところで、周知のフィードバック形Ｏ目動利得制御回路
は第１図に示すよう表ものであシ、電圧制御増幅器ｌの
出力を全波整流器２で螢流しでＣからまる積分回路３を
介して比較器４０一方Ｏ入カへ与え、他方の入力に加え
られる基準電圧Ｒｅｉと比較し九結果の出力信号を増幅
器５で増幅してから電圧制御増幅器ｌの入力へ帰還して
い九〇ことで第１［）伝達関数を求めると下肥Ｏように
なゐ・ 但しベータはループ利得、Ｖｉｎは入力電圧、Ｖｏｕｔ
は出力電圧、ＶＢｅｆは基準電圧を示す・したがりてＹ
ｏｕ ｔ ｍ ＶＢｅ ｆを鍋たすためｋは系のループ
利得がψでなければならないが、実際上、！４−を見付
けるようｋＩ＆針しなければまらなかつたＯしたがうて
従来の自動利得制御回路のも１機能のうち、上記圧縮率
、ダイナ１．クレンジおよび泰 引込み時間を著しく改豐した新規り自動利得制御装置Ｃ
特願昭５６−０４８２４９）が本出願人によりてＩＩ案
された。零発ＷＦｉ先願の自動利得制御回路をさらに改
良するもＯで特Ｋｆ！１１配引込み時間をさらに短縮し
ようとするものである・以下ＩＩ施例を用いて先願の自
動利得制御装量を説明する・＃Ｉ２図は先願Ｏ自動利得
制御装ｇ１４ＤｗＩ成を示すブ四ツク図、ｔＩＮ３図は
第２１Ｅｌの説明図である・第２園で、１１は電圧制御
増幅器−１２は全波整流器、１ｓは加算器であ〕肢加算
器には基準電圧−Ｒｅｆが与えられている０本装置にお
いては積分回路を構成する１０回路においてＯＬａのス
イッチＳ麿〜Ｓ４を設け％骸スイッチによりて複数の抵
抗＆〜＆を切臭えている・１４は増幅器である・嬉２ａ
ｌｌから判ゐように本装置においては加算器１３％抵抗
＆〜Ｒ４、スィッチ８１ル いる・ こＯように構成された系の伝達関数ｔ＃１３閣により求
めそＯ動作ｔ−説明する・ 入力電圧をＸ，出力電圧ＣＸ％電圧制御増幅器１１０オ
Ｕ得をβとし一増輪ｇｉ１４０増−率を人とすれば、 １＋ＳＴ−／Ｘ Ｖ＠ ｗｚ ｒ （ Ｃｘ ＋ＶＢｅｆ ） ＋Ａ
Ｖ曝Ｖ＊−Ｖ・１＋ＢＴ これから Ｗｅ− （ ｒ （Ｃｘ＋ＶＢｅｆ） ＋ＡＶ＊トーー
ーー１＋ＳＴ １＋８Ｔ １＋ＳＴ １＋ＳＴ ｌ＋ｌ５Ｔ １＋ＢＴ １＋８Ｔ １−Ａ＋５Ｔ ｉ−Ａ＋５Ｔ Ｃ（１−Ａ＋８Ｔ）−βｒ（Ｃｘ＋Ｖｎｅｆ）Ｃ（１−
Ａ−ＦＳＴ）−βｒ７Ｃ＋βｒＶＢｅｆ（１−Ａ＋８Ｔ
−βｒｘ）Ｃｅ＊／９ｒＶｕｅｆ１−ム＋ＳＴ−βｙｘ １−Ａ＋ｌ５Ｔ−βｙｘ となるのでー１０．Ａ−１とすれば式（１）は、１−Ａ
−０とな〕 したが予て第２図の増幅器１４の利得が１であればＶ・
−ＶＨｅｌとなシー出力の圧ｍ率は理論的ＯｄＢとなり
、圧縮率の特性が著しく向上する。また１第２図の装量
では電圧制御増幅器１１の出力を全波整流したのち加算
器１３へ与えると共に、増幅器１４のフィードバック出
力の一部および全波整流器１２の出力とを加算して基準
電圧ＶＢｅ ｆを減算して抵抗Ｒ８〜Ｒ６へ与え、スイ
ッチＳ、〜Ｓ４を介して増１臨器１４への制御電圧を迅
速忙キャパシタＣで発生するようにしているｏしたがり
て第１図のようにコンデンサＣの端末電圧が基準電圧Ｒ
ｅｆＫなるまで引込み時間がかかるものとは異なシ、本
装置ではコンデンサＣの電圧が制御電圧になればよい・
それ故完全積分回路部分で急速な制御電圧を与えること
によって引込み時間も着しく向上することが出来る０ 即ち引込み時間短縮という点からみれば、スイッチａＳ
〜Ｓ４によって、制御電圧引込み時に完全積分回路の時
定数を短かくシ、除々に大きな時定数に切替えることに
よりてより急速に制御電圧を安定させている０この装ｆ
ｌｌＫよって引込み時間は短縮される。
しかし、データ伝送においてはこうして短縮され九もの
であうてもこの引込時間に伝送される情報量は多く、さ
らに引込み時間の短かい自動利得制御回路が望ましい・ 本発明の目的は上述した如く、キャリア信号が入力され
れば直ちに利得制御を行ない得る自動利得制御回路を１
供するＫある０ 上記目的を達成す為ため本発明の自動利得制御回路は、
増幅器出力信号を整流する整流器と、時定数を切替えて
整流された信号を積分する積分器とを有し、該積分器の
積分出力値に基づいて皺増＠＠ｏ利得を制御する自動利
得制御回路において、前記積分器Ｏ積分出力値が所定の
値になることを検知出力すｂ検知手段を設け、蚊検知手
段からの検知出力に同期して前記積分器の時定数を切替
える仁とを特徴とする０ 即ち、第２１１に示す装ｆｉｉにおいては時定数を切替
える時点が積分回路Ｏ積分出力波形と非同期であうた・
第４図（ａ）（ｂ）は第２図における電圧制御増巾器１
１への制御電圧波形ｄのタイムチャートであシ横軸は時
間、縦軸は電圧を表わす・同ｗＡに示すようｋ例えば信
号引込開始時ｔｏｋ時定数がｔｌ） を示す一定電圧となるが、第４図（ａ）＃ （ｂ）のよ
うに時定数切替え時１．における制御信号ｄと最終電圧
値Ｖ・との位相差（を位差）が大きい場合、制御信号ｄ
がＶ・に安定するまでの時間が負〈なシ引込み時間が長
くなる・従って本発明で社時定数切曹えをにに信号波形
の平均値となる点の位相で行なうよう圧したものである
０ 以下菖５図、第６図を用いて本発明を詳述するＯ第５因
は本発明の自動利得ＩＩＩ御回路の一実施例を示すブロ
ック図、第６図は第５図の各要点における惜号電圧波形
のタイムチャートであり横軸は時間、縦軸は電圧を表わ
す０ 第５ｗＡ中１５は零クロス検出器、１６は時定数切替え
制御部、１７はシーケンサ、１８はスイッチである・尚
従来１路と同一部分は同一符号を附しその説明ｔ’４略
する・以下飢５図に示す回路の動作を説明する。
であうてもこの引込時間に伝送される情報量は多く、さ
らに引込み時間の短かい自動利得制御回路が望ましい・ 本発明の目的は上述した如く、キャリア信号が入力され
れば直ちに利得制御を行ない得る自動利得制御回路を１
供するＫある０ 上記目的を達成す為ため本発明の自動利得制御回路は、
増幅器出力信号を整流する整流器と、時定数を切替えて
整流された信号を積分する積分器とを有し、該積分器の
積分出力値に基づいて皺増＠＠ｏ利得を制御する自動利
得制御回路において、前記積分器Ｏ積分出力値が所定の
値になることを検知出力すｂ検知手段を設け、蚊検知手
段からの検知出力に同期して前記積分器の時定数を切替
える仁とを特徴とする０ 即ち、第２１１に示す装ｆｉｉにおいては時定数を切替
える時点が積分回路Ｏ積分出力波形と非同期であうた・
第４図（ａ）（ｂ）は第２図における電圧制御増巾器１
１への制御電圧波形ｄのタイムチャートであシ横軸は時
間、縦軸は電圧を表わす・同ｗＡに示すようｋ例えば信
号引込開始時ｔｏｋ時定数がｔｌ） を示す一定電圧となるが、第４図（ａ）＃ （ｂ）のよ
うに時定数切替え時１．における制御信号ｄと最終電圧
値Ｖ・との位相差（を位差）が大きい場合、制御信号ｄ
がＶ・に安定するまでの時間が負〈なシ引込み時間が長
くなる・従って本発明で社時定数切曹えをにに信号波形
の平均値となる点の位相で行なうよう圧したものである
０ 以下菖５図、第６図を用いて本発明を詳述するＯ第５因
は本発明の自動利得ＩＩＩ御回路の一実施例を示すブロ
ック図、第６図は第５図の各要点における惜号電圧波形
のタイムチャートであり横軸は時間、縦軸は電圧を表わ
す０ 第５ｗＡ中１５は零クロス検出器、１６は時定数切替え
制御部、１７はシーケンサ、１８はスイッチである・尚
従来１路と同一部分は同一符号を附しその説明ｔ’４略
する・以下飢５図に示す回路の動作を説明する。
電圧制御増巾器１１の出力信号４の一部は全波整流器１
２へ印加され第６図すの如く全波整流される・この整流
出力すは加算器１３へ与えられると共に増中器１４のフ
ィードバック出力ｄの一部と加算されまた基Ｓ電圧Ｒｅ
ｆを減算され同図Ｃのような波形となる・この加算器出
力Ｃを抵抗Ｒ，〜Ｒ，、スイッチ１８、キャパシタＣ１
増中器１４からなる完全積分回路へ与え、この完全積分
回路の出力波形ｄ Ｃ）１１１１平均位相Ｖｃが電圧制
御増巾器１１への利得制御信号となる・ことで注目すべ
きことは完全積分回路出力ｄが波形の平均値となる時点
と電圧制御増巾＠１１の出力＠８ｍの零クロス点が一致
していることである・この膚を利用して本実施例におい
て電圧制御増中器１１０出力侶−号１の零クロス点を零
クロス検出器１５によって検知出力し、零クロス検出器
８の検知信号ｔ−児全積分回路の時定数切替えタイミン
グ信号としている・以下時定数切替え制御の動作を説−
する６通常完全樵分回路の時定数は切９Ｉｋえスイッチ
１８によ、９ＲｍＣにセット宴れている◎第６１２ａの
ように時刻ｔ・にキャリアｇＭ号が入力されるとキャリ
ア検出回路（図示せず）よｐ出力されるキャリア構出信
号ＣＤＩ（第６図ｅ）（Ｄ立上がりと共に時定数切替え
制＠１１５１６は選択信号りをハイレベル″Ｈ“とし−
同時に選択信号ｊをローレベル“Ｌ“とする・この迅択
信−ｑｈによりてスイッチ１８はスイッチＳｓを閉じ時
定数を最も小さいＲｓ ＣＫ ｔＪＪ替える〇シーケン
サ１７は第６図ｇｏ如＜Ｃ８４信号Ｃが立上がりた時点
より一定時間後に所定のパルスを出力する０時定数切替
え制Ｎｌ１ｉ１６Ｖｌシーケンサ１７からパルス信号ｇ
が“Ｈ＃となりた時点よシ蝋初に％クロス検出個４＃３
ｆが入力づれる時刻例えげ１、に同期して選択信号１ｆ
立上ける・この選択信号ｉＫよりてスイッチ１８はＳ＠
を開けＳ＠を閉じて時定数を値Ｒｍ Ｃの大きなものに
切替える・ζｔｒＫよりてｉ６図に示す時刻１．におけ
る最初０時定数切替えが完了する・さらに時定数切替え
制御ｓ１６はシーケンサ１７からのパルス０！Ｉ号ｇが
再び“Ｌ“とな９た時点よシ琺初に集りロス慎出信号ｆ
が入力される時刻例えばｔ倉に通択個号ｊを“ｌ（“Ｋ
戻す・これらの切替え時刻ｔＩ、ｔ■は電圧制御増中器
１１の出力信号ａの零クロス点と一到した時刻であシ前
述した如く完全積分回路出力ｄｔＤｔｆＩ形が出力波形
の平均電圧値に変位する時刻でもある・この時定数切替
え制御によりて第６図ｄに示す如く最短の時間で完全積
分回路の出力が安定される仁とｋなる・ 以上説明したように本発明によｔば、電圧制御増中器へ
の利得制御信号を供給する完全積分回路の時定数を積分
出力波形の平均値となる位相点で切替えせしめるので利
得制御信号がよシ早く安定化しましいては利得制御の引
込み時間を大幅に短縮できる・したが９てΦヤリア信号
受信と共に十分な利得制御を行ない得る自動利得制御回
路を提供できゐ・また本発明を実施する上での回路構成
は従来回路をそのまま利用でき、簡単な付加回路によう
てすぐれた利得制御機能を有する自動利得制御回路を提
供することができる。
２へ印加され第６図すの如く全波整流される・この整流
出力すは加算器１３へ与えられると共に増中器１４のフ
ィードバック出力ｄの一部と加算されまた基Ｓ電圧Ｒｅ
ｆを減算され同図Ｃのような波形となる・この加算器出
力Ｃを抵抗Ｒ，〜Ｒ，、スイッチ１８、キャパシタＣ１
増中器１４からなる完全積分回路へ与え、この完全積分
回路の出力波形ｄ Ｃ）１１１１平均位相Ｖｃが電圧制
御増巾器１１への利得制御信号となる・ことで注目すべ
きことは完全積分回路出力ｄが波形の平均値となる時点
と電圧制御増巾＠１１の出力＠８ｍの零クロス点が一致
していることである・この膚を利用して本実施例におい
て電圧制御増中器１１０出力侶−号１の零クロス点を零
クロス検出器１５によって検知出力し、零クロス検出器
８の検知信号ｔ−児全積分回路の時定数切替えタイミン
グ信号としている・以下時定数切替え制御の動作を説−
する６通常完全樵分回路の時定数は切９Ｉｋえスイッチ
１８によ、９ＲｍＣにセット宴れている◎第６１２ａの
ように時刻ｔ・にキャリアｇＭ号が入力されるとキャリ
ア検出回路（図示せず）よｐ出力されるキャリア構出信
号ＣＤＩ（第６図ｅ）（Ｄ立上がりと共に時定数切替え
制＠１１５１６は選択信号りをハイレベル″Ｈ“とし−
同時に選択信号ｊをローレベル“Ｌ“とする・この迅択
信−ｑｈによりてスイッチ１８はスイッチＳｓを閉じ時
定数を最も小さいＲｓ ＣＫ ｔＪＪ替える〇シーケン
サ１７は第６図ｇｏ如＜Ｃ８４信号Ｃが立上がりた時点
より一定時間後に所定のパルスを出力する０時定数切替
え制Ｎｌ１ｉ１６Ｖｌシーケンサ１７からパルス信号ｇ
が“Ｈ＃となりた時点よシ蝋初に％クロス検出個４＃３
ｆが入力づれる時刻例えげ１、に同期して選択信号１ｆ
立上ける・この選択信号ｉＫよりてスイッチ１８はＳ＠
を開けＳ＠を閉じて時定数を値Ｒｍ Ｃの大きなものに
切替える・ζｔｒＫよりてｉ６図に示す時刻１．におけ
る最初０時定数切替えが完了する・さらに時定数切替え
制御ｓ１６はシーケンサ１７からのパルス０！Ｉ号ｇが
再び“Ｌ“とな９た時点よシ琺初に集りロス慎出信号ｆ
が入力される時刻例えばｔ倉に通択個号ｊを“ｌ（“Ｋ
戻す・これらの切替え時刻ｔＩ、ｔ■は電圧制御増中器
１１の出力信号ａの零クロス点と一到した時刻であシ前
述した如く完全積分回路出力ｄｔＤｔｆＩ形が出力波形
の平均電圧値に変位する時刻でもある・この時定数切替
え制御によりて第６図ｄに示す如く最短の時間で完全積
分回路の出力が安定される仁とｋなる・ 以上説明したように本発明によｔば、電圧制御増中器へ
の利得制御信号を供給する完全積分回路の時定数を積分
出力波形の平均値となる位相点で切替えせしめるので利
得制御信号がよシ早く安定化しましいては利得制御の引
込み時間を大幅に短縮できる・したが９てΦヤリア信号
受信と共に十分な利得制御を行ない得る自動利得制御回
路を提供できゐ・また本発明を実施する上での回路構成
は従来回路をそのまま利用でき、簡単な付加回路によう
てすぐれた利得制御機能を有する自動利得制御回路を提
供することができる。
第１図は従来よプ用いられるフィードバック形の自動利
得制御回路の構成を示すプ四ツク図、第２図は本出願人
による先願の目動利得制御装置の一実施例を示すブロッ
ク図、８４３図は第２ｍの装置の説明図、第１図は第２
における電圧制御増中器１１への制御電圧波形ｄのタイ
ムチャート、籐５図は本発明の自動謬り得制御回路の一
貢施例を示すブロック図、第６図は第５図に示す回路Ｏ
各要点における信号波形のタイムチャートである・１１
け電圧制御増中器、１５は零タロス検出器、１６け時定
数切替え制御部、１７けシーケンサである・一あ
得制御回路の構成を示すプ四ツク図、第２図は本出願人
による先願の目動利得制御装置の一実施例を示すブロッ
ク図、８４３図は第２ｍの装置の説明図、第１図は第２
における電圧制御増中器１１への制御電圧波形ｄのタイ
ムチャート、籐５図は本発明の自動謬り得制御回路の一
貢施例を示すブロック図、第６図は第５図に示す回路Ｏ
各要点における信号波形のタイムチャートである・１１
け電圧制御増中器、１５は零タロス検出器、１６け時定
数切替え制御部、１７けシーケンサである・一あ
Claims (2)
- （１）増幅器の出力信号を整流する整流器と一時足数を
切替えて＃＠流器からの整流出力信号を積分する積分器
とを有し、該積分器の積分出力値に基づいて該増幅器Ｏ
利得を該増幅器へ入力される入力信号レベルに応じて制
御する自動利得制御回路において、前記積分器の積分出
力値が所定の値になることを検知出力すゐ検知手段を設
け、該検知手段からの検知出力に同期して前記積分器の
時定数を切替えることｔ特徴とする自動利得制御回路・ - （２）前記検知手段は前記尾中器出刃傷号における零ク
ロス点を検知出力する零りａス検出回路を具え、該零り
ロス横出回路からの検知出力を前記積分器の横分出力値
が所定のｇｆｉになることの検知出力とすゐことを特徴
とする特許請求範囲第（１）穐記載Ｏ目動駒得制御回路
・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15102881A JPS5851610A (ja) | 1981-09-24 | 1981-09-24 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15102881A JPS5851610A (ja) | 1981-09-24 | 1981-09-24 | 自動利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5851610A true JPS5851610A (ja) | 1983-03-26 |
| JPS644691B2 JPS644691B2 (ja) | 1989-01-26 |
Family
ID=15509717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15102881A Granted JPS5851610A (ja) | 1981-09-24 | 1981-09-24 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851610A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59183014U (ja) * | 1983-05-20 | 1984-12-06 | 三洋電機株式会社 | ミユ−テイング回路 |
-
1981
- 1981-09-24 JP JP15102881A patent/JPS5851610A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59183014U (ja) * | 1983-05-20 | 1984-12-06 | 三洋電機株式会社 | ミユ−テイング回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS644691B2 (ja) | 1989-01-26 |
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