JPS5851616A - 直並列変換方式 - Google Patents
直並列変換方式Info
- Publication number
- JPS5851616A JPS5851616A JP14993581A JP14993581A JPS5851616A JP S5851616 A JPS5851616 A JP S5851616A JP 14993581 A JP14993581 A JP 14993581A JP 14993581 A JP14993581 A JP 14993581A JP S5851616 A JPS5851616 A JP S5851616A
- Authority
- JP
- Japan
- Prior art keywords
- serial
- circuit
- shift register
- parallel conversion
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 9
- 238000005070 sampling Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- 210000002105 tongue Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情１１４６１１システムに於るビットシリア
ルデータをビットパラレルデータ【変換する直並列変換
方式ｃｌｌする。
ルデータをビットパラレルデータ【変換する直並列変換
方式ｃｌｌする。
従来、直列データを並列データに変換する方式は、ｌ１
ｌｌｌｃ示すように、シフトレジスタ１と、ビットカウ
ンタ２と、デコーダｓかも構成され、ビットカウンタ２
Ｃよって、データ転送夕田ツタをカウントし、その出力
をデコーダ２によってデコー・ドすることによｐ％直列
データが並列置換ビット数分、シフトレジスタ１＆：セ
ットされた事を判定し１並列データに変換する方式が一
般的であった。
ｌｌｌｃ示すように、シフトレジスタ１と、ビットカウ
ンタ２と、デコーダｓかも構成され、ビットカウンタ２
Ｃよって、データ転送夕田ツタをカウントし、その出力
をデコーダ２によってデコー・ドすることによｐ％直列
データが並列置換ビット数分、シフトレジスタ１＆：セ
ットされた事を判定し１並列データに変換する方式が一
般的であった。
［ツで、＊来の方式では、シフトレジスタ、ビットカウ
ンタ、デコーダが不可欠であり１回路規模が大きくなる
という欠点があった。
ンタ、デコーダが不可欠であり１回路規模が大きくなる
という欠点があった。
本発明け、上記従来技術のビットカウンタ、デコーダの
除去のためになされたものでＴｏり、従って本発明の目
的社、シフトレジスタを１ビツト追加することにより、
ビットカウンタ、デーーダを必要としな鱒、一層簡単な
、小規模回路構成で直列データを並列データに変換する
ことができる新規な直並列変換方式を提供することにあ
る。
除去のためになされたものでＴｏり、従って本発明の目
的社、シフトレジスタを１ビツト追加することにより、
ビットカウンタ、デーーダを必要としな鱒、一層簡単な
、小規模回路構成で直列データを並列データに変換する
ことができる新規な直並列変換方式を提供することにあ
る。
本発明の上記目的は、変換されるビット数Ｎに対してＮ
＋１段のシフ）ｌ／ジスタ回路と、最終段シフトレジス
タ状態判定回路とを具備し、前記最終段シフトレジスタ
状態判定回路の出力結果により１前記ジアドレジスタに
直列データが並列変換ビット数分竜フトされたかを判定
するしとにより直列データを並列データに順次変換する
ことにより達成される。
＋１段のシフ）ｌ／ジスタ回路と、最終段シフトレジス
タ状態判定回路とを具備し、前記最終段シフトレジスタ
状態判定回路の出力結果により１前記ジアドレジスタに
直列データが並列変換ビット数分竜フトされたかを判定
するしとにより直列データを並列データに順次変換する
ことにより達成される。
以下、１１２１１を参照しｔがも本発明による直並列＆
換方式をその＾好な一実施例としてｓビット長の直並列
変換を行う場合につ−で説明する。
換方式をその＾好な一実施例としてｓビット長の直並列
変換を行う場合につ−で説明する。
本発明の一実施例は、９個の７リツプフリツプＦＦ１−
ＪＰ７？で構成されるシフトレジスタ［１１１１１ト
、論理ｌｌ１１回路２０及び２１と論理和聞ｊｌ１２２
で構戒畜れる最終段シフトレジスタ状態判定回路１２と
により構成されて−る。
ＪＰ７？で構成されるシフトレジスタ［１１１１１ト
、論理ｌｌ１１回路２０及び２１と論理和聞ｊｌ１２２
で構戒畜れる最終段シフトレジスタ状態判定回路１２と
により構成されて−る。
直列入力データは、７リツプフロツプＦＦ１に入力され
、各７９ツブフロツプの出力は次段のフリップ７ｗツブ
に入力される。最終段の７リツフフロツプ〃９の出力は
、険理檀回路２０及び２１に入力され、七れぞれクロッ
ク信号Ｊ２１２、ダ５と論ｍｓがとられ、論ｍｕｍ路２
０社出力信号４＠＠ｄを出力昧論還檀麿踏２１の出力は
論理和回路２２＆−人力される。
、各７９ツブフロツプの出力は次段のフリップ７ｗツブ
に入力される。最終段の７リツフフロツプ〃９の出力は
、険理檀回路２０及び２１に入力され、七れぞれクロッ
ク信号Ｊ２１２、ダ５と論ｍｓがとられ、論ｍｕｍ路２
０社出力信号４＠＠ｄを出力昧論還檀麿踏２１の出力は
論理和回路２２＆−人力される。
論ｍ和閤踏２２は、ｔＩＩＩ！論ｌ積回路２１の出力信
号と直並列変換ＰＩＩｔＩｋ儒号Ｓとの論理和をとって
、出力信号ｈ・■・ｔを出力し、７ｖツブフロツプＦＪ
Ｆ１の竜ット入カフリップｙａツブ１＃２．１１＠のり
竜ット入力Ｃ接続畜れている。直並列変換開始信号ｌは
７ｖツブフロツプＦＦ９のり竜ット入力に４接続されて
ｉる。直列データサンプリングクロック０１はシフトタ
ロツタとして各７リツプ７譚ツブのタロツタ入力Ｃ＊＊
されている。
号と直並列変換ＰＩＩｔＩｋ儒号Ｓとの論理和をとって
、出力信号ｈ・■・ｔを出力し、７ｖツブフロツプＦＪ
Ｆ１の竜ット入カフリップｙａツブ１＃２．１１＠のり
竜ット入力Ｃ接続畜れている。直並列変換開始信号ｌは
７ｖツブフロツプＦＦ９のり竜ット入力に４接続されて
ｉる。直列データサンプリングクロック０１はシフトタ
ロツタとして各７リツプ７譚ツブのタロツタ入力Ｃ＊＊
されている。
次にこの実施例に訃いての使い方と動作を説明する。［
並列変換動作を開始する際＆：社、まず、盲並列変換開
始信号Ｓを与える。これにより各フリップフロップは７
Ｊ’１は＠ＯＮ”に、！１２．ＦＦ９は＠ＯＦＦ”にそ
れぞれ設定される。その後、直列データサンプリングク
ロッ＃＊１て、蓼列入カデｉりが７リツプフ冒ツブＦＦ
１に、７リツプ７ａツーＩＰＦ２の出力はフリップフロ
ップＦＦ３にと、各アリツブフロップのｆｓ段出力信号
が七ットされる。Ｗ列データナンブリングクロック１１
１が８個入力されると、フリップ７ｗツブＦＦ９は＠Ｏ
Ｎ”となり、論理積回路２０は）ｌ、ｅ＠ｄ信号を＠ｏ
ｙ″とし、論ｍ５ｔａ路２１社、論理和回路２２を介し
てｐｒｅｓｓ−信号を出力し、再びアリツブフロップＦ
Ｆ１を＠ＯＮ”、アリツブフロップＦＦ２〜ＦＦ８１
”ＯＦＦ ” Ｃｌｋ 定ｔ ２ｂ ＠クロッＩ ０１
、ｌｌｌ２ｓダ５はそれぞれ同期されたクロツタでＴ
ｏＪＰ％ｍＳ図のタイムチャーＦに示される様供給され
ゐ。
並列変換動作を開始する際＆：社、まず、盲並列変換開
始信号Ｓを与える。これにより各フリップフロップは７
Ｊ’１は＠ＯＮ”に、！１２．ＦＦ９は＠ＯＦＦ”にそ
れぞれ設定される。その後、直列データサンプリングク
ロッ＃＊１て、蓼列入カデｉりが７リツプフ冒ツブＦＦ
１に、７リツプ７ａツーＩＰＦ２の出力はフリップフロ
ップＦＦ３にと、各アリツブフロップのｆｓ段出力信号
が七ットされる。Ｗ列データナンブリングクロック１１
１が８個入力されると、フリップ７ｗツブＦＦ９は＠Ｏ
Ｎ”となり、論理積回路２０は）ｌ、ｅ＠ｄ信号を＠ｏ
ｙ″とし、論ｍ５ｔａ路２１社、論理和回路２２を介し
てｐｒｅｓｓ−信号を出力し、再びアリツブフロップＦ
Ｆ１を＠ＯＮ”、アリツブフロップＦＦ２〜ＦＦ８１
”ＯＦＦ ” Ｃｌｋ 定ｔ ２ｂ ＠クロッＩ ０１
、ｌｌｌ２ｓダ５はそれぞれ同期されたクロツタでＴ
ｏＪＰ％ｍＳ図のタイムチャーＦに示される様供給され
ゐ。
この様にして、餉記の動作を繰返すことにより、８ビツ
ト毎の直並列変換が行われる。
ト毎の直並列変換が行われる。
従って、本発明によれば、従来の直並列変換方式に比べ
て、フリップ７−ツプ１１１ｍと５ゲート余ｐの論Ｗａ
Ｓが追１１Ｂされただけで、ビットカウンタ、デコーダ
がＷ！＊され、小規模囲路構成で従来と同郷の処！ｌが
可能であるという効果が得られる。
て、フリップ７−ツプ１１１ｍと５ゲート余ｐの論Ｗａ
Ｓが追１１Ｂされただけで、ビットカウンタ、デコーダ
がＷ！＊され、小規模囲路構成で従来と同郷の処！ｌが
可能であるという効果が得られる。
以上本発明をその良好な一実施例について説明したが、
それは単なる例示的なものであり、とζで説明された実
施例によってのみ本願斃ｗＩが限定畜れるもので蝶なく
、その範囲から逸脱す畢ことなく種々の変形、変更が容
易である０例えば１本與施例にお−ては魯ビット長の直
並列変換を行う場合につ−て説明したが、ヒの変換ビッ
ト数は任意′の変更にて１１！施し得る仁と＃２＠らか
である。
それは単なる例示的なものであり、とζで説明された実
施例によってのみ本願斃ｗＩが限定畜れるもので蝶なく
、その範囲から逸脱す畢ことなく種々の変形、変更が容
易である０例えば１本與施例にお−ては魯ビット長の直
並列変換を行う場合につ−て説明したが、ヒの変換ビッ
ト数は任意′の変更にて１１！施し得る仁と＃２＠らか
である。
１１１Ｗｉは従来の直並列変換方式の構成■、館２図は
本発明による璽蓋列変換方式の一実施例を示す構成図、
１１３１１は館２図の実施例に於ける動作タイムチャー
トであり、薗列入カデータの状１１は仮定したものであ
る。 １拳・−シフトレジスタ、２・・・ビットカウンタ、５
・・・デコーダ、１１・Φ・シフトレジスター路、１２
・・・最終段シフトレジスタ状態判定−路、 ２Ｇ、
２１・・・論理ｗ回路、２２ｅ・・論理和回路、ＪＦＪ
Ｆ１〜〃９・・・シフトレジスタ回路を構成するアリツ
ブフロップ、ダ・・拳シフトタロツタ及びビットカウン
タのカラン）＃−ツクとして使用される直列入力データ
のサンプリングクロツタ、ｌｌ１１・・φ１列入カデー
タテンプリングクロッタ、ｌｌＩ２・・・並列データ４
職用のＬｏａｄ慣号発慣用発生用クロツタΦ・・並列変
換完了判定の為の同期ダ―ツタ 特許出願人 日本電気株式金社
本発明による璽蓋列変換方式の一実施例を示す構成図、
１１３１１は館２図の実施例に於ける動作タイムチャー
トであり、薗列入カデータの状１１は仮定したものであ
る。 １拳・−シフトレジスタ、２・・・ビットカウンタ、５
・・・デコーダ、１１・Φ・シフトレジスター路、１２
・・・最終段シフトレジスタ状態判定−路、 ２Ｇ、
２１・・・論理ｗ回路、２２ｅ・・論理和回路、ＪＦＪ
Ｆ１〜〃９・・・シフトレジスタ回路を構成するアリツ
ブフロップ、ダ・・拳シフトタロツタ及びビットカウン
タのカラン）＃−ツクとして使用される直列入力データ
のサンプリングクロツタ、ｌｌ１１・・φ１列入カデー
タテンプリングクロッタ、ｌｌＩ２・・・並列データ４
職用のＬｏａｄ慣号発慣用発生用クロツタΦ・・並列変
換完了判定の為の同期ダ―ツタ 特許出願人 日本電気株式金社
Claims (1)
- 直列データかｂ並列データへの変換において、変換され
るビット数Ｎ＆：対して設けられたＮ＋１段のシフトレ
ジスター路と、該シフトレジスタ閘ＩＩの最＃段の状ｍ
を判定する最終段シフＦレジスタ状態判定關路とを具備
し、前記最終段シフトレジスタ状態判定回路の出力結果
によ１直列データをＮビットの並列データに変ＩＩさせ
ることを特徴とする直並列変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14993581A JPS5851616A (ja) | 1981-09-22 | 1981-09-22 | 直並列変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14993581A JPS5851616A (ja) | 1981-09-22 | 1981-09-22 | 直並列変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851616A true JPS5851616A (ja) | 1983-03-26 |
Family
ID=15485777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14993581A Pending JPS5851616A (ja) | 1981-09-22 | 1981-09-22 | 直並列変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851616A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263530A (ja) * | 1985-03-20 | 1985-12-27 | Sharp Corp | 直列デ−タ転送回路 |
| JPH0624295U (ja) * | 1992-06-19 | 1994-03-29 | 勇雄 中込 | 緊急処理用ガス管遮断器 |
-
1981
- 1981-09-22 JP JP14993581A patent/JPS5851616A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263530A (ja) * | 1985-03-20 | 1985-12-27 | Sharp Corp | 直列デ−タ転送回路 |
| JPH0624295U (ja) * | 1992-06-19 | 1994-03-29 | 勇雄 中込 | 緊急処理用ガス管遮断器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4603322A (en) | High-speed sequential serial Manchester decoder | |
| JPS60219675A (ja) | 時間軸変換回路 | |
| JPS5851616A (ja) | 直並列変換方式 | |
| KR0170720B1 (ko) | 디지탈/아날로그 변환기 인터페이스 장치 | |
| US2973511A (en) | Code converter | |
| JPS5843934B2 (ja) | シンゴウヘンカンソウチ | |
| JP2674810B2 (ja) | 多重化ｎ連一致保護回路 | |
| JPS6255737B2 (ja) | ||
| JP2985560B2 (ja) | データフォーマット変換器 | |
| JP2565144B2 (ja) | 直並列変換器 | |
| JPH084263B2 (ja) | フレ−ム信号同期検出回路 | |
| JP3471275B2 (ja) | 同期化回路 | |
| JP2536135B2 (ja) | シリアル／パラレル変換回路 | |
| JPH0628151A (ja) | シリアルデータのパラレルラッチ回路 | |
| JPH0438017A (ja) | シリアル‐パラレル変換回路 | |
| SU1241235A1 (ru) | Устройство дл делени дес тичных чисел | |
| JPH0394543A (ja) | 通信制御装置 | |
| JP2559791Y2 (ja) | クロック発生回路 | |
| SU1361541A1 (ru) | Устройство дл сравнени чисел | |
| JPH01112182A (ja) | モード設定回路 | |
| JPH0313876A (ja) | モード設定回路 | |
| JPH039661B2 (ja) | ||
| JPS63284930A (ja) | ｍＢｎＢ符号変換回路 | |
| JPH04130826A (ja) | 変調回路，復調回路および変復調回路 | |
| JPH0490196A (ja) | クロックパルス検出回路 |