JPS5852376B2 - デイジタル・エコ−キヤンセラ− - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル・エコーキャンセラーに関するもの
で、特に擬似対数コーディングを使用する適応形転送ま
たは伝達特性フィルタを有するディジタル・エコーキャ
ンセラーの性能を改善すると同時に、構成を簡単にしか
つ価格を低減するディジタル・エコーキャンセラーに関
するものである。

長距離電話通信網においては伝送路の大部分にわたり４
線式リンクが使用され、その場合一方の線路対は相手側
への信号送信だけに専用され、かつ他方の線路対は相手
側から送信される信号の受信だけに専用される。

これら送信および受信専用線路対上における分離された
信号を単一の２線式回線に結合するにはいわゆるハイブ
リッドコイルを使用する。

ハイブリッドコイルは４線式リンクの送信および受信線
路対の間でエコーを付随しない結合を行うことができず
、受信線路対における信号の一部が送信線路対側へ転送
され、エコー信号として現われることは周知である。

本願発明者は本願の第１図に示したディジタル・エコー
キャンセラー（以下便宜上、特に従前の（ディジタル）
エコーキャンセラーと称する）を先に特願昭５２−６８
０１１号（特開昭５２１５３３１５号）において提案し
、この従前のエコーキャンセラーにおいては受信信号Ｘ
（ｔ）をサンプル・ホールド−絶対値段１０においてサ
ンプリングしてその絶対値に変換し、更に特殊なアナロ
グ−ディジタル・コンバータ（いわゆるＡＬａｗアナロ
グ−ディジタル・コンバータ）１２において７ビツト擬
似対数圧伸コードに変換する（尚、Ａ−Ｌａｗは、前記
特開昭５２ １５３３１５号第９３頁左下欄第１２および１３行に記
載されているように、Ｃ０Ｃ，１，Ｒ（国際無線通信諮
問委員会）によって標準化されており、Ａ−Ｌａｗエン
コーディングについては、例えば、“Ｔｒａｎｓｍｉｓ
ｓｉｏｎ Ｓｙｓｔｅｍｓ ｆｏｒＣｏｍｍｕｎｉｃａ
ｔｉｏｎｓ”、第４版、Ｂｅ１ｌＴｅｌｅｐｏｎｅ Ｌ
ａｂｏｒａｔｏｒｉｅｓｌｌｎｃ、 １９７０年２月発
行、第５７９〜５８３頁に記載されている）。

ディジタル化されたサンプルｘｉ 全体はマルチプレ
クサ１４において多重化し、次いでＸレジスタ１６を構
成する複数のシフトレジスタに記憶する。

サンプルｘｉ の擬似実効値に対する平均値を計算段
１８において算出し、また該サンプルは記憶した平均値
または擬似実効値とディジタル比較器２０において比較
する。

Ｈレジスタ２２はエコー通路のインパルスレスポンスを
示すＮ個のディジタルワードｈ１〜ｈｎを記憶する。

サンプルｘｉ が平均値または擬似実効値より大きい
場合には、比較器２０から生ずる制御信号Φ（ｘ）を介
して、Ｈレジスタ２２に記憶した対応ディジタルワード
ｈｉの既存値の更新が行われる。

また到来アナログ信号Ｘ（ｔ）の平均値または擬似実効
値をディジフルルアナログ・コンバータ２４において基
準電圧Ｘｊに変換し、この基準電圧を用いてアナログ中
心クリップ回路２６およびアナログ比較器２８をバイア
スするようにする。

中心クリップ回路２６の入力端子に帯域通過フィルタ３
０、プリエンファシス回路３２を直列に接続し、中心ク
リップ回路２６の出力端子にデエンファシス・フィルタ
３４を接続して中心クリップ回路２６によって生ずる高
調波歪を低減するようにする。

Ｘレジスタ１６およびＨレジスタ２２にそれぞれ記憶し
たサンプルｘｉ およびこれに対応するディジタルワ
ードｈｉ は対数乗算器３６に供給して、擬似対数コ
ード化したｘｉおよびｈｉＯ値を更に変換することな（
直接使用できるようにする。

次に、対数乗算器３６において行われる乗算について説
明する。

Ｘレジスタ１６およびＨレジスタ２２かも供給される指
標をｅｘおよびｅｈとし、かつ仮数をｍＸおよびｍｈと
すると、両サンプルはＡ−Ｌａｗフォーマットであるの
で、指標零ｅＸ−ｅｈ−Ｏに対し両サンプルの絶対値は となる。

ここで駄およびｑｈはディジタル・アナログ・スケーリ
ング・ファクタ（量子化ステップ）であり、以下におけ
る考案を容易にするために駄＝＝ｑｈ−１とする。

ｅｘ ＞ Ｏおよびｅｈ＞Ｏのときサンプルの値は となり、ここで定義により仮数はｍＸ〈１およびｍｈ＜
ｌである。

従って、たたみ込みプロセッサ４５０対数乗算器３６に
入るサンプル・フォーマットの可能な組み合せは４通り
ある。

４通りの互に異なるアルゴリズムは積Ｐｉ＝ｘｉ＋ｊ−
ｈｉ を形成するのに使用される。

（Ｉ） 指標が両方共零の場合、即ち ｅｘ−ｅｈ−Ｏである場合、積１Ｐｉｌは（式１式％） （３） （ＩＩ） いずれか一方の指標が零でない場合、即ち
ｅｘ−〇、ｅｈ≧１またはｅＸ＞ １− ｅｈ＝００場
合、積１Ｐｉｌは、後者の場合には １ 一２ｅＸ、（１＋ｍｘ） −ｍｈ ＝ ２ ｅＸ＋ １°（ｍｈ＋ｍＸ・ｍｈ） （４） となる。

（財）両方の指標が零でない場合即ちｅｘ之１およ びｅｈ ≧１の場合、積 ｉ は ０ｇ２ １ ＝ｅＸ＋ｌｏｇ２（１＋ｍｘ）十ｅｈ＋１０ｇ２（１＋
ｍｈ） （５） となる（比較のため式（２）を参照のこと）。

Ｏ（ｍｈ〈１．０くｍｈく１の場合、近似式はｌｏｇ２
（１＋ｍ ） ＝ｍ （６） ２ｍ＝１＋ｍ （７） となる。

従って、式（５）は１０ｇ２Ｐｉ：ｅＸ＋ｅｈ＋ｍＸ＋
ｍｈ（８）と簡略化される。

つまり対数乗算器３６における乗算は３つの異なる態様
で行われ、（Ｉ）指標が両方共零の場合には、仮数が直
接乗算され、（１）いずれか一方の指標が零でない場合
には、両方の仮数が直接乗算され、これに指標零の数の
仮数が加算され、この加算の結果が指標の値に応じてシ
フトレジスタにおいてシフトされ、（ホ）両方の指標が
零でない場合には、２個の加算器において指標および仮
数の加算が行われる。

次いで、かかる乗算の結果はアキュムレータ３８の内容
に加算されるかまたはこのアキュムレータの内容から減
算される。

アキュムレータ３８の出力ｒｊ は１２ビツト・ディ
ジタル−アナログ・コンバータ４０においてアナログ電
圧に変換され、このアナログ電圧は４線式回線の送信線
路対に存在するエコー信号ｙ（ｔ）から差動増幅器４２
において減算される。

本願発明者の提案に係る上記従前のディジタル・エコー
キャンセラーは、その他の従来のディジタル・エコーキ
ャンセラーに比べその性能が極めて優れておりかつ遥に
低価格であるが、その性能を犠牲にすることなくその構
造を簡単化できれば、一層大幅な価格低減を達成するこ
とができる。

そこで本発明の目的は、性能を犠牲にすることすく対数
エンコーディング形ディジタル・エコーキャンセラーに
必要なハードウェアを簡単化するにある。

更に本発明の目的は、対数エンコーディング形ディジタ
ル・エコーキャンセラーを適切に再設計して、性能を犠
牲にすることなくその構造の複雑さ、寸法および価格を
低減するにある。

かかる本発明の目的は （ａ） 第１図におけるアナログ−擬似対数コンバー
タ５０の性能を向上する一方、構造の複雑さおよび価格
を大幅に低減し、 （ｂ） 第１図における擬似実効値−ｄｃ コンバ
ータ６０の性能を向上する一方、構造の複雑さおよび価
格を大幅に低減し、 （Ｃ） 第１図においてディジタル比較器２ｏによっ
て構成するΦ（ｘ）関数発生器の性能を向上する一方、
構造の複雑さおよび価格を大幅に低減し、（ｄ） 第
１図における誤り検出器７ｏの性能を向上する一方、構
造の複雑さおよび価格を大幅に低減する ことによって達成される。

第２図に示す本発明により改良されたアナログ擬似対数
コンバータにおいては、アナログ入力信号ｘ（ｇをサン
プリングし、次いで絶対値段へ供給する。

次いでサンプル ｘｉ は量子化およびコード化のた
めアナログ−ディジタル・コンバータに供給し、サンプ
ルｘｉ の符号はＸレジスタ１６に供給する。

前記アナログ−ディジタル・コンバータからの直列１１
ビツト出力は、普通のシフトレジスタ、カウンタおよび
２個のＡＮＤゲートを用いて７ビツト擬似対数デイジタ
ルコードに直列形式で変換する。

この直列変換により、アナログ擬似対数コンバータ５ｏ
の性能が改善される一方、構造の複雑さおよび価格が著
しく低減されるが、その根拠は次の通りである。

一般にＡ−Ｌａｗによる線形コード−擬似対数コード変
換においては、変換された擬似対数コードの指標の最大
値が２進数１１１＝１０進数７である限り、（１）変換
された擬似対数コードの指標の値は、対応する線形コー
ドにおいて“′１°′を含む最も上位のビット位置より
も上位のビット位置に含まれる”′Ｏ″の個数を、擬似
対数コードの最大指標値°“１１１”＝１０進数７から
減算した値の２進表示に等しくなり、かつ （２）変換された擬似対数コードの仮数の値は、対応す
る線形コードにおいて１″を含む最も上位のビット位置
に直接接続する３個以上（この個数は線形コードのビッ
ト数が多くなる程増大する）の下位ビット位置の内容に
等しくなる。

という変換アルゴリズムを発見した。

この変換アルゴリズムが妥当であることは、Ａ−Ｌａｗ
による１１ビット線形コード−７擬似対数コ一ド変換表
および１２ビット線形コード−８ビツト擬似対数コード
変換表をそれぞれ示す第６図および第７図から明らかで
ある。

従って本発明ではかかる変換アルゴリズムを考慮に入れ
て第１図のアナログ−擬似対数コンバータ５０を第２図
に示す如（構成した。

第２図に示した本発明の改良形擬似実効値−ｄｃコンバ
ータ６０の第１実施例では、サンプル ｘｉを直列接続
の低域通過フィルタ、ピーク検出器および演算増幅器を
通過させてｄｃ 信号Ｘｊを発生するようにする。

これにより、擬似実効値−ｄｃコンバータの性能が改善
される一方、構造の複雑さおよび価格が著しく低減され
る。

第３図に示した本発明の改良形擬似実効値−ｄｃコンバ
ータの第２実施例では、アナログ信号Ｘ（ｔ）は第１の
理想全波整流器に供給し、また９ ００位相推移して第
２の理想全波整流器に供給する。

両方の全波整流器の出力を加算し、次いで低域通過フィ
ルタを通過させる。

この低域通過フィルタの出力は著しく改善された解放（
またはアタック）時定数を有するピーク検出器に供給し
、この時定数のため信号Ｘ（ｔ）の振幅が突然または急
激に増大する場合の性能が改善される。

改良形擬似実効値−ｄｃ コンバータの第２実施例に
おいては、その性能が改善されかつ回路の複雑さおよび
価格が低減される。

第２図に示す本発明の改良形Φ（Ｘ）関数発生器２０は
、各サンプル ｘｉ が次の３条件即ち （ａ） サンプル ｘｉ の振幅が平均値アナログ
電圧Ｘｊより太きい、 （ｂ） サンプル ｘｉ の振幅が過負荷振幅ＶＲ
ＥＦ２より小さい、 （ｃ） サンプル ｘｉ の振幅が背景雑音振幅Ｖ
ＲＥＦｔより大きい を満足する場合、およびこれら３条件だけ満足する場合
、論理値１を出力する。

第５図に示す本発明の改良形誤り検出器７０では真のエ
コー信号Ｙ（ｔ）のサンプリングを行い、次いでサンプ
ルｙ（ｉ）を推定エコー信号ｒｊ と比較して誤り信
号εｊを発生させる。

次いで誤り信号εｊを、比較器として使用される対称バ
イアス形演算増幅器において比較し、これら演算増幅器
は制御信号△ｈおよび論理符号信号Ｓｇ（△ｈ）を発生
する。

本発明により改善されたこれら回路のすべてにおいて構
造の複雑さおよび価格が著しく低減される一方、これら
を使用することにより前記従前のディジタル・エコーキ
ャンセラーの性能が著しく向上する。

以下、図面につき本発明を説明する。

本発明においては、第１図に示した本願発明者が先に提
案した、即ち従前のエコーキャンセラーのアナログ−デ
ィジタル擬似対数コンバータ５０を、第２図に示すよう
に改良されたアナログ−ディジタル擬似対数コンバータ
によって置き変える。

アナログ信号ｘ（ｇは入力端子１００に供給する。

入力端子１００はサンプル・ホールド回路１０２に接続
し、このサンプル・ホールド回路は例えば米国ニューヨ
ーク州スイオセソト所在のＨａｒｒｉｓＣｏｒｐｏｒａ
ｔｉｏｎからＡＨＡ−２４２５の表示で市販されている
もので構成することができる。

サンプル・ホールド回路１０２は、アナログ信号Ｘ（ｔ
）のサンプルｘｉ を得るため電子スイッチ１０６を
制御する駆動回路１０４を有する。

駆動回路１０４はライン１０１上の変換指令信号によっ
て制御し、この変換指令信号は第１図に示す従前のエコ
ーキャンセラーのサンプル・ホールド回路１０に対する
変換指令信号と同じである。

を子スイッチ１０６の出力端子におけるサンフルｘｉ
はコンデンサ１０８において保持され、演算増幅器１
１０によって増幅される。

なおコンデンサ１０８の電子イッチ１０６とは反対側は
接地する。

演算増幅器１１０の出力端子における信号ｘｉは絶対値
段１１２に供給し、この絶対値段１１２は普通の構成と
し、例えば米国マサチューセッツ州、ノアウッド、Ａｎ
ａｌｏｇ Ｄｅｖｉｃｅｓ、Ｉｎｃ、発行のＡｎａｌｏ
ｇ −Ｄｉｇｉｔａｌ ＣｏｎｖｅｒｓｉｏｎＨａｎ
ｄｂｏｏｋ、第２版、１９７６年刊の第２３〜２４頁に
記載された構成とする。

絶対値段１１２の図示下側出力端子を比較器１１４の正
および負入力端子に接続してサンプルｘｉ の符号を
決めるようにする。

比較器１１４は普通の構成とする。各サンプルｘｉ
の符号を示す比較器１１４の出力論理符号信号Ｓｇ（ｘ
）はＸレジスタ１６に供給する。

絶対値段１１２の図示右側出力端子に存在するサンプル
ｘｉ の絶対値 ｘｉ はアナログ−ディジタル
・コンバータ１１６の入力端子に供給し、このアナログ
−ディジタル・コンバータは前記Ａｎａｌｏｇ Ｄｅｖ
ｉｃｅｓ、Ｉｎｃ、 から市販されている如き普通の
構成のものとする。

アナログ−ディジタル・コンバータ１１６はサンプル
ｘｉニつき直線性ステップで量子化を行い、量子化した
値を直列１０ビット列にコード化して送出する。

ア゛ナログーデイジタル・コンバータ１１６に比較器１
１８を接続して、アナログ−ディジタル・コンバータ１
１６における内部論理制御を行うようにする。

アナログ−ディジタル・コンバータ１１６のスタート入
力端子はライン１０１から変換指令信号を受信するよう
接続配置するつ アナ□グーディジタル・コンバータ１１６の右側出力端
子からの直列ビット列はシフトレジスタ１２００Å力端
子に供給する。

このシフトレジスタ１２０はテキサス・インストウルメ
ンツ社から部品Ａ、Ｓ Ｎ −７４−１６４として市販
されている如き普通の構成のものとする。

シフトレジスタ１２０のクリヤ入力端子はライン１０１
から変換指令信号を受信するよう接続配置する。

シフトレジスタ１２０には４個のレジスタ段即ち第ルジ
スタ段Ｑ。

、第２レジスタ段Ｑ１、第３レジスタ段Ｑ２および第４
レジスタ段Ｑ３を設け、そのうち最終レジスタ段Ｑ３を
除く３個のレジスタ段Ｑ。

。ＱＩＱ２の非反転出力端子ＱＯ２Ｑ１．Ｑ２は個別に
Ｘレジスタ１６の対応入力端子に接続する。

アナログ−ディジタル・コンバータ１１６のクロック出
力端子からクロック信号をＡＮＤゲート１２２の第１（
上側）入力端子およびＡＮＤゲート１２４の第１（下側
）入力端子に供給する。

ＡＮＤゲー）１２２，１２４は普通の構成とする。

シフトレジスタ１２０の最終レジスタ段の直前のレジス
タ段Ｑ２および最終レジスタ段Ｑ３において反転出力端
子Ｑ２はＡＮＤゲート１２４の第２（上側）入力端子に
接続し、反転出力端子Ｑ３はＡＮＤゲート１２２の第２
（下側）入力端子およびＡＮＤゲート１２４の第３（中
央）入力端子に接続する。

ＡＮＤゲート１２２の出力端子はシフトレジスタ１２０
のクロック入力端子に接続する。

ＡＮＤゲート１２４の出力はカウンタ１２６のカウント
ダウン入力端子に供給し、このカウンタ１２６はテキサ
ス・インストウルメンツ社から５Ｎ−７４１９３の表示
で市販されている如き普通の構成のものとする。

カウンタ１２６の入力端子Ｄ３．Ｄ２．Ｄ１．Ｄｏには
プリセット２進値” １０１０”をプリセットし、その
理由は後で説明する。

カウンタ１２６の出力Ｑ。＋Ｑ１ 、Ｑ２は個別にＸレ
ジスタ１６の対応入力端子に供給する。

カウンタ１２６のプリセット（右側）入力端子はライン
１０１かも変換指令信号を供給されるよう接続配置する
。

上述した構成の本発明による改良形アナログディジタル
擬似対数コンバータの動作を以下に説明する。

変換指令信号がライン１０１に供給される。この変換指
令信号によりサンプル・ホールド回路１０２は入力アナ
ログ信号Ｘ（ｔ）につきサンプリングを行ってサンプル
ｘｉ を発生し、これを絶対値段１１２へ供給する。

またライン１０１上の変換指令信号はアナログ−ディジ
タル・コンバータ１１６のスタート入力端子に供給して
、絶対値段１１２の出力端子に発生したサンプルｌＸ１
ｌ を量子化し符号化するようにする。

またライン１０１を介して変換指令信号を供給すること
によりシフトレジスタ１２０のレジスタ段Ｑ。

−Ｑ３をクリヤすると共に、カウンタ１２６の入力端子
Ｄ３〜Ｄｏにプリセット２進値“’ １０１０ ”をプ
リセットするよにする。

周知の如く、アナログ−ディジタル・コンバータ１１６
からのビット列の第１ビツトは最上位ビットであり、最
終ビットは最下位ビットである。

各ビットがアナログ−ディジタル・コンバータ１１６か
ら送出される際、ＡＮＤゲート１２２および１２４にク
ロックパルスが供給される。

シフトレジスタ１２０は同じサイクルの開始時にライン
１０１における変換指令信号によってクリヤされるから
、最終レジスタ段の直前のレジスタ段Ｑ２および最終レ
ジスタ段Ｑ３の反転出力端子Ｑ２およびＱ３には論理値
１が存在し、従ってＡＮＤゲート１２２および１２４は
アナログ−ディジタル・コンバータ１１６から１ビツト
が出力される毎に作動する。

アナログ−ディジタル・コンバータ１１６かう出力され
る第１ビツト（即ち前述した如く最上位ビット）はシフ
トレジスタ１２０の第３レジスタ段Ｑｏ に読込まれる
。

アナログ−ディジタル・コンバータ１１６から出力され
る順次の各ビットはまずシフトレジスタ１２０の第ルジ
スタ段Ｑ。

に読込まれ、第ルジスタ段Ｑ。

に読込まれた各ビットは最終レジスタ段Ｑ３の反転出力
端子Ｑ３に論理値１が存在する限り１段だけ転送される
。

更に、１ビツトが転送される毎に、アナログ−ディジタ
ル・コンバータ１１６からのクロックパルスにまりカウ
ンタ１２６は、同じサイクルの開始前に設定されたプリ
セット２進値” １０１０１１かう１ビツトずつカウン
トダウンを行う。

最初の（第１の）論理値１がシフトレジスタ１２０の最
終レジスタ段の直前のレジスタ段Ｑ２ に到達した場合
、その反転出力端子Ｑ２の出力はＯに変化し、これによ
りＡＮＤゲート１２４は作動不能となり、カウンタ１２
６のカウントダウンを停止させる。

その場合擬似対数ディジタルコードの指標に対応するカ
ウンタ１２６からの２進出力がＸレジスタ１６に読込ま
れる。

次のクロックサイクルにおいて最初の１ビツトはシフト
レジスタ１２０の最終レジスタ段Ｑ３に転送され、その
結果ＡＮＤゲート１２２が作動不能となり、これにより
シフトレジスタ１２０への如何なる付加的ビットの読込
みも阻止される。

また、仮数に対応するシフトレジスタ１２０のレジスタ
段Ｑ。

５ Ｑｌ、Ｑ２の非反転出力端子Ｑ。

ｔ Ｑｔ ＋ Ｑ２における直列ビット列のビットもＸ
レジスタ１６の対応入力端子に読込まれる。

次に、以上説明した第２図のアナログ−ディジタル擬似
対数コンバータの動作を第６図を参照して更に詳細に説
明する。

第６図において１１ビツト線形コードの先端のＳは符号
を示すビットで、比較器１１４の出力からＸレジスタ１
６の符号端子へ直接入力され、それに続く１０ビツトが
アナログ・ディジタル・コンバータ１１６からクロック
信号を介してシフトレジスタ１２０へ順次転送される。

７ビツト擬似対数コードの先頭のＳは■１ビット線形コ
ードと同様に符号を示すビットであり、本願発明者の発
見した前記変換アルゴリズムから、続く３ビツトは、指
標を表わすカウンタ１２６のＱ２ 、Ｑｔ 、Ｑｏ段の
各ビット値を示し、続く３ピツ）”ａ ｂ ｃ”は
仮数を表わすシフトレジスタ１２０の第１、第２および
第３レジスタ段Ｑｏ、ＱｌおよびＱ２の各ビット値を示
す。

第６図のコード変換表の例えば最下行の１１ビツト線形
コード’ ｓ １ ａｂｃｘｘｘｘｘｘ ”を７ビツ
ト擬似対数コード°’ Ｂ １１１ ａ ｂ ｃ
”に変換する場合について第２図の回路の動作を説明す
ると、まずＳの次の“１′′が第１クロツク信号を介し
てシフトレジスタ１２０の第２レジスタ段Ｑｏに入ると
同時に、最終レジスタ段の直前のレジスタ段Ｑ２および
最終レジスタ段Ｑ３のＱ２およびＱ３出力“１″により
ＡＮＤゲート１２４を介してカウンタ１２６のＱ３．Ｑ
２．Ｑｌ、０８段はプリセット２進値” １０１０ ”
から１だけカウントダウンされてそれぞれ“’ １０１
０ ”となる。

次に、第２クロツク信号を介して前記“１″がシフトレ
ジスタ１２０の第２レジスタ段Ｑ１に進みかつ第ルジス
タ段Ｑ。

に“ａ ”が入ると同時に、カウンタ１２６のカウント
ダウンによりその各ビットは“ｉ ｏ ｏ ｏ ”とな
る。

次に、第３クロツク信号を介して前記“１″がシフトレ
ジスタ１２０の最終レジスタ段の泊前のレジスタ段Ｑ２
に進み、“ａ ”が第２レジスタ段Ｑ１に進みかつ“ｂ
″′が第ルジスタ段Ｑ。

に入ると同時に、カウントダウンによりカウンタ１２６
の各ビットが ｏ １ｉ ｉ ”となった後、シフトレジスタ１２０の
最終レジスタ段の直前のレジスタ段Ｑ ２のＱ２出力“
０″によりＡＮＤゲート１２４が作動不能となり、まず
カウンタ１２６の動作が停止する、即ちカウンタ１２６
において所望の指標値“１１１ ”が発生する。

次に、第４クロツク信号を介して“１”がシフトレジス
タ１２０の最終レジスタ段Ｑ３まで進み、かつレジスタ
段Ｑ２．Ｑ１゜０８段に“ａ ”、“ｂ″、 ゛。

″がそれぞれ入った後、最終レジスタ段Ｑ３のＱ３出力
“０″によりＡＮＤゲート１２４に加えてＡＮＤゲート
１２２も作動不能となり、シフトレジスタ１２０の動作
も停止する。

そのときシフトレジスタ１２０の最終レジスタ段Ｑ３を
除くレジスタ段Ｑ２Ｑ１．Ｑｏにある′・ ｂ ・″を
仮数として・カウンタ１２６のＱ２ 、Ｑｔ 、０８段
の” １１１ ”を指標として、また絶対値段１１２か
ら比較器１１４を介して得た信号を符号Ｓとしてそれぞ
れＸレジスタ１６に入力することにより所望の変換が完
了する。

以上の説明から明らかなように、シフトレジスタ１２０
には１１ビツト線形コードにおいて最も上位のビット位
置に含まれる１′”およびこれに後続する３ビツトの仮
数を格納する必要があるから、シフトレジスタ１２００
所要レジスタ段数−（仮数のビット数３）＋１＝４とな
る。

また第６図の表において、１１ビツト線形コードの大き
さが小さくなるに従って″１″を含む最上位ビットが下
位ビット側へ移動して行き、従って対応する７ビツト擬
似対数コードの指標の値も小さくなって行き、かつこの
１″がシフトレジスタ１２０の最終レジスタ段Ｑ３に到
達して仮数が発生するまでに要するクロック信号の個数
が多くなるからクロック信号でカウントダウンさせるカ
ウンタ１２６を使用している。

そして、第６図の表の最下行における最大の１１ビツト
線形コードにおける最上位ビット位置に含まれる′１゛
′がシフトレジスタ１２０の最終レジスタ段Ｑ３ に到
達して仮数が発生する以前に最大指標“’ １１１ ”
を発生できるようにするため、前記最上位ビット位置に
含まれる“１″が３個即ち仮数のビット数に等しい個数
のクロック信号の供給後にシフトレジスタ１２０の最終
レジスタ段の直前のレジスタ段Ｑ２に到達したときにカ
ウンタ１２６のＱ２゜Ｑｌ、０８段が最大指標値” １
１１ ’″に等しくなるようにするため、カウンタ１２
６のプリセット２進値を、（仮数のビット数３）＋（最
大指標値′“１１１”の１０進値７）−（１００２進数
”’１０１０”）に設定しである。

従って、本発明の改良されたアナログ−ディジタル擬似
対数コンバータによって使用される直列変換アルゴリズ
ムによれば、当該変換サイクルの終端において７ビツト
擬似対数コードの値即ち符号Ｓｇ（ｘ）、指標ｅおよび
仮数ａ、ｂ、ｃ値が直ちに得られ従ってこれらを直ちに
使用することができる。

これに対比して、従来使用されたすべての並列アルゴリ
ズムではこれらの値が当該変換サイクルの終端において
直ちには得られず、また遥に複雑で高価なハードウエテ
を必要とする。

なお、本発明の改良形アナログーディジタル擬似対数コ
ンバータによって使用される上記直列変換アルゴリズム
は、１１ビツト線形コードから７ビツト擬似対数コード
への変換に制限されるものではない。

同じ変換アルゴリズムは、第７図に示したＡ Ｌａｗ
による１２ビツト線形コードから８ビツト擬似対数コー
ドへの変換に対しても適用することができる。

その際に必要な変更は次の３事項だけであり、 （１）変換された擬似対数コードにおける仮数が４ビッ
トであることにＲＪ、ｃＴｈしてシフトレジスタ１２０
の所要段数は（仮数のビット数４）＋ｌ−５段となり、
レジスタ段Ｑ３の後位に新たな最終レジスタ段Ｑ４ を
増設し、新たな最終レジスタ段の直前のレジスタ段Ｑ３
の非反転出力端子Ｑ４ をＸレジスタ１６に接続し、 （２）第２図に示したＡＮＤゲート１２２および１２４
に対するシフトレジスタ１２０の最後尾の２個のレジス
タ段Ｑ２およびＱ３の反転出力端子Ｑ２および０３から
の入力接続をそのまま右へ１段シフトして、新たな最後
尾の２個のレジスタ段Ｑ３およびＱ４の反転出力端子Ｑ
３およびＱ４からの入力接続に変更し、即ち第２図のレ
ジスタ段Ｑ２の反転出力端子Ｑ２からの入力接続を切断
し、レジスタ段Ｑ３の反転出力端子ｑ３をＡＮＤゲート
１２４の上側入力端子に接続し、レジスタ段Ｑ４ の反
転出力端子Ｑ４をＡＮＤゲート１２２の下側入力端子お
よびＡＮＤゲート１２４の中央入力端子に接続し、（３
）カウンタ１２６のプリセット２進値を（最大指標“１
１１ ”の１０進値７）＋（仮数のビット数４）＝（１
０進数１１の２進数１０１１）に変更する。

ことだけである。

第７図に示した１２ビット線形コード−８ビツト擬似対
数コードに対すると同様に、第２図のアナログ−ディジ
タル擬似対数コンバータは、Ａ −Ｌａｗによる１３ビ
ット線形コード−９ビツト擬似対数コード変換、１４ビ
ット線形コード−１０ピント擬似対数コード変換、以下
同様の変換の如き一層ビット数の多いコード変換に対し
ても上記１２ビット線形コード−８ビツト擬似対数コー
ド変換の場合における前記３つの簡単な変更に対応する
回路変更を行うだけでよい。

Ａ−Ｌａｗによるこれら種々のコード変換を行う場合に
おける擬似対数コードの仮数のビット数（但し最大指標
値は°“１１１”）およびカウンタ１２６のプリセット
２進値の関係を次表に示す。

この表および本願発明者の発見した変換アルゴリズムか
ら一般に、指標の最大値ＥＸＰＭＡＸがＥＸＰＭＡＸ
＝１１１＝１０進値７であるすべての擬似対数コードの
指標ＥＸＰは、１１−７．１２−８．１３−９．１４−
１０・・・・・・・・・・・・ビット変換のすべてにお
いて ＥＸＰ ＝ＥＸＰＭＡ）（−ｚ ＝ ７− ｚ
（９）で表わすことができ（但しＺは変換すべき線形コ
ードにおいて最も上位の“′１″より上位のビット位置
に含まれる“０″の個数）、かつ仮数はこの“１″に後
続するｍビットに等しくなる。

従ってシフトレジスタにはｍ＋１個のレジスタ段を設げ
、カウンタ１２６のプリセット２進値ｙは ｙ−ＥＸＰＭＡＸ＋ｍの２進イ直＝ （７＋ｍ ）の２
進ｆ直（１０）に設定すればよい。

なお上式（９）はＥＸＰ＝Ｏのときにも成立ち、この場
合カウンタ１２６は変換すべき線形コードの符号ビット
を除くピッｌ［’Ｌに等しい個数のクロック信号を供給
されて計数出力が零になる。

更に、第２図には、第１図に示した従前のデイジタル・
エコーキャンセラーにおける擬似実効値（ｒｍｓ）−ｄ
ｃ コンバータ６０と置換するためのものであって、
平均値アナログ電圧Ｘｊを発生する本発明の改良形擬似
実効値−ｄｃ コンバータ６０の第１実施例を示し、
次にこれについて説明する。

絶対値段１１２の第２（右側）出力端子におけるサンプ
ル ｘｉ を低域通過フィルタ１３００Å力端子に供
給する。

このフィルタ１３０は普通の構成とし、周知の形式のＲ
−Ｃ回路網で構成する。

特に、低域通過フィルタ１３００Å力端子は普通の構成
の演算増幅器１３２の入力端子で構成する。

演算増幅器１３２の出力端子は抵抗１３４の一端に接続
し、抵抗１３４の他端はコンデンサ１３６の一端に接続
し、コンデンサ１３６の他端は接地する。

抵抗１３４およびコンデンサ１３６は低域通過フィルタ
１３００周波数レスポンスを規定するＲ−Ｃ回路を構成
する。

低域通過フィルタ１３０の限界角周波数ω。

は０．２ω□〈ω。

＜ ０．６ωｍ （１１）に設定され、こ
こで ωｍ−２πｆｍ ｆｍ−アナログ信号Ｘ（ｔ）の最低周波数であり、電話
伝送の場合典型的には３００ Ｈｚ である。

周知の如く、低域通過フィルタ１３０の積分（充電）時
定数は１／ωｏ−１／２πｆｏに等しい。

低域通過フィルタ１３０の出力はピーク検出器１３８の
入力端子に供給する。

ピーク検出器１３８は適切に設定された所定カント・イ
ン・レベルを越える振幅を有するすべての入力信号を検
出し、かつ低域通過フィルタ１３０の積分時定数１／ω
。

よりかなり長い解放（放電）時定数ｔｒ、例えばｔｒ≧
４／ω。

を有する。ピーク検出器１３８の入力端子はダイオード
１４０のアノードとする。

ダイオード１４００カソードはバイアス抵抗１４２を介
してバイアス電源Ｖ十に接続する。

バイアス電源Ｖ十はバイアス抵抗１４２と共にダイオー
ド１４０のカット・イン・レベルを設定する。

またダイオード１４００カソードはコンデンサ１４４お
よび抵抗１４６の一端の共通接続点に接続し、コンデン
サ１４４および抵抗１４６の他端は接地する。

コンデンサ１４４および抵抗１４６の値によりピーク検
出器１３８の解放時定数ｔｒが設定される。

抵抗１４６の一端におけるピーク検出器１３８の出力は
演算増幅器１４８０入力端子に供給する。

演算増幅器１４８は普通の構成のものとする。

演算増幅器１４８の出力は、以下に説明するように、平
均値アナログ電圧Ｘｊである。

この平均値アナログ電圧Ｘｊはライン１５０に供給する
。

低域通過フィルタ１３０の積分定数１／ω。

およびピーク検出器１３８の解放時定数ｔｒ の関係を
適切に選定して、演算増幅器１３２０入力端子に供給さ
れた等しい実効値振幅を有する正弦波信号および白雑音
信号がライン１５０上の平均値アナログ電圧Ｘｊにつき
同一値を発生するようにすることができる。

従って、平均値アナログ電圧Ｘｊはアナログ信号Ｘ（ｔ
）の実効値に比例すると考えることができる。

次に、アナログ信号Ｘ（ｔ）の実効値および平均アナロ
グ信号ＸｊＯ間のこの比例関係の理論的説明を、周期性
波形信号の１周期について成立つ次の不等式 ％式％（１３ 一ビーク値） を用いて説明する。

絶対値段１１２の第２（右側）出力端子におけるサンプ
ル１Ｘｉｌの平均値はアナログ信号Ｘ（ｔ）の平均値に
比例する。

積分時定数１／ω。

が小さいため、低域通過フィルタ１３０の出力信号はア
ナログ信号Ｘ（ｔ）における急速なピークに応動するこ
とができる。

更に、かかる急速なピークは解放時定数ｔｒ が大きい
から、ピーク検出器１３８により一層長期間にわたり保
持することができる。

従って、ライン１５０における平均値アナログ電圧Ｘｊ
は低域通過フィルタ１３０の出力より大きい平均値とな
り、従って式（１２）がそのまま成立つ。

従って、帯域制限された信号Ｘ（ｔ）の統計的特性が既
知である場合には、時定数１／ω。

およびｔｒを適切に調整して、平均値アナログ電圧Ｘｊ
が同じ実効値を有する正弦波の平均値に等しくなるよう
にすることができる。

このようにして、かかる平均値アナログ電圧Ｘｊがライ
ン１５０から送出される。

更に、第１図に示した従前のディジタル・エコーキャン
セラーにおける擬似実効値−ｄＣコンバータ６０と置換
されるものであって、平均値アナログ電圧Ｘｊを発生す
る本発明の改良形擬似実効値ｄｃ コンバータの第２
実施例を第３図に示す。

本実施例においてアナログ信号Ｘ（ｔ）は入力ライン１
６０に供給する。

入力ライン１６０からは第１全波整流器１６４にアナロ
グ信号Ｘ（ｔ）を供給する。

この全波整流器１６４の回路構成は前出のＡｎａｌｏｇ
−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｓｉｏｎ Ｈａｎｄ
ｂｏｏｋ第２版、１９７６年刊の第２３〜２４頁に記載
されている。

全波整流器１６４はアナログ信号Ｘ（ｔ）を全波整流し
た信号を出力信号として送出する。

特に、アナログ信号Ｘ（ｔ）は入力ライン１６０から演
算増幅器１６６の非反転入力端子に供給する。

演算増幅器１６６は普通の構成とする。

演算増幅器１６６の出力はダイオード１６８のカソード
およびダイオード１７０のアノードに供給する。

ダイオード１６８のアノードは演算増幅器１７２の非反
転入力端子に結合する。

演算増幅器１７２は普通の構成とする。

ダイオード１７０のカソードは抵抗１７４を介して演算
増幅器１７２の反転入力端子に接続する。

演算増幅器１６６０反転入力端子およびダイオード１６
８のアノードの間に抵抗１７６を接続して、帰還路を構
成するようにする。

同様に、演算増幅器１６６０反転入力端子およびダイオ
ード１７００カソードの間に抵抗１７８を接続して、帰
還路を構成するようにする。

更に、演算増幅器１７２の出力端子および反転入力端子
の間に抵抗１８０を接続して帰還路を構成するようにす
る。

演算増幅器１７２の出力端子に抵抗１８２の一端を接続
する。

抵抗１８２の他端にはアナログ信号Ｘ（ｔ）の全波整流
信号が生ずる。

抵抗１８２の他端に生ずるとの全波整流信号はアナログ
信号の第２高調波を含んでおり、これを第４ａ図の波形
１８２によって示す。

またアナログ信号Ｘ（ｔ）は入力ライン１６０を介して
インバータ１６２０入力端子に供給する。

インバータ１６２は普通の構成とする。

インバータ１６２の出力は位相推移回路網１８４に供給
する。

位相推移回路網１８４は普通の構成とする。

特に、インバータ１６２の出力はコンデンサ１８６の一
端に接続し、コンデンサ１８６の他端は共通接続点１９
０に接続する。

共通接続点１９０および入力ライン１６０の間に抵抗１
８８を接続する。

コンデンサ１８６および抵抗１８８の値を適切に選定し
て、アナログ信号Ｘ（ｔ）の最低周波数ｆｍが共通接続
点１９０において９００だけ推移されるようにする。

共通接続点１９０における位相推移された信号は第２全
波整流器１９２に供給する。

第２全波整流器１９２の回路構成は第１全波整流器１６
４と同一であるから、その詳細は省略する。

全波整流器１９２における抵抗２１０のプ端は演算増幅
器２０６の出力端子に接続する。

抵抗２１０の他端には、共通接続点１９０に存在する位
相推移されたアナログ信号Ｘ（ｔ）の全波整流信号が生
ずる。

この抵抗２１０の他端における全波整流信号は共通接続
点１９０に存在するアナログ信号Ｘ（ｔ）の位相推移さ
れた信号の第２高調波であり、これを第４ｂ図の波形２
１０によって示す。

抵抗１８２の他端（下端）における全波整流信号は共通
接続点２１２に供給される。

同様に、抵抗２１０の他端（上端）における全波整流信
号も共通接続点２１２に供給される。

共通接続点２１２は演算増幅器２１４０反転入力端子に
接続する。

演算増幅器２１４は、共通接続点２１２に存在する２つ
の全域整流信号の加算器として作動するよう接続配置す
る。

演算増幅器２１４の出力端子および反転入力端子の間に
抵抗２０８を接続して、帰還路を構成するようにする。

演算増幅器２１４の非反転入力端子は接地する。

演算増幅器２１４の出力端子には、共通接続点２１２に
存在する２つの全波整流信号を加算した和信号が生ずる
。

演算増幅器２１４の出力端子におけるこの和信号は、第
４ｃ図の波形によって示す如く、アナログ信号Ｘ（ｔ）
の第４高調波を含む。

演算増幅器２１４の出力端子における前記和信号は低域
通過フィルタ２１６の入力端子に供給する。

低域通過フィルタ２１６は普通の構成とし、周知の形式
のＲ−Ｃ回路網とする。

特に、低域通過フィルタ２１６の入力端子は抵抗２１８
の一端に接続し、抵抗２１８の他端はコンデンサ２２０
の一端に接続し、コンデンサ２２０の他端は接地する。

抵抗２１８およびコンデンサ２２０は低域通過フィルタ
２１６の周波数レスポンスを規定するＲ−Ｃ回路を構成
する。

低域通過フィルタ２１６の限界角周波数ω。

は０．４ω□〈ω。

＜１．２ω□に設定され、ここで ω□＝２πｆｍ ｆｍ−アナログ信号Ｘ（ｔ）の最低周波数であり、電話
伝送の場合典型的には３００Ｈｚ である。

周知の如く、低域通過フィルタ２１６の積分時定数は１
／ω。

に等しい。抵抗２１８の他端（下端）に存在する低域通
過フィルタ２１６の出力はピーク検出器２２２の入力端
子に供給する。

ピーク検出器２２２のカント・イン・レベルはその回路
素子の値によって適切に設定することができ、本例では
これら回路素子の値を、第４ｃ図に示した第４高調波の
ピークのすべてを検出できるカット・イン・レベルを設
定せしめる値に選定する。

ピーク検出器２２２は第４ｃ図に示した入力第４高調波
信号のピークのすべてを検出し、かつ低域通過フィルタ
２１６の積分時定数１／ω。

に比べ遥に大きい解放時定数ｔｒ を有し、例えばｔ
ｒ〉４／ω０を有する。

ピーク検出器２２２への入力は演算増幅器２２４の非反
転入力端子に供給する。

演算増幅器２２４は普通の構成とする。

演算増幅器２２４の出力端子はダイオード２２６のカソ
ードに接続し、ダイオード２２６のアノードは抵抗２２
８を介して演算増幅器２２４０反転入力端子に接続する
。

かくしてダイオード２２６および抵抗２２８は帰還路を
構成する。

また演算増幅器２２４０反転入力端子は抵抗２３６を介
して接地する。

更に、演算増幅器２２４の出力端子はダイオード２３０
のアノードに接続し、ダイオード２３０のカソードは抵
抗２３２およびコンデンサ２３４の一端に接続し、抵抗
２３２およびコンデンサ２３４の他端は接地する。

抵抗２３２およびコンデンサ２３４の値によって、ピー
ク検出器２２２の解放時定数ｔｒが設定される。

コンデンサ２′３４の一端（上端）における出力は演算
増幅器２３８の非反転入力端子に供給される。

演算増幅器２３８の出力端子および反転入力端子の間は
互に直接接続する。

演算増幅器２３８の反転入力端子は抵抗２４０を介して
演算増幅器２２４０反転入力端子に接続する。

演算増幅器２３８の出力はピーク検出器２２２の出力端
子２４２に供給され、出力端子２４２には出力信号とし
て平均値アナログ電圧Ｘｊが生ずる。

擬似実効値−ｄｃ コンバータの第１実施例の主な制
限事項は、低域通過フィルタ１３０はアナログ信号Ｘ（
ｔ）の最低周波数ｆｍを効果的に濾波除去しなげればな
らないことである。

従って、コンデンサ１３６を含む低域通過フィルタ１３
００回路素子の値はアナログ信号Ｘ（ｔ）の最低周波数
ｆｍを濾波除去するような値に設定する必要がある。

この要件を満足するように設定した値の回路素子から成
る低域通過フィルタ１３０はその出力信号の立上り時間
が比較的長くなり、従って本実施例における平均値アナ
ログ電圧Ｘｊの立上り時間が制限されることとなる。

この平均値アナログ電圧Ｘｊの立上り時間における制限
はアナログ信号Ｘ（ｔ）のレベルが急激に増大する場合
に平均値アナログ電圧Ｘｊがこれに追随できなくなるこ
とを意味する。

この立上り時間の制限は第３図に示した擬似実効値−ｄ
ｃ コンバータによって除去することができた。

ピーク検出器２２２の立上り時間は次の２つの理由のた
め極めて短い。

第１の理由は、演算増幅器２２４の出力インピーダンス
が極めて小さいためであり、第２の理由は、演算増幅器
２３８の出力端子から演算増幅器２２４０反転入力端子
に至る負帰還ループを設け、演算増幅器２２４および２
３８の間にコンデンサ２３４を設けたためである。

従って、ピーク検出器２２２の立上り時間は演算増幅器
２２４のスルーレートだけによって効果的に制限される
こととなる。

本発明の擬似実効値−ｄｃ コンバータの第２実施例
は、第３図に示したコンデンサ１８６および抵抗１８８
より成る簡単なＲ−Ｃ回路に代え、一層複雑な９０°位
相推移回路網１８４を使用することによって更に改良す
ることができる。

その場合には、一層複雑なＲ−Ｌ−Ｃ回路網を使用して
性能を改善することができる。

またＲ −Ｃ低域通過フィルタ２１６を抵抗、コンデン
サおよびインダクタを有するＲ−Ｌ−Ｃ低域通過フィル
タに変更するコトによっても一層の改良を達成すること
ができる。

かかるＲ −Ｌ−Ｃ低域通過フィルタによれば、図示し
た抵抗２１８およびコンデンサ２２０より成る簡単なＲ
−Ｃ低域通過フィルタで可能なものに比べ良好なフィル
ターレスポンス時間関係を実現することができる。

なお擬似実効値−ｄｃコンバータの第２実施例は多少複
雑な構成となるが、最近における集積電子回路技術の目
覚しい発展のため、上記第２実施例を極めて経済的に実
現することができる。

特に、米国アリシナ州フエニソクス所在のＭｏｔｏｒｏ
ｌａＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｐｒｏｄｕｃｔｓ、
Ｉｎｃ、から市販されている極めて安価なＭＳＩ（中
規模集積回路）デバイスＭＣ３５０３は単一パンケージ
に４個の演算増幅器を含み、本発明に好適である。

更に、本発明においては、第１図に示した従前のディジ
タル・エコーキャンセラーのディジタル比較器２０を、
第２図に示したΦ（ｘ）関数発生器２０によって置換す
る。

第２図に示すように、絶対値段１１２の第２（右側）出
力を比較器２５０の正入力端子に供給する。

比較器２５０は普通の構成とする。ライン１５０上に存
在する平均値アナログ信号Ｘｊは比較器２５０の負入力
端子に供給する。

比較器２５０の出力はＡＮＤゲー ト２５６の第１（上
側）入力端子に供給する。

また比較器２５０の正入力端子は比較器２５２の正入力
端子にも接続する。

比較器２５２は普通の構成とする。

比較器２５２の負入力端子は受信チャンネルにおける背
景雑音の振幅に設定した基準電圧■ に結合する。

比較器２５２の出力ＥＦ１ はＡＮＤゲート２５６の第２（中央）入力端子に供給す
る。

また比較器２５０の正入力端子は比較器２５４の負入力
端子にも接続する。

比較器２５４は普通の構成とする。

比較器２５４の正入力端子は受信チャンネルにおける過
負荷以前の最大振幅に設定した基準電圧ｖＲＥＦ２に結
合する。

比較器２５４の出力はＡＮＤゲート２５６の第３（下側
）入力端子に供給する。

ＡＮＤゲート２５６の出力即ち論理信号Φ（Ｘ）はＸレ
ジスタ１６に供給する。

本発明の改良形Φ（Ｘ）発生器２０の動作を以下に説明
する。

絶対値段１１２の第２（右側）出力端子に新たなサンプ
ル ｘｉ が現われる毎に、アナログ−ディジタル・
コンバータ１１６のアナログ・ディジタル変換に当り上
記新たなサンプルは比較器２５０において平均値アナロ
グ電圧Ｘｊと比較される。

同時にサンプル ｘｉ は比較器２５２において基準
電圧ｖＲＥＦ１と比較され、がつ比較器２５４において
基準電圧ｖＲＥＦ２と比較される。

これらの各比較器の出力はＡＮＤゲート２５６において
論理的に乗算される。

ＡＮＤゲート２５６の出力Φ（Ｘ）は、サンプル ｘｉ
が次の３条件即ち （ａ） サンプル１Ｘｉｌの振幅が平均値アナログ電
圧Ｘｊ より大きく、 （ｂ） サンプル１Ｘｉｌの振幅が基準電圧ＶＲＥＦ
２の振幅より小さく（これにより、Ｈレジスタに記憶シ
タインパルスレスポンスが当該チャンネルの受信側にお
ける過負荷信号によって生ずる歪から保護される）、 （ｃ） サンプル ｘｉ ｌの振幅が基準電圧ｖＲＥ
Ｆｔの振幅より大きい（これにより、Ｈレジスタに記憶
したインパルスレスポンスが、音声チャンネルに音声信
号が存在しない場合に生ずる歪がら保護される）、 を満足する場合およびこれら３条件だけを満足する場合
に、論理値１となる。

第１図に示した従前のディジタル・エコーキャンセラー
のΦ（Ｘ）発生器２０においては、変数Φ（Ｘ）は各サ
ンプルｌ ｘｉ につき当該サンプルが相互相関プロ
セッサに読込まれる毎に算出していた。

しかし第１図の従前のエコーキャンセラーを使用して行
った実験から、Ｘレジスタ１６に、２５６〜５１２個の
ｌ ｘｉ ｌサンプルが記憶される期間に対応する３２
〜６４ｍ秒の期間中においては、平均値アナログ電圧Ｘ
ｊの変化が緩慢なので、Φ（ｘ）の値は当該サンプルの
瞬間に決定し、このサンプルと関連する他の値と共にＸ
レジスタ１６に格納できることを確認した。

前述したように、本発明の改良形Φ（Ｘ）発生器におい
ては、各サンプル ｘｉに対する変数の（Ｘ）がこの単
一の計算によって算出される。

この改良形Φ（ｘ）発生器の付加的新規事項ハ、Ｘレジ
スタ１６から変数Φ（Ｘ）を導出できると同時に、対応
する擬似対数コード化サンプルｘｉ ｌも導出できるこ
とである。

本発明の改良形Φ（ｘ）発生器は極めて安価に実現する
ことができる。

比較器２５０，２５２゜２５４は安価で標準形の市販ユ
ニットである。

ＡＮＤゲート２５６も安価で標準形の市販ユニットであ
る。

変数Φ（Ｘ）の論理値を記憶するためＸレジスタ１６に
おいて必要な付加ビットも安価に付設することができる
。

更に、本発明では、第１図に示した従前のディジタル・
エコーキャンセラーの誤り検出器７０と置換するための
本発明による改良形誤り検出器の実施例を第５図に示す
。

真のエコー信号ｙ（ｔ）はサンプル・ホールド段２６２
に接続した入力端子２６０に供給する。

サンフル・ホールド段２６２は第１図示の従前のディジ
タル・エコーキャンセラーから変換指令信号を供給され
るようライン１０１に接続した駆動回路２６４を有し、
また駆動回路２６４によって制御する電子スイッチ２６
６を有する。

サンプル・ホールド段２６２の出力端子は演算増幅器２
６８の非反転入力端子に接続する。

演算増幅器２６８の非反転入力端子およびアース間にコ
ンデンサ２７０を接続する。

前記従前のディジタル・エコーキャンセラーから到来す
る算出されたエコー信号推定値ｒｊ は演算増幅器２
６８の反転入力端子に供給する。

演算増幅器２６８の出力は差信号εｊである。

差信号εｊは前記従来前のディジタル・エコーキャンセ
ラーの低域通過フィルタ３０に供給する。

また差信号εｊは比較器２７１の正入力端子および比較
器２７２の負入力端子にも供給する。

比較器２７１および２７２は普通の構成とする。

平均値アナログ電圧Ｘｊは加算回路２７４の第１（左側
）入力端子に供給する。

加算回路２７４の第２（下側）入力端子には基準電圧Ｖ
ＲＥＦａを供給する。

加算回路２７４の出力は比較器２７１０反転入力端子に
供給し、かつ普通の構成のインバータ２７６を介して比
較器２７２の非反転入力端子に供給する。

比較器２７１の出力端子はＯＲゲート２７８の第１（上
側）入力端子に接続する。

比較器２７２の出力端子はＯＲゲート２７８の第２（下
側）入力端子に接続する。

このように構成することにより、差信号εｊが正で加算
器２７４の出力を越える場合には、比較器２７１の出力
に“１″を出力し、逆に差信号εｊが負で、加算器２７
４の出力の符号を反転したものより小さい場合には１．
比較器２７１の出力に１″を出力する。

これらの場合には、ＯＲゲ−）２７８の出力端子に制御
信号Δｈが発生すると共に、この制御信号Δｈの論理符
号（極性）信号Ｓｇ （Δｈ）が比較器２７１の出力端
子に発生する。

差信号εｊの絶対値が加算器２７４の出力より小さい場
合には、比較器２７１および２７２の両方が“０９＋を
出力する。

基準電圧■ＲＥＦ３の値は比較器２７１．２７２の感度
を制限するよう適切に設定し、かつ通話信号の存在しな
い場合に第５図の回路の安定性を維持するよう適切に設
定する。

従って、差信号εｊが加算回路２７４の出力信号より小
さく、かつ加算回路２７４の出力信号の反転信号より大
きい場合即ち差信号εｊの絶対値が加算回路２７４の出
力信号より小さい場合には、ＯＲゲート２７８の出力端
子には制御信号Δｈが発生せず、かつ比較器２７１の出
力端子には論理符号信号Ｓｇ （Δｈ）が発生しない。

以上、本発明を図示の実施例につき詳細に説明したが、
本発明はかかる実施例に限定されず、本発明の範囲内で
種々の変形が可能であること勿論である。

【図面の簡単な説明】 第１図は従前の対数コーディング形ディジタル・エコー
キャンセラーを示すブロック図、第２図は本発明による
改良形アナログーディジタル擬似対数コンバータの実施
例、改良形擬似実効値−ｄｃコンバータの第１実施例、
および改良形Φ（Ｘ）関数発生器の実施例をブロックと
共に示す回路図、第３図は本発明による改良形擬似実効
値−ｄｃコンバータの第２実施例を示す回路図、第４ａ
ｔ４ｂｓ４ｃ図は第３図の作動説明図、第５図は本発明
による改良形誤り検出器の実施例を示すブロック図、第
６および７図はＡ −Ｌａｗ による線形コード擬似対
数コード変換の２つの例を示す図である。 １０・−・・・・サンプル・ホールド−絶対値段、１２
・・・・・・アナログ・ディジタル・コンバータ、１４
・・・・・・マルチプレクサ、１６・・・・・・Ｘレジ
スタ、１８・・・・・・平均値または擬似実効値の平均
値計算段、２０・・・・・・ディジタル比較器、２２・
・・・・・Ｈレジスタ、２４・・・・・・ディジタル−
アナログ・コンバータ、２６・・・・・・アナログ中心
クリップ回路、２８・・・・・・アナログ比較器、３０
・・・・・・帯域通過フィルタ、３２・・・・・・プリ
エンファシス回路、３４・・・・・・デエンファシス・
フィルタ、３６・・・・・・対数乗算器、３８・・・・
・・アキュムレータ、４０・・・・・・ディジタル−ア
ナログ・コンバータ、４２・・・・・・差動増幅器、４
５・・・・・・たたみ込みプロセッサ、５０・・・・・
・アナログ−ディジタル擬似対数コンバータ、６０・−
・・・・擬似実効値−ｄｃコンバータ、７０・・・・・
・誤り検出器、１００−・・・・・アナログ信号入力端
子、１０２・・・・・・サンプル・ホールド回路、１０
４・・−・・・１駆動回路、１０６・−・・・・電子ス
イッチ、１１０・・・・・・演算増幅器、１１２・・・
・・・絶対値段、１１４−・・・・・比較器、１１６・
・・・・・アナログ−ディジタル・コンバータ、１１８
・−・・・・比較器、１２０・・・・・・シフトレジス
タ、１２６・・・・・・カウンタ、１３０・−・−・低
域通過フィルタ、１３２・・・・・・演算増幅器、１３
８−・・・・・ピーク検出器、１４８・・・・・・演算
増幅器、１６０−・・・−・入力ライン、１６４・１．
・１．第１全波整流器、１６６．１７２・・・・・・演
算増幅器、１８４・・・・・・位相推移回路網、１９２
・・・・・・第２全波整流器、２０６，２１４・・・・
−・演算増幅器、２１６′・・°・°低域通過フィルタ
、２２２・・・・・・ピーク検出器、２２４．２３８・
・・・・・演算増幅器、２６０・・・・・・入力端子、
２６２・・・・・・サンプル・ホールド段、２６４２０
６１０．駆動回路、２６６・−・・・電子スイッチ、２
６８・−・−・演算増幅器、２７１．２７２・・・・・
・比較器、２γ４・・・・・・加算回路、２５０，２５
２，２５４°°“・−・比較器。

Claims (1)

1. 【特許請求の範囲】 １ 受信信号の固定数の最新のサンプルＸ１、・・・・
   ・・・・・・・・、Ｘｉ、・・・・・・・・・・・・、
   知 を符号、指標および仮数を有する対数フォーマット
   に変換する変換装置と；前記最新のサンプルＸ１・・・
   ・・・・・・・・・、ｘｉ、・・・・・・・・・・・・
   、■を前記対数フォーマットにおいて記憶するＸレジス
   タ装置と；対応する固定数の推定インパルスレスポンス
   係数ｈ１、・・・・・・・・・・・・、ｈｉ。 ・・・・・・・・・・・・ 而を符号、指標および仮数
   を有する対数フォーマットにおいて記憶するＨレジスタ
   装置と；前記記憶したサンプルおよび前記記憶した係数
   に応動して前記記憶したサンプルおよび前記記憶した係
   数の対数の加算によって乗算を行う乗算装置と；前記乗
   算装置によって発生した積を累算して近似エコー信号を
   発生させる装置と：前記近似エコー信号から実際のエコ
   ー信号を減算して残留エコーに対応する差信号を発生さ
   せる装置と；前記残留エコーおよび前記記憶したサンプ
   ルに応動して前記記憶した係数をそれぞれ更新する相互
   相関装置とを有する形式のディジタル・エコーキャンセ
   ラーにおいて、前記変換装置が （ａ） 前記受信信号の前記最新のサンプルＸ１、・
   ・・・・・・・・・・・、Ｘｉ、・・・・・・・・・・
   ・・、抑 に応動するアナログ−ディジタル・コンバー
   タを備え、前記アナログ、ディジタル・コンバータは前
   記サンプルの各々を最上位ビットから最下位ビットへと
   いう順序で装置１ルた直列形式の直線ＰＣＭコードにデ
   ィジタル方式でコード化し、前記各直線ＰＣＭコードの
   前記各ビットを第１出力端子において送出する一方、前
   記各直線ＰＣＭコードの前記各ビットの送出に対応して
   クロック出力端子に制御信号を発生し、前記ディジタル
   コード化した最新のサンプルの各々の符号を示す論理信
   号を第２出力端子に発生させ、 （ｂ） 前記アナログ・ディジタル・コンバータの前
   記第１出力端子に接続される第１入力端子を有するシフ
   トレジスタを備え、前記シフトレジスタは前記アナログ
   −ディジタル・コンバータによって送出される前記各直
   線ＰＣＭコードの前記各ビットを受信し、対応する記憶
   信号をクロック入力端子に供給された場合前記受信ビッ
   トを記憶し、複数の非反転出力端子を設け、前記非反転
   出力端子の各々は前記第１入力端子に直接縦続する前記
   シフトレジスタの対応する複数のレジスタ段のうち最終
   レジスタ段を除（レジスタ段の非反転出力端子にそれぞ
   れ接続し、第１および第２反転出力端子を設け、前記第
   １反転出力端子を前記シフトレジスタの最終レジスタ段
   の反転出力端子に接続し、かつ前記第２反転出力端子を
   前記シフトレジスタの最終レジスタ段の直前のレジスタ
   段の反転出力端子に接続し、 （Ｃ） 前記アナログ−ディジタル・コンバータの前
   記クロック出力端子における前記制御信号および前記シ
   フトレジスタの前記第１反転出力端子における論理１ビ
   ツトに応動する第１論理装置を備え、前記第１論理装置
   は前記制御信号および前記第１反転出力端子における論
   理１ビット信号が同時に存在する場合に前記シフトレジ
   スタの前記クロック入力端子に対し前記記憶信号を供給
   し、 （ｄ） 前記シフトレジスタの前記第１および第２反
   転出力端子の両方における論理１ビツト、並に前記アナ
   ログ−ディジタル・コンバータの前記クロック出力端子
   における前記制御信号に応動する第２論理装置を備え、
   前記第２論理装置は前記第１および第２反転出力端子の
   両方における論理１ビツト並に前記制御信号が同時に存
   在する毎にカウントダウン信号を発生し、 （ｅ） 前記第２論理装置の前記カウントダウン信号
   に応動じて、前記カウントダウン信号を供給される毎に
   プリセット２進値から１ビツトずつカウントダウンを行
   うカウンタを備え、前記プリセット２進値をＥ Ｘ Ｐ
   Ｍ Ａ Ｘ ＋ ｍ に等しくしくここでＥＸＰＭＡ
   Ｘ は前記Ｘレジスタ装置へ転送すべき対数フォーマッ
   ト直列コードの最大指楡の２進値（１１１）であり、ｍ
   は同じ対数フォーマット直列コードの仮数のビット数の
   ２進値である）、前記カウンタは前記各サンプルのディ
   ジタルコード化の開始時にプリセットされ、従って前記
   シフトレジスタの非反転出力端子が仮数を発生し、前記
   カウンタの出力端子が指標を発生し、前記アナログ−デ
   ィジタル・コンバータの前記第２出力端子が前記ディジ
   タルコード化された最新のサンプルの各々の前記対数フ
   ォーマットの符号を発生し、前記対数フォーマットの各
   々を前記Ｘレジスタ装置へ転送する 如く構成したことを特徴とするディジタル・エコーキャ
   ンセラー。 ２ 前記アナログ−ディジタル・コンバータが（ａ）
   前記受信信号の前記最新のサンプルＸ１、・・・・・
   ・・・・・・・、ｘｉ、・・・・・・・・・、・０、知
   に応動して、前記最新のサンプルの各々を第１出力端子
   に発生しかつ前記最新のサンプルの各々の対応絶対値信
   号を第２出力端子に発生する絶対値段を備え、（ｂ）
   前記絶対値段の前記第１出力端子に接続され、前記デ
   ィジタルコード化した最新のサンプルの各々の符号を示
   す前記論理信号を前記アナログディジタル・コンバータ
   の前記第２出力端子に発生する比較器を備え、 （ｃ） 前記絶対値段の前記第２出力端子に接続した
   入力端子を有する直線性アナログ−ディジタル・コンバ
   ータを備え、前記直線性アナログ−ディジタル・コンバ
   ータは前記最新の各サンプルの各絶対値信号を最上位ビ
   ットから最下位ビットへという順序で装置１ルた直列形
   式の直線ＰＣＭコードにディジタルコード化し、前記各
   直線ＰＣＭコードの前記各ビットを前記アナログディジ
   タル・コンバータの前記第１出力端子において送出する
   一方、前記各直線ＰＣＭコードの前記各ビットの送出に
   対応して制御信号を前記クロック出力端子に発生する 特許請求の範囲第１項記載のディジタル・エコーキャン
   セラー。 ３ 受信信号の固定数の最新のサンプルＸ１、・°。 ・・・・・・・・・、ｘｉ、・・・・・・・・・・・・
   、翔を符号、指標および仮数を有する対数フォーマット
   に変換する変換装置と；前記最新のサンプルＸ、・・・
   ・・・・・・・・・、ｘｉ、・・・・・・・・・・・・
   、頽を前記対数フォーマットにおいて記憶するＸレジス
   タ装置と；対応する固定数の推定インパルスレスポンス
   係数ｈ１、・・・・・・・・・・・・、ｈｉ。 ・・・・・・・・・・・・、陥を符号、指標および仮数
   を有する対数フォーマットにおいて記憶するＨレジスタ
   装置と；前記記憶したサンプルおよび前記記憶した係数
   に応動して前記記憶したサンプルおよび前記記憶した係
   数の対数の加算によって乗算を行う乗算装置と；前記乗
   算装置によって発生した積を累算して近似エコー信号を
   発生させる装置と；前記近似エコー信号から実際のエコ
   ー信号を減算して残留エコーに対応する差信号を発生さ
   せる装置と；前記残留エコーおよび前記記憶したサンプ
   ルに応動して前記記憶した係数をそれぞれ更新する相互
   相関装置とを有する形式のディジタル・エコーキャンセ
   ラーにおいて、前記変換装置が （ａ） 前記受信信号の前記最新のサンプルＸ１、・
   ・・・・・・・・・・−１ｘｉ、・・・・・・・−・・
   ・・、朋に応動するアナログ−ディジタル・コンバータ
   を備え、前記アナログ−ディジタル・コンバータは前記
   サンプルの各々を最上位ビットから最下位ビットへとい
   う順序で装置１ルた直列形式の直線ＰＣＭコードにディ
   ジタル方式でコード化し、前記各直線ＰＣＭコードの前
   記各ビットを第１出力端子において送出する一方、前記
   各直線ＰＣＭコードの前記各ビットの送出に対応してク
   ロック出力端子に制御信号を発生し、前記ディジタルコ
   ード化した最新のサンプルの各々の符号を示す論理信号
   を第２出力端子に発生させ、 （ｂ） 前記アナログ−ディジタル・コンバータの前
   記第１出力端子に接続される第１入力端子を有するシフ
   トレジスタを備え、前記シフトレジスタは前記アナログ
   −ディジタル・コンバータによって送出される前記各直
   線ＰＣＭコードの前記各ビットを受信し、対応する記憶
   信号をクロック入力端子に供給された場合前記受信ビッ
   トを記憶し、複数の非反転出力端子を設け、前記非反転
   出力端子の各々は前記第１入力端子に直接縦続する前記
   シフトレジスタの対応する複数のレジスタ段のうち最終
   レジスタ段を除くレジスタ段の非反転出力端子にそれぞ
   れ接続し、第１および第２反転出力端子を設け、前記第
   １反転出力端子を前記シフトレジスタの最終レジスタ段
   の反転出力端子に接続し、かつ前記第２反転出力端子を
   前記シフトレジスタの最終レジスタ段の直前のレジスタ
   段の反転出力端子に接続し、 （Ｃ） 前記アナログ−ディジタル・コンバータの前
   記クロック出力端子における前記制御信号および前記シ
   フトレジスタの前記第１反転出力端子における論理１ビ
   ツトに応動する第１論理装置を備え、前記第１論理装置
   は前記制御信号および前記第１反転出力端子における論
   理１ビット信号が同時に存在する場合に前記シフトレジ
   スタの前記クロック入力端子に対し前記記憶信号を供給
   し、 （ｄ）前記シフトレジスタの前記第１および第２反転出
   力端子の両方における論理１ビツト、並に前記アナログ
   −ディジタル・コンバータの前記クロック出力端子にお
   ける前記制御信号に応動する第２論理装置を備え、前記
   第２論理装置は前記第１および第２反転出力端子の両方
   における論理１ビツト並に前記制御信号が同時に存在す
   る毎にカウントダウン信号を発生し、 （ｅ） 前記第２論理装置の前記カウントダウン信号
   に応動して、前記カウントダウン信号を供給される毎に
   プリセット２進値から１ビツトずつカウントダウンを行
   うカウンタを備え、前記プリセット２進値をＥＸＰＭＡ
   Ｘ＋ｍ に等しくしくここでＥＸＰＭＡＸは前記Ｘレジ
   スタ装置へ転送すべき対数フォーマット直列コードの最
   大指標の２進値（１１１）であり、ｍは同じ対数フォー
   マット直列コードの仮数のビット数の２進値である）、
   前記カウンタは前記各サンプルのディジタルコード化の
   開始時にプリセットされ、従って前記シフトレジスタの
   非反転出力端子が仮数を発生し、前記カウンタの出力端
   子が指標を発生し、前記アナログ−ディジタル・コンバ
   ータの前記第２出力端子が前記ディジタルコード化され
   た最新のサンプルの各々の前記対数フォーマットの符号
   を発生し、前記対数フォーマットの各々を前記Ｘレジス
   タ装置へ転送する 如く構成し、 前記アナログ−ディジタル・コンバータが（ａ） 前
   記受信信号の前記最新のサンプルＸ１、・・・００．・
   ・・、・・、ｘｉ、・・・・・・・・・・・・、■に応
   動して、前記最新のサンプルの各々を第１出力端子に発
   生しかつ前記最新のサンフルの各々の対応絶対値信号を
   第２出力端子に発生する絶対値段を備え、（ｂ） 前
   記絶対値段の前記第１出力端子に接続され、前記ディジ
   タルコード化した最新のサンプルの各々の符号を示す前
   記論理信号を前記アナログディジタル・コンバータの前
   記第２出力端子に発生する比較器を備え、 （Ｃ） 前記絶対値段の前記第２出力端子に接続した
   入力端子を有する直線性アナログ−ディジタル・コンバ
   ータを備え、前記直線性アナログ−ディジタル・コンバ
   ータは前記最新の各サンプルの各絶対値信号を最上位ビ
   ットから最下位ビットへという順序で配置ｌルた直列形
   式の直線ＰＣＭコードにディジタルコード化し、前記各
   直線ＰＣＭコードの前記各ビットを前記アナログディジ
   タル・コンバータの前記第１出力端子において送出する
   一方、前記各直線ＰＣＭコードの前記各ビットの送出に
   対応して制御信号を前記クロック出力端子に発生し、 前記相互相関装置が前記サンプルの絶対値の平均値に対
   応する平均値アナログ電圧Ｘｊを発生する平均値発生装
   置と；前記減算装置からの前記差信号を前記平均値アナ
   ログ電圧Ｘｊと比較して、当該記憶した係数に対する仮
   数の修正に対応する制御信号△ｈを発生する比較装置と
   を備え、前記平均値発生装置が、 （ａ） 低域通過フィルタを備え、前記低域通過フィ
   ルタは前記絶対値段の前記第２出力端子に接続した入力
   端子を有し、かつ前記受信信号の最低周波数より低い限
   界周波数を有し、かつ前記限界周波数の逆数に等しい積
   分時定数を有して、前記受信信号の前記最低周波数より
   高いすべての周波数が実際上減衰した信号を出力端子に
   送出し、 （ｂ） ピーク検出装置を備え、前記ピーク検出装置
   は前記低域通過フィルタの前記出力端子に接続した入力
   端子を有し、かつ前記低域通過フィルタの前記積分時定
   数より著しく大きい解放時定数を有して、前記低域通過
   フィルタの前記出力端子における前記信号のピーク値に
   ほぼ等しい平均値を有する信号を出力端子に送出し、従
   って前記ピーク検出装置の前記出力端子における信号が
   前記平均値アナログ電圧Ｘｊとなる如（構成したことを
   特徴とするディジタル・エコーキャンセラー。 ４ 受信信号の固定数の最新のサンプルＸ１、・・・・
   ・・・・・・・・、Ｘｌ、・・・・・・・・・・・・、
   刈を符号、指標および仮数を有する対数フォーマットに
   変換する変換装置と；前記最新のサンプルＸ１・・・・
   ・・・・・・・・、ｘｉ、・・・・・・・・・・・・、
   鶏を前記対数フォーマットにおいて記憶するＸレジスタ
   装置と；対応する固定数の推定インパルスレスポンス係
   数ｈ１、・・・・・・・・・・・・、ｈｉ。 ・・・・・・・・・・・・、ｈｎを符号、指標および仮
   数を有する対数フォーマットにおいて記憶するＨレジス
   タ装置と；前記記憶したサンプルおよび前記記憶した係
   数に応動して前記記憶したサンプルおよび前記記憶した
   係数の対数の加算によって乗算を行う乗算装置と；前記
   乗算装置によって発生した積を累算して近似エコー信号
   を発生させる装置と；前記近似エコー信号から実際のエ
   コー信号を減算して残留エコーに対応する差信号を発生
   させる装置と；前記残留エコーおよび前記記憶したサン
   プルに応動して前記記憶した係数をそれぞれ更新する相
   互相関装置とを有する形式のディジタル・エコーキャン
   セラーにおいて、前記変換装置が （ａ） 前記受信信号の前記最新のサンプルＸ１、・
   ・・・・・・・・・・・、ｘｉ、・・・・・・・・・・
   ・・、類に応動するアナログ−ディジタル・コンバータ
   を備え、前記アナログ−ディジタル・コンバータは前記
   サンプルの各々を最上位ビットから最下位ビットへとい
   う順序で配列した直列形式の直線ＰＣＭコードにディジ
   タル方式でコード化し、前記各直線ＰＣＭコードの前記
   各ビットを第１出力端子において送出する一方、前記各
   直線ＰＣＭコードの前記各ビットの送出に対応してクロ
   ック出力端子に制御信号を発生し、前記ディジタルコー
   ド化した最新のサンプルの各々の符号を示す論理信号を
   第２出力端子に発生させ、 （ｂ） 前記アナログ−ディジタル・コンバータノ前
   記第１出力端子に接続される第１入力端子を有するシフ
   トレジスタを備え、前記シフトレジスタは前記アナログ
   −ディジタル・コンバータによって送出される前記各直
   線ＰＣＭコードの前記各ビットを受信し、対応する記憶
   信号をクロック入力端子に供給された場合前記受信ビッ
   トを記憶し、複数の非反転出力端子を設け、前記非反転
   出力端子の各々は前記第１入力端子に直接縦続する前記
   シフトレジスタの対応する複数のレジスタ段のうち最終
   レジスタ段を除くレジスタ段の非反転出力端子にそれぞ
   れ接続し、第１および第２反転出力端子を設け、前記第
   １反転出力端子を前記シフトレジスタの最終レジスタ段
   の反転出力端子に接続し、かつ前記第２反転出力端子を
   前記シフトレジスタの最終レジスタ段の直前のレジスタ
   段の反転出力端子に接続し くＣ）前記アナログ−ディジタル・コンバータの前記ク
   ロック出力端子における前記制御信号および前記シフト
   レジスタの前記第１反転出力端子における論理１ビツト
   に応動する第１論理装置を備え、前記第１論理装置は前
   記制御信号および前記第１反転出力端子における論理１
   ビット信号が同時に存在する場合に前記シフトレジスタ
   の前記クロック入力端子に対し前記記憶信号を供給し、 （ｄ） 前記シフトレジスタの前記第１および第２反
   転出力端子の両方における論理１ビツト、並に前記アナ
   ログ−ディジタル・コンバータの前記クロック出力端子
   における前記制御信号に応動する第２論理装置を備え、
   前記第２論理装置は前記第１および第２反転出力端子の
   両方における論理１ビツト並に前記制御信号が同時に存
   在する毎にカウントダウン信号を発生し、 （ｅ） 前記第２論理装置の前記カウントダウン信号
   に応動して、前記カウントダウン信号を供給される毎に
   プリセット２進値かも１ビツトずつカウントダウンを行
   うカウンタを備え、前記プリセット２進値をＥＸＰＭＡ
   Ｘ＋ｍ に等しくしくここでＥＸＰＭＡＸは前記Ｘレジ
   スタ装置へ転送すべき対数フォーマット直列コードの最
   大指標の２進値（１１１）であり、ｍは同じ対数フォー
   マット直列コードの仮数のビット数の２進値である）、
   前記カウンタは前記各サンプルのディジタルコード化の
   開始時にプリセットされ、従って前記シフトレジスタの
   非反転出力端子が仮数を発生し、前記カウンタの出力端
   子が指標を発生し、前記アナログ−ディジタル・コンバ
   ータの前記第２出力端子が前記ディジタルコード化され
   た最新のサンプルの各々の前記対数フォーマットの符号
   を発生し、前記対数フォーマットの各々を前記Ｘレジス
   タ装置へ転送する如く構成し、 前記相互相関装置が前記サンプルの絶対値の平均値に対
   応する平均値アナログ電圧Ｘｊを発生する平均値発生装
   置と：前記減算装置からの前記差信号を前記平均値アナ
   ログ電圧Ｘｊと比較して、当該記憶した係数に対する仮
   数の修正に対応する制御信号△ｈを発生する比較装置と
   を備え、前記平均値発生装置が、 （ａ） 前記受信信号に応動する入力端子を有し、全
   波整流信号を出力端子に発生する第１全波整流器と （ｂ） 入力端子および出力端子を有し、前記入力端
   子が前記受信信号に応動するインバータと（ｃ） 前
   記インバータの出力端子に接続した入力端子を有し、前
   記インバータの出力端子における前記反転された受信信
   号の最低周波数成分に対しほぼ９０°の位相推移を有す
   る信号を出力端子に発生する位相推移装置と、 （ｄ） 前記位相推移装置の前記出力端子に接続した
   入力端子を有し、全波整流信号を出力端子に発生する第
   ２全波整流器と、 （ｅ） 前記第１全波整流器の前記出力端子および前
   記第２全波整流器の前記出力端子に接続した入力端子を
   有し、前記受信信号の第４高調波である複合信号を出力
   端子に発生する加算装置と、（ｆ） 低域通過フィル
   タを備え、前記低減通過フィルタは前記加算装置の出力
   端子に接続した入力端子を有し、かつ前記受信信号の最
   低周波数より低い限界周波数を有し、かつ前記限界周波
   数の逆数に等しい積分時定数を有して、前記受信信号の
   前記最低周波数より高いすべての周波数が実際上減垂し
   た信号を出力端子に送出し、（ｇ） ピーク検出装置
   を備え、前記ピーク検出装置は前記低域通過フィルタの
   前記出力端子に接続した入力端子を有し、かつ前記低域
   通過フィルタの前記積分時定数より著しく大きい解放時
   定数を有して、前記低域通過フィルタの前記出力端子に
   おける前記信号のピーク値にほぼ等しい平均値を有する
   信号を出力端子に送出し、従って前記ピーク検出装置の
   前記出力端子における信号が前記平均値アナログ電圧Ｘ
   ｊとなる如（構成したことを特徴とするディジタル・エ
   コーキャンセラー。 ５ 前記ピーク検出装置が （ａ） 入力端子および出力端子を有し、前記入力端
   子を前記低域通過フィルタの前記出力端子に接続するピ
   ーク検出器と、 （ｂ） 前記ピーク検出器の前記出力端子に接続した
   入力端子を有し、かつ前記低減通過フィルタの前記出力
   端子における前記信号より大きい値の平均値を有する信
   号を発生させる時定数を有する時定数装置と、 （ｃ） 出力増幅器を備え、前記出力増幅器は入力端
   子および出力端子を有し、前記入力端子を前記時定数装
   置の前記出力端子に接続して、前記出力増幅器の前記出
   力端子における信号が前記平均値アナログ電圧Ｘｊとな
   る。 如く構成する特許請求の範囲第４項記載のディジタル・
   エコーキャンセラー。 ６ 学信信号の固定数の最新のサンプルＸ１、・・・・
   ・・・・・・・・、ｘｉ、・・・・・・・・・・・・、
   ■を符号、指標および仮数を有する対数フォーマットに
   変換する変換装置と；前記最新のサンプルＸ１ ・・・
   ・・・・・・・・・、Ｘｉｌ・−・・・・・・・・・・
   、刈を前記対数フォーマットにおいて記憶するＸレジス
   タ装置と；対応する固定数の推定インパルスレスポンス
   係数ｈ１、・・・・・・・・・・・・、ｈｉ、・・・・
   ・・・・・・・・、而を符号、指標および仮数を有する
   対数フォーマットにおいて記憶するＨレジスタ装置と：
   前記記憶したサンプルおよび前記記憶した係数に応動し
   て前記記憶したサンプルおよび前記記憶した係数の対数
   の加算によって乗算を行う乗算装置と；前記乗算装置に
   よって発生した積を累算して近似エコー信号を発生させ
   る装置と；前記近似エコー信号から実際のエコー信号を
   減算して残留エコーに対応する差信号を発生させる装置
   と；前記残留エコーおよび前記記憶したサンプルに応動
   して前記記憶した係数をそれぞれ更新する相互相関装置
   とを有する形式のディジタル・エコーキャンセラーにお
   いて、前記変換装置が （ａ） 前記受信信号の前記最新のサンプルＸ１、・
   ・・・・・・・・・・・、ｘｉ、・・・・・・・・・・
   ・・、頽に応動するアナログディジタル・コンバータを
   備え、前記アナログ−ディジタル・コンバータは前記サ
   ンプルの各々を最上位ビットから最下位ビットへという
   順序で配列した直列形式の直線ＰＣＭコードにディジタ
   ル方式でコード化し、前記各直線ＰＣＭコードの前記各
   ビットを第１出力端子において送出する一方、前記各直
   線ＰＣＭコードの前記各ビットの送出に対応してクロッ
   ク出力端子に制御信号を発生し、前記ディジタルコード
   化した最新のサンプルの各々の符号を示す論理信号を第
   ２出力端子に発生させ、 （ｂ） 前記アナログ−ディジタル・コンバータの前
   記第１出力端子に接続される第１入力端子を有するシフ
   トレジスタを備え、前記シフトレジスタは前記アナログ
   −ディジタル・コンバータによって送出される前記各直
   線ＰＣＭコードの前記各ビットを受信し、対応する記憶
   信号をクロック入力端子に供給された場合前記受信ビッ
   トを記憶し、複数の非反転出力端子を設け、前記非反転
   出力端子の各々は前記第１入力端子に直接縦続する前記
   シフトレジスタの対応する複数のレジスタ段のうち最終
   レジスタ段を除くレジスタ段の非反転出力端子にそれぞ
   れ接続し、第１および第２反転出力端子を設け、前記第
   １反転出力端子を前記シフトレジスタの最終レジスタ段
   の反転出力端子に接続し、かつ前記第２反転出力端子を
   前記シフトレジスタの最終レジスタ段の直前のレジスタ
   段の反転出力端子に接続し、 （Ｃ） 前記アナログ−ディジタル・コンバータの前
   記クロック出力端子における前記制御信号および前記シ
   フトレジスタの前記第１反転出力端子における論理１ビ
   ツトに応動する第１論理装置を備え、前記第１論理装置
   は前記制御信号および前記第１反転出力端子における論
   理１ビット信号が同時に存在する場合に前記シフトレジ
   スタの前記クロック入力端子に対し前記記憶信号を供給
   し、 （ｄ） 前記シフトレジスタの前記第１および第２反
   転出力端子の両方における論理ｌビット、並に前記アナ
   ログ・ディジタル・コンバータの前記クロック出力端子
   における前記制御信号に応動する第２論理装置を備え、
   前記第２論理装置は前記第１および第２反転出力端子の
   両方における論理１ビツト並に前記制御信号が同時に存
   在する毎にカウントダウン信号を発生し、 （ｅ）前記第２論理装置の前記カウントダウン信号に応
   動して、前記カウントダウン信号を供給される毎にプリ
   セット２進値から１ビツトずつカウントダウンを行うカ
   ウンタを備え、前記プリセット２進値をＥＸＰＭＡＸ＋
   ｍ に等しくしくここでＥＸＰ は前記Ｘレジス
   タ装置へＡＹ 転送すべき対数フォーマット直列コードの最大指標の２
   進値（１１１）であり、ｍは同じ対数フォーマット直列
   コードの仮数のビット数の２進値である）、前記カウン
   タは前記各サンプルのディジタルコード化の開始時にプ
   リセットされ、従って前記シフトレジスタの非反転出力
   端子が仮数を発生し、前記カウンタの出力端子が指標を
   発生し、前記アナログ−ディジタル・コンバータの前記
   第２出力端子が前記ディジタルコード化された最新のサ
   ンプルの各々の前記対数フォーマットの符号を発生し、
   前記対数フォーマットの各々を前記Ｘレジスタ装置へ転
   送する 如く構成し、 前記相互相関装置が前記サンプルの絶対値の平均値に対
   応する平均値アナログ電圧Ｘｊを発生する平均値発生装
   置と：前記減算装置からの前記差信号を前記平均値アナ
   ログ電圧Ｘｊと比較して、当該記憶した係数に対する仮
   数の修正に対応する制御信号△ｈを発生する比較装置と
   を備え、前記比較装置が、 （ａ） 正入力端子、負入力端子および出力端子を有
   する第１比較器を備え、前記負入力端子は前記平均値発
   生装置の前記平均値アナログ電圧Ｘｊに結合し、かつ前
   記正入力端子は前記差信号に応動するようにし、 （ｂ） 入力端子および出力端子を有するインバータ
   を備え、前記入力端子は前記平均値発生装置の前記平均
   値アナログ電圧Ｘｊに結合し、 （ｃ） 正入力端子、負入力端子および出力端子を有
   する第２比較器を備え、前記負入力端子は前記差信号に
   応動し、かつ前記正入力端子は前記インバータの前記出
   力端子に接続し、 （ｄ） 第１入力端子、第２入力端子および出力端子
   を有するＯＲゲートを備え、前記第１入力端子は前記第
   １比較器の前記出力端子に接続し、かつ前記第２入力端
   子は前記第２比較器の出力端子に接続して、前記ＯＲゲ
   ートの前記出力端子に制御信号△ｈが発生し、かつ前記
   第１比較器の前記出力端子に前記制御信号△ｈの論理符
   号信号が発生する 如く構成したことを特徴とするディジタル・エコーキャ
   ンセラー。 ７（ａ）第１入力端子、第２入力端子および出力端子を
   有する加算回路を備え、前記第１入力端子は前記平均値
   発生装置の前記平均値アナログ電圧Ｘｊに応動し、かつ
   前記出力端子は前記インバータの前記入力端子および前
   記第１比較器の前記負入力端子に接続し、 （ｂ） 前記加算回路の前記第２入力端子に接続され
   バイアス電圧を発生するバイアス電圧装置を備え、前記
   差信号の絶対値が前記加算回路の前記出力端子における
   信号より小さい場合前記ＯＲゲートの前記出力端子に前
   記制御信号△ｈが発生せず、かつ前記第１比較器の前記
   出力端子に前記制御信号△ｈの前記論理符号が発生しな
   い如く構成する特許請求の範囲第６項記載のディジタル
   ・エコーキャンセラー。 ８ 受信信号の固定数の最新のサンプルＸ１、・・・・
   ・・・・・・・・、ｘｉ、・・・・・・・・−・・・、
   甜を符号、指標および仮数を有する対数フォーマットに
   変換する変換装置と；前記最新のサンプルＸ１・・・・
   ・・、・・・・・、Ｘｉ、・・・・・・・・・・・・、
   類を前記対数フォーマットにおいて記憶するＸレジスタ
   装置と；対応する固定数の推定インパルスレスポンス係
   数ｈ１、・・・・・・・・・・・・ｈｉｌ ・・・・・
   ・・・・・・・、ｈｎを符号、指標および仮数を有する
   対数フォーマットにおいて記憶するＨレジスタ装置と；
   前記記憶したサンプルおよび前記記憶した係数に応動し
   たサンプルおよび前記記憶した係数に応動して前記記憶
   したサンプルおよび前記記憶した係数の対数の加算によ
   って乗算を行う乗算装置と；前記乗算装置によって発生
   した積を累算して近似エコー信号を発生させる装置と；
   前記近似エコー信号から実際のエコー信号を減算して残
   留エコーに対応する差信号を発生させる装置と；前記残
   留エコーおよび前記記憶したサンプルに応動して前記記
   憶した係数をそれぞれ更新する相互相関装置とを有する
   形式のディジタル・エコーキャンセラーにおいて、前記
   変換装置が （ａ） 前記受信信号の前記最新のサンプルＸ１、・
   ・・・・・・・・・・・、ｘｉ、・・・・・・・・・・
   ・・、知に応動するアナログ−ディジタル・コンバータ
   を備え、前記アナログ−ディジタル・コンバータは前記
   サンプルの各々を最上位ビットから最下位ビットへとい
   う順序で装置１ルた直列形式の直線ＰＣＭコードにディ
   ジタル方式でコード化し、前記各直線ＰＣＭコードの前
   記各ビットを第１出力端子において送出する一方、前記
   各直線ＰＣＭコードの前記各ビットの送出に対応してク
   ロック出力端子に制御信号を発生し、前記ディジタルコ
   ード化した最新のサンプルの各々の符号を示す論理信号
   を第２出力端子に発生させ、 （ｂ） 前記アナログ−ディジタル・コンバータの前
   記第１出力端子に接続される第■入力端子を有するシフ
   トレジスタを備え、前記シフトレジスタは前記アナログ
   −ディジタル・コンバータによって送出される前記各直
   線ＰＣＭコードの前記各ビットを受信し、対応する記憶
   信号をクロック入力端子に供給された場合前記受信ビッ
   トを記憶し、複数の非反転出力端子を設け、前記非反転
   出力端子の各々は前記第■入力端子に直接縦続する前記
   シフトレジスタの対応する複数のレジスタ段のうち最終
   レジスタ段を除くレジスタ段の非反転出力端子にそれぞ
   れ接続し、第１および第２反転出力端子を設け、前記第
   １反転出力端子を前記シフトレジスタの最終レジスタ段
   の反転出力端子に接続し、かつ前記第２反転出力端子を
   前記シフトレジスタの最終レジスタ段の直前のレジスタ
   段の反転出力端子に接続し、 （Ｃ） 前記アナログ−ディジタル・コンバータの前
   記クロック出力端子における前記制御信号および前記シ
   フトレジスタの前記第１反転出力端子における論理１ビ
   ツトに応動する第１論理装置を備え、前記第１論理装置
   は前記制御信号および前記第１反転出力端子における論
   理１ビット信号が同時に存在する場合に前記シフトレジ
   メタの前記クロック入力端子に対し前記記憶信号を供給
   し、 （ｄ） 前記シフ）・レジスタの前記第１および第２
   反転出力端子の両方における論理１ビツト、並に前記ア
   ナログ−ディジタル・コンバータの前記クロック出力端
   子における前記制御信号に応動する第２論理装置を備え
   、前記第２論理装置は前記第１および第２反転出力端子
   の両方における論理１ビツト並に前記制御信号が同時に
   存在する毎にカウントダウン信号を発生し、 （ｅ） 前記第２論理装置の前記カウントダウン信号
   に応動じて、前記カウントダウン信号を供給される毎に
   プリセット２進値から１ビツトずつカウントダウンを行
   うカウンタを備え、前記プリセット２進値をＥＸＰＭ
   ＡＸ＋ｍ に等しくしくここでＥＸＰＭＡＸは前記Ｘレ
   ジスタ装置へ転送すべき対数フォーマット直列コードの
   最大指標の２進値（１１１）であり、ｍは同じ対数フォ
   ーマット直列コードの仮数のビット数の２進値である）
   、前記カウンタは前記各サンプルのディジタルコード化
   の開始時にプリセットされ、従って前記シフトレジスタ
   の非反転出力端子が仮数を発生し、前記カウンタの出力
   端子が指標を発生し、前記アナログ−ディジタル・コン
   バータの前記第２出力端子が前記ディジタルコード化さ
   れた最新のサンプルの各々の前記対数フォーマットの符
   号を発生し、前記対数フォーマットの各々を前記Ｘレジ
   スタ装置へ転送する 如く構成し、 前記アナログ−ディジタル・コンバータが（ａ）前記受
   信信号の前記最新のサンプルＸ７、・・・・・・・・・
   、ｘｉ、・・・・・・・・・・・・、可に応動して、前
   記最新のサンプルの各々を第１出力端子に発生しかつ前
   記最新のサンプルの各々の対応絶対値信号を第２出力端
   子に発生する絶対値段を備え、（ｂ） 前記絶対値段
   の前記第１出力端子に接続され、前記ディジタルコード
   化した最新のサンプルの各々の符号を示す前記論理信号
   を前記アナログディジタル・コンバータの前記第２出力
   端子に発生する比較器を備え、 （ｃ） 前記絶対値段の前記第２出力端子に接続した
   入力端子を有する直線性アナログ−ディジタル。 コンバータを備え、前記直線性アナログ−ディジタル・
   コンバータは前記最新の各サンプルの各絶対値信号を最
   上位ビットから最下位ビットへという順序で装置１ルた
   直列形式の直線ＰＣＭコードにディジタルコード化し、
   前記各直線ＰＣＭコードの前記各ビットを前記アナログ
   ディジタル・コンバータの前記第１出力端子において送
   出する一方、前記各直線ＰＣＭコードの前記各ビットの
   送出に対応して制御信号を前記クロック出力端子に発生
   し、 前記相互相関装置が前記サンプルの絶対値の平均値に対
   応する平均値アナログ電圧Ｘｊを発生する平均値発生装
   置と：前記減算装置からの前記差信号を前記平均値アナ
   ログ電圧Ｘｊと比較して、当該記憶した係数に対する仮
   数の修正に対応する制御信号△ｈを発生する比較装置と
   を備え、更に （ａ） 正入力端子、負入力端子および出力端子を有
   する第１比較器を備え、前記負入力端子は前記平均値発
   生装置の前記平均値アナログ電圧Ｘｊに応動し、かつ前
   記正入力端子は前記絶対値段の前記第２出力端子におけ
   る前記最新のサンプルの前記絶対値信号に応動し、 （ｂ） その出力端子に最小基準電圧信号を発生する
   最小基準電圧装置と、 （ｃ） その出力端子に最大基準電圧を発生する最大
   基準電圧装置と、 （ｄ） 正入力端子、負入力端子および出力端子を有
   する第２比較器を備え、前記正入力端子は前記絶対値段
   の前記第２出力端子における前記最新のサンプルの前記
   絶対値信号に応動し、かつ前記負入力端子は前記最小基
   準電圧装置の前記出力端子に結合し、 （ｅ） 正入力端子、負入力端子および出力端子を有
   する第３比較器を備え、前記正入力端子は前記最大基準
   電圧装置の前記出力端子に結合し、かつ前記負入力端子
   は前記絶対値段の前記第２出力端子における前記最新の
   サンプルの前記絶対値信号に応動し、 （ｆ） 第１、第２、第３入力端子および出力端子を
   有するＡＮＤゲートを備え、前記第１入力端子は前記第
   １比較器の前記出力端子に接続し、前記第２入力端子は
   前記第２比較器の前記出力端子に接続し、前記第３入力
   端子は前記第３比較器の前記出力端子に接続して、前記
   最新のサンプルの前記絶対値信号が前記平均値アナログ
   電圧Ｘｊより大きく、前記最小基準電圧信号より大きく
   、かつ前記最大基準電圧信号より小さい場合にだけ、前
   記ＡＮＤゲートの前記出力端子に前記Ｈレジスタ装置の
   内容を更新する論理制御信号Φ（ｘ）が発生する。 如く構成したことを特徴とするディジタル・エコーキャ
   ンセラー。