JPS5852768A - マイクロプロセツサの構成方式 - Google Patents
マイクロプロセツサの構成方式Info
- Publication number
- JPS5852768A JPS5852768A JP56151654A JP15165481A JPS5852768A JP S5852768 A JPS5852768 A JP S5852768A JP 56151654 A JP56151654 A JP 56151654A JP 15165481 A JP15165481 A JP 15165481A JP S5852768 A JPS5852768 A JP S5852768A
- Authority
- JP
- Japan
- Prior art keywords
- data
- slave
- control
- ram
- interface circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明＃′ｉ、主中央処理装置Ｃ以下主ＣＰυと呼ぶ）
から複数台の従中央処理装置（以下従ＣＰＵと呼ぶ）を
制御するシステムにおいて、効率の良い制御を行なうた
めのマイクロプロセッサの構成方式に関する。
から複数台の従中央処理装置（以下従ＣＰＵと呼ぶ）を
制御するシステムにおいて、効率の良い制御を行なうた
めのマイクロプロセッサの構成方式に関する。
近年数値制御システム゛においては、工作機械の各軸駆
動モータをディジタル処理により制御する傾向にある。
動モータをディジタル処理により制御する傾向にある。
このため、ＮＣ装置内の主ＣＰＵのほかに各軸モータ制
御用にマイクロプロセッサよりなる従ＣＰＵを設け、該
６従ＣＰＵをバス線を介してＮＣ装置内の主ＣＰＵに接
続している。そして主ＣＰＵより各駆動モータ毎に設け
られた６従ＣＰＵに対して位置指令、移動速度指令を含
む制御指令信号ヲバス線を介してビットシリアルに送り
、６従ＣＰＵ Ｆｉその制御指令信号に基すてパルス分
配演算を実行し、該分配パルスに基いてディジタル処理
によシ各軸駆動モータの運転制御を行なっている。
御用にマイクロプロセッサよりなる従ＣＰＵを設け、該
６従ＣＰＵをバス線を介してＮＣ装置内の主ＣＰＵに接
続している。そして主ＣＰＵより各駆動モータ毎に設け
られた６従ＣＰＵに対して位置指令、移動速度指令を含
む制御指令信号ヲバス線を介してビットシリアルに送り
、６従ＣＰＵ Ｆｉその制御指令信号に基すてパルス分
配演算を実行し、該分配パルスに基いてディジタル処理
によシ各軸駆動モータの運転制御を行なっている。
この場合に良く用いられるシステムの概略図を第１図（
ａｔＫ示し、これに基づいて説明すると、１は主ＣＰＵ
、’、グおよびｌは従ＣＰＵ、５．３’および３′は夫
々Ｘ軸、Ｙ軸および２軸駆動用のサーボモータである。
ａｔＫ示し、これに基づいて説明すると、１は主ＣＰＵ
、’、グおよびｌは従ＣＰＵ、５．３’および３′は夫
々Ｘ軸、Ｙ軸および２軸駆動用のサーボモータである。
Ｂは主ＣＰＵから従ＣＰＵにシリアルデータを転送する
データバスである。主ＣＰＵ １は位置信号と速度信号
からなる制御指令信号をシリアルデータとしてデータバ
スＢを介して従ＣＰＵ ２ 、従ＣＰＵ ２’及び従Ｃ
ＰＵ ２’へ転送する。尚、この場合データバスＢとし
て光フアイバケーブルを用いると高速にデータの転送を
行なうことができる。ここで従ＣＰＵ ２ 、２および
ｉは同−構成のものであり、夫々１チツプマイクロプロ
セツサとなっておシ、その１つの構成を第１図（ｂｌＫ
示す。第１図（ｂｌにおいて、２ｉｊ従ＣＰＵに含まれ
る全体構成、３は例オばＸ軸駆動用サーボモータ、４は
演算回路、５Ｆｉシリアルインタフ工−ス回路、６Ｆｉ
ＲＡＭ、 ７ＦｉＲＯＭ ？表わす。このような構成に
より、主ＣＰＵかラデータバスＢｆ介してシリアルイン
タフェース回路５に位置指令、移動速度指令データをビ
ットシ１７ フルに送＃）％該インタフェース回路にて
直並列変換して並列データとし、該並列データをＲＡＭ
トｉ送記憶させる。これにより、演算回路４けＲＡＭ
６に入力されたデータを用いてＲＯＭ Ｋ記憶されてい
る処理プログラムに基づいて所要の駆動モータ制御のた
めの演算を行ない、Ｘ軸駆動用サーボモータ３を所定の
速度で決められた回転量だけ運転制御する。尚、他の従
ＣＰＵ ２’および２についても同様な動作がなされる
。かかるシステムの構成をとることは、データバスが１
本ですみ比較的すっきりとしたシステムになるが１反面
、ガントリ型工作機械、與図機慶どにおいて同一方向に
２台のモータで同期して駆動する場合（同期運転制御と
いう）、又はハイブリッド運転制御の時に不都合が生じ
る。即ち同期運転制御の場合、２つのモータの回転量に
同期ずれが生じたら極めて短時間のうちに同期ずれを正
す方向に補正を行なう必要がある。そのためには、同期
ずれを絶えずチェックしなければならないが、この同期
ずれのチェックと補正制御を主ＣＰＵ １に行なわせる
と主ＣＰＵ１の負担を増加させると共に制御能力の低下
をもたらすこととな＃）％システムの効率的な運用上か
ら好ましくない。従って、本発明は２つの従ＣＰＵ間で
データの交信ができ、主ＣＰＵの負担を軽減できるマイ
クロプロセッサの構成方式を提供することを目的とする
。又、本発明はモータ制御などに使用した際に主ＣＰＨ
の負担を増加させることかく同期運転制御、ハイブリッ
ト制御ができるマイクロプロセッサの構成方式を提供す
ること管口的とする。そして、か＼る目的は本発明にお
いて、同一のＩｃチップ内にＲＡＭを内蔵したマイクロ
プロセッサにおいて、ＩＣチップの外部から該内蔵ＲＡ
Ｍにアクセス手段として、シリアルデータをＤＭＡモー
ドで転送するインタフェース回路、およびパラレルデー
タ會プログラム制御モードで転送するインタフェース回
路を同一チップ内圧有するマイクロプロセッサの構成方
式により達成される。
データバスである。主ＣＰＵ １は位置信号と速度信号
からなる制御指令信号をシリアルデータとしてデータバ
スＢを介して従ＣＰＵ ２ 、従ＣＰＵ ２’及び従Ｃ
ＰＵ ２’へ転送する。尚、この場合データバスＢとし
て光フアイバケーブルを用いると高速にデータの転送を
行なうことができる。ここで従ＣＰＵ ２ 、２および
ｉは同−構成のものであり、夫々１チツプマイクロプロ
セツサとなっておシ、その１つの構成を第１図（ｂｌＫ
示す。第１図（ｂｌにおいて、２ｉｊ従ＣＰＵに含まれ
る全体構成、３は例オばＸ軸駆動用サーボモータ、４は
演算回路、５Ｆｉシリアルインタフ工−ス回路、６Ｆｉ
ＲＡＭ、 ７ＦｉＲＯＭ ？表わす。このような構成に
より、主ＣＰＵかラデータバスＢｆ介してシリアルイン
タフェース回路５に位置指令、移動速度指令データをビ
ットシ１７ フルに送＃）％該インタフェース回路にて
直並列変換して並列データとし、該並列データをＲＡＭ
トｉ送記憶させる。これにより、演算回路４けＲＡＭ
６に入力されたデータを用いてＲＯＭ Ｋ記憶されてい
る処理プログラムに基づいて所要の駆動モータ制御のた
めの演算を行ない、Ｘ軸駆動用サーボモータ３を所定の
速度で決められた回転量だけ運転制御する。尚、他の従
ＣＰＵ ２’および２についても同様な動作がなされる
。かかるシステムの構成をとることは、データバスが１
本ですみ比較的すっきりとしたシステムになるが１反面
、ガントリ型工作機械、與図機慶どにおいて同一方向に
２台のモータで同期して駆動する場合（同期運転制御と
いう）、又はハイブリッド運転制御の時に不都合が生じ
る。即ち同期運転制御の場合、２つのモータの回転量に
同期ずれが生じたら極めて短時間のうちに同期ずれを正
す方向に補正を行なう必要がある。そのためには、同期
ずれを絶えずチェックしなければならないが、この同期
ずれのチェックと補正制御を主ＣＰＵ １に行なわせる
と主ＣＰＵ１の負担を増加させると共に制御能力の低下
をもたらすこととな＃）％システムの効率的な運用上か
ら好ましくない。従って、本発明は２つの従ＣＰＵ間で
データの交信ができ、主ＣＰＵの負担を軽減できるマイ
クロプロセッサの構成方式を提供することを目的とする
。又、本発明はモータ制御などに使用した際に主ＣＰＨ
の負担を増加させることかく同期運転制御、ハイブリッ
ト制御ができるマイクロプロセッサの構成方式を提供す
ること管口的とする。そして、か＼る目的は本発明にお
いて、同一のＩｃチップ内にＲＡＭを内蔵したマイクロ
プロセッサにおいて、ＩＣチップの外部から該内蔵ＲＡ
Ｍにアクセス手段として、シリアルデータをＤＭＡモー
ドで転送するインタフェース回路、およびパラレルデー
タ會プログラム制御モードで転送するインタフェース回
路を同一チップ内圧有するマイクロプロセッサの構成方
式により達成される。
次に本発明の構成を第２図を参照しで説明する。
第２図において、第１図（ａｔ、（ｂｌと同一の符号け
Ｉｌｌのを表わし、新たにパラレルインタフェース回路
８．ぎが付加されている。＃パラレルインタフェース回
路８．８′は直接にリード／ライトができるタイプのも
のである。
Ｉｌｌのを表わし、新たにパラレルインタフェース回路
８．ぎが付加されている。＃パラレルインタフェース回
路８．８′は直接にリード／ライトができるタイプのも
のである。
シリアルインタフェース回路５．ダｅ′ｉＤＭＡ （ダ
イレクトアクセスメモリ）モードにおいて主ＣＰＵ １
からの制御指令信号をシリアルデータとＬ７てデータバ
スＢを介してＲＡＴｈ ６ 、６’に転送し、また主Ｃ
ＰＵ１の指令に基づき工作機械等の軸駆動用サーボモー
タめ動作状ｌｌｌを従ＣＰＵ２．グから主ＣＰＵ １の
ＲＡＭにビットシリアルに転送する。ところで、一般に
ＤＡＭによるデータ転送の制御方式は、ある取り決めに
基づきアドレスと転送するデータのワード数を決めて行
われ、転送要求が出されると所定数のデータの入出力を
行なうものであり、一度にまとめて大量のデータを入出
力すると、とが必要なものにおいては非常に便利である
。従って事務用機器郷を他の機器の動作に無関係に制御
するシステムには適しているが、工作機械等のように逐
時一方の動作状態を示す信号を取り出し、基準信号と比
較しその結果によ沙補正制御を行なう亀のにおいては、
該補正制御を主ＣＰＵを経由して行なわなくてはならず
、主ＣＰＵの負担が大きくなシ好ましくない、特に、工
作機械等の同期運転制御においては、同期比較を短時間
に且つ少量の転送されたデータでもって同期すれの補正
を行なうものであシ、シリアルモードのＤＭＡをその部
分に用いることけ得策ではない、そこで本発明は従ＣＰ
Ｕ ２と従ＣＰＵ１をそれぞれ構成する１チツプマイク
ロプロセツサ内に、ＲＡＭ６．６’に対し直接にリード
／ライトができ、且つプログラム制御モードでパラレル
デ−タを相互に転送できるパラレルインタフェース回路
８およびｓ１′を設けるものである。
イレクトアクセスメモリ）モードにおいて主ＣＰＵ １
からの制御指令信号をシリアルデータとＬ７てデータバ
スＢを介してＲＡＴｈ ６ 、６’に転送し、また主Ｃ
ＰＵ１の指令に基づき工作機械等の軸駆動用サーボモー
タめ動作状ｌｌｌを従ＣＰＵ２．グから主ＣＰＵ １の
ＲＡＭにビットシリアルに転送する。ところで、一般に
ＤＡＭによるデータ転送の制御方式は、ある取り決めに
基づきアドレスと転送するデータのワード数を決めて行
われ、転送要求が出されると所定数のデータの入出力を
行なうものであり、一度にまとめて大量のデータを入出
力すると、とが必要なものにおいては非常に便利である
。従って事務用機器郷を他の機器の動作に無関係に制御
するシステムには適しているが、工作機械等のように逐
時一方の動作状態を示す信号を取り出し、基準信号と比
較しその結果によ沙補正制御を行なう亀のにおいては、
該補正制御を主ＣＰＵを経由して行なわなくてはならず
、主ＣＰＵの負担が大きくなシ好ましくない、特に、工
作機械等の同期運転制御においては、同期比較を短時間
に且つ少量の転送されたデータでもって同期すれの補正
を行なうものであシ、シリアルモードのＤＭＡをその部
分に用いることけ得策ではない、そこで本発明は従ＣＰ
Ｕ ２と従ＣＰＵ１をそれぞれ構成する１チツプマイク
ロプロセツサ内に、ＲＡＭ６．６’に対し直接にリード
／ライトができ、且つプログラム制御モードでパラレル
デ−タを相互に転送できるパラレルインタフェース回路
８およびｓ１′を設けるものである。
このような構成をとることによシ、主ＣＰＵ Ｉ Ｆｉ
システム全体の制御に責任を４ち、データバスＢより駆
動軸を個別に制御する従ＣＰＵ ２および１にシリアル
データをＤＭＡモードでビットシリアルに転送し、夫々
の従ＣＰＵ ２および１は個々の制御ｌを制御指令信号
に基づいて処理していく。
システム全体の制御に責任を４ち、データバスＢより駆
動軸を個別に制御する従ＣＰＵ ２および１にシリアル
データをＤＭＡモードでビットシリアルに転送し、夫々
の従ＣＰＵ ２および１は個々の制御ｌを制御指令信号
に基づいて処理していく。
そして同期運転のチェックと補正制御信号の形成は、主
軸の回転状態を逐時検知して入力されているＲＡＭ ４
の内容と従属軸の回転状ａｔ逐時検出して入力されてい
るＲＡ［４’の内容とを主ＣＰＵ １１介さずに直接比
較することＫより行う。そのために駆動軸の回転状ＩＩ
Ｉを表わすデータは、直接にリード／ライトでき且つプ
ログラム制御モードで転送できるパラレルインタフェー
ス回路８およヒＣ／ を介して主軸制御用従ＣＰＵ ２が従属軸制御用従ＣＰ
Ｕ ２’のＲＡＭ ４’ ｌｉｒアクセスし、パラレル
データとしてブ四グラム制御モードですげやく従ＣＰＵ
２°のＲＡＭ ４に転送し、転送されたデータに基づ
いて演算回路４で同期ずれをしているかどうかをチェッ
クする。屯し同期ずれの状態であれば補正制御信号の形
成を行ない、該信号にもとづいて同期引き入れのための
制御が表される。
軸の回転状態を逐時検知して入力されているＲＡＭ ４
の内容と従属軸の回転状ａｔ逐時検出して入力されてい
るＲＡ［４’の内容とを主ＣＰＵ １１介さずに直接比
較することＫより行う。そのために駆動軸の回転状ＩＩ
Ｉを表わすデータは、直接にリード／ライトでき且つプ
ログラム制御モードで転送できるパラレルインタフェー
ス回路８およヒＣ／ を介して主軸制御用従ＣＰＵ ２が従属軸制御用従ＣＰ
Ｕ ２’のＲＡＭ ４’ ｌｉｒアクセスし、パラレル
データとしてブ四グラム制御モードですげやく従ＣＰＵ
２°のＲＡＭ ４に転送し、転送されたデータに基づ
いて演算回路４で同期ずれをしているかどうかをチェッ
クする。屯し同期ずれの状態であれば補正制御信号の形
成を行ない、該信号にもとづいて同期引き入れのための
制御が表される。
以上述べ九ような１チツプマイクロプロセツヤの構成に
よシ駆動軸郷の制御機器の同期ずれのチェックを行なう
ために、同期状態を検知したデータの授受をデータバス
Ｂを介して行う必１！４１＜又主ＣＰＵ １を用いての
データ処理と補正制御信号の形成も行なわずに済むので
、特に主ＣＰＵ １に過大な負担をかけることなく、又
データ処理に要する時間覗短縮でき、システム全体の効
率を良好にすると共に同期すれのチェックと補正制御も
所定のプログラムに基づいてきめ細かくすげやくできる
ので例えば工作機械の主軸と従属軸を完全圧同期運転で
きて工作精度を高めることができる。勿論本発明は工作
機械に限らず、相互の同期運転を要求される複数の制御
機器に適用できることは言うまでもない。
よシ駆動軸郷の制御機器の同期ずれのチェックを行なう
ために、同期状態を検知したデータの授受をデータバス
Ｂを介して行う必１！４１＜又主ＣＰＵ １を用いての
データ処理と補正制御信号の形成も行なわずに済むので
、特に主ＣＰＵ １に過大な負担をかけることなく、又
データ処理に要する時間覗短縮でき、システム全体の効
率を良好にすると共に同期すれのチェックと補正制御も
所定のプログラムに基づいてきめ細かくすげやくできる
ので例えば工作機械の主軸と従属軸を完全圧同期運転で
きて工作精度を高めることができる。勿論本発明は工作
機械に限らず、相互の同期運転を要求される複数の制御
機器に適用できることは言うまでもない。
第１図（ａ＞ｔ１１チップｉイクロプロセッサを用いた
通常の制御システムの概略図、第１図（ｂｌは従ＣＰＵ
に用いられる１チツプマイクロプロセツサの構成図、第
２図は本発明の構成になる１チツプマイクロプロセツサ
を用いて主軸、従属軸間の同期運転制御を行なうための
接続図である。 １・・・主ＣＰＵ、２．グ・・・従ＣＰＵ、 ３．３’
・・・主軸（Ｘ軸）および従属軸（Ｙ軸）駆動用サーボ
モータ、４．４’・・・演算回路、５．５′・・・シリ
アルインタフェース回路、６．６′・・・ＲＡＭ％ ７
．１・・・ＲＯＭ、 ８．８’・・・パラレルインタフ
ェース回路、Ｂ・・・データバス。 特許出願人 富士通ファナック株式会社代理人 弁理士
辻 實 外２名 第７図 （ｂ） 季
通常の制御システムの概略図、第１図（ｂｌは従ＣＰＵ
に用いられる１チツプマイクロプロセツサの構成図、第
２図は本発明の構成になる１チツプマイクロプロセツサ
を用いて主軸、従属軸間の同期運転制御を行なうための
接続図である。 １・・・主ＣＰＵ、２．グ・・・従ＣＰＵ、 ３．３’
・・・主軸（Ｘ軸）および従属軸（Ｙ軸）駆動用サーボ
モータ、４．４’・・・演算回路、５．５′・・・シリ
アルインタフェース回路、６．６′・・・ＲＡＭ％ ７
．１・・・ＲＯＭ、 ８．８’・・・パラレルインタフ
ェース回路、Ｂ・・・データバス。 特許出願人 富士通ファナック株式会社代理人 弁理士
辻 實 外２名 第７図 （ｂ） 季
Claims (1)
- 同一のＩＣチップ内にＲＡＭを内蔵し念マイクロプロセ
ッサにおいて、ＩＣチップの外部から核内蔵ＲＡＭにア
クセスする手段として、シリアルデータをＤＭＡモード
で転送するインタフェース回路およびパラレルデータを
プログラム制御モードで転送するインタフェース回路を
同一チップ内に有することを特徴とするマイクロプロセ
ッサの構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151654A JPS5852768A (ja) | 1981-09-25 | 1981-09-25 | マイクロプロセツサの構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151654A JPS5852768A (ja) | 1981-09-25 | 1981-09-25 | マイクロプロセツサの構成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5852768A true JPS5852768A (ja) | 1983-03-29 |
Family
ID=15523295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151654A Pending JPS5852768A (ja) | 1981-09-25 | 1981-09-25 | マイクロプロセツサの構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852768A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61173365A (ja) * | 1985-01-28 | 1986-08-05 | Nec Corp | デ−タ処理方式 |
| US5726975A (en) * | 1994-05-17 | 1998-03-10 | Nec Corporation | Switching system capable of performing alternative routing in accordance with an alternative routing scenario assembled in a maintenance terminal |
| GB2568838A (en) * | 2016-08-31 | 2019-05-29 | Gurunavi Inc | Server, information providing method, and information providing program |
-
1981
- 1981-09-25 JP JP56151654A patent/JPS5852768A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61173365A (ja) * | 1985-01-28 | 1986-08-05 | Nec Corp | デ−タ処理方式 |
| US5726975A (en) * | 1994-05-17 | 1998-03-10 | Nec Corporation | Switching system capable of performing alternative routing in accordance with an alternative routing scenario assembled in a maintenance terminal |
| GB2568838A (en) * | 2016-08-31 | 2019-05-29 | Gurunavi Inc | Server, information providing method, and information providing program |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2586833B2 (ja) | データプロセッサ | |
| US4975838A (en) | Duplex data processing system with programmable bus configuration | |
| EP0055301A1 (en) | Numerical control unit | |
| WO1989008288A1 (fr) | Unite de commande numerique pour machine-outil a broches multiples et a systemes multiples | |
| JPS5852768A (ja) | マイクロプロセツサの構成方式 | |
| CA1143856A (en) | Circular-queue structure | |
| US5726895A (en) | Combined two computer system | |
| JPS63205707A (ja) | 数値制御装置におけるインターフェイス方法 | |
| KR960001023B1 (ko) | 이기종 버스시스템에서의 버스 공유방법 및 버스 스와핑장치 | |
| JPS61208104A (ja) | 数値制御装置 | |
| JP2537541B2 (ja) | Ｄｍａ制御方式 | |
| JPH0760330B2 (ja) | 複合制御装置 | |
| JPH01229302A (ja) | 数値制御装置 | |
| KR0170742B1 (ko) | 엠버스를 이용한 데이터 전송 방법 | |
| JP3265026B2 (ja) | 入出力データ交換方式 | |
| JPH0317708A (ja) | 数値制御装置 | |
| JPS6022208A (ja) | 数値制御装置 | |
| JPH04158457A (ja) | 二重化システム | |
| Garrow et al. | 16-bit single-board computer maintains 8-bit family ties | |
| JP2002140103A (ja) | サーボ制御装置及びその制御方法 | |
| JPS6055752A (ja) | パケツト処理方式 | |
| JPS62257506A (ja) | 数値制御装置 | |
| CS233256B1 (cs) | Zapojení vstupní části bloku korekci tepelných deformací rámu obráběcích strojů pro CNC systémy | |
| KR19990069761A (ko) | Plc | |
| JPS62281011A (ja) | 数値制御装置 |