JPS5853217A - デジタルフイルタ回路 - Google Patents
デジタルフイルタ回路Info
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- JPS5853217A JPS5853217A JP15170481A JP15170481A JPS5853217A JP S5853217 A JPS5853217 A JP S5853217A JP 15170481 A JP15170481 A JP 15170481A JP 15170481 A JP15170481 A JP 15170481A JP S5853217 A JPS5853217 A JP S5853217A
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- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 abstract description 4
- 101150046378 RAM1 gene Proteins 0.000 abstract description 4
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 6
- 125000002015 acyclic group Chemical group 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、デジタルフィルタに関する。
デジタルフィルタの基本構成は乗算器、加算器、係数メ
モリ及び単位時間遅延素子でみるが、単位時間遅延素子
のノ・−ドウエア化方法としてはシフトレジスタを用い
る場合もあるが、ＲＡＭ（ランダムアクセスメモリ）を
用いる方法が一般的である。例えば第１図のようなｎ段
の非巡回形デジタルフィルタは図２のようにハードウェ
ア化される。
モリ及び単位時間遅延素子でみるが、単位時間遅延素子
のノ・−ドウエア化方法としてはシフトレジスタを用い
る場合もあるが、ＲＡＭ（ランダムアクセスメモリ）を
用いる方法が一般的である。例えば第１図のようなｎ段
の非巡回形デジタルフィルタは図２のようにハードウェ
ア化される。
図２に於て１が単位時間遅延素子を表わすｎワードから
なるＲＡＭ、２はｎワードかななる係数メモリ、３は乗
算器、４は加算器、５はレジスタで、前記２つのメモリ
１，２はそれぞれカウンタ６゜７によってアクセスされ
る。
なるＲＡＭ、２はｎワードかななる係数メモリ、３は乗
算器、４は加算器、５はレジスタで、前記２つのメモリ
１，２はそれぞれカウンタ６゜７によってアクセスされ
る。
この構成に於て、ひとつの入力信号に対して、その出力
信号を得るためには、次の動作を行左う必要がある。即
ち （１） レジスタ５及びカウンタ６．７の値をゼロク
リヤする。
信号を得るためには、次の動作を行左う必要がある。即
ち （１） レジスタ５及びカウンタ６．７の値をゼロク
リヤする。
（２）１のＲＡＭ、２の係数メモリのカウンタ６゜７で
指される内容をそれぞれ読み出し、それらを３で乗算し
、その結果とレジスタ５の内容を４で加算し、結果をレ
ジスタ５に格納する。カウンタ６．７をそれぞれ１だけ
増加させる。
指される内容をそれぞれ読み出し、それらを３で乗算し
、その結果とレジスタ５の内容を４で加算し、結果をレ
ジスタ５に格納する。カウンタ６．７をそれぞれ１だけ
増加させる。
（３）前記（２）をｎ回縁シ返す。
（４） ＲＡ Ｍ １の（ｉ−１）番地の内容をｉ番
地に転送する。この動作を１＝ｎ−１、ｎ −２、−、
２、１について行なう。
地に転送する。この動作を１＝ｎ−１、ｎ −２、−、
２、１について行なう。
（５）入力信号８をＲＡＭ１の０番地に格納する。
以上である。上記一連の動作によって出力信号値をレジ
スタ５に得ることができる。例えば、前記（１）〜（５
）の動作を一定インストラクションサイクルＸｎ５ｅｃ
で動作するマイクロプロセッサで実現しようとする
場合の処理時間を考える。前記（１）及び（２）の処理
とＲＡＭ１の（ｉ−１）番地の内容をｉ番地に転送する
動作とをそれぞれ１インストラクシヨンサイクルで実現
できるものとすると、前記（１）〜（５）の動作に必要
な時間は（１＋ｎ＋ｎ ）Ｘ ｎ５ｅｃ 必
要である。
スタ５に得ることができる。例えば、前記（１）〜（５
）の動作を一定インストラクションサイクルＸｎ５ｅｃ
で動作するマイクロプロセッサで実現しようとする
場合の処理時間を考える。前記（１）及び（２）の処理
とＲＡＭ１の（ｉ−１）番地の内容をｉ番地に転送する
動作とをそれぞれ１インストラクシヨンサイクルで実現
できるものとすると、前記（１）〜（５）の動作に必要
な時間は（１＋ｎ＋ｎ ）Ｘ ｎ５ｅｃ 必
要である。
この時間はひとつの出力信号を得るまでに必要な時間で
あり、目的に応じた時間内に納まって居ななければなら
ない。例えば、電話音声帯域の信号を実時間処理を行う
場合には前記（１）〜（５）の処理を１２５μｓｅｃの
時間内に完結しなければならない。
あり、目的に応じた時間内に納まって居ななければなら
ない。例えば、電話音声帯域の信号を実時間処理を行う
場合には前記（１）〜（５）の処理を１２５μｓｅｃの
時間内に完結しなければならない。
本発明の目的は、前記（４）のメモリ転送処理を不要と
し、（１）〜（５）の処理を従来例に比べ約半分の時間
で実行可能なデジタルフィルタを提供スるコトにある。
し、（１）〜（５）の処理を従来例に比べ約半分の時間
で実行可能なデジタルフィルタを提供スるコトにある。
本発明によれば、デジタルフィルタの係数を記憶するｎ
語からなる係数記憶手段と遅延データを記憶するだめの
）ＬＡＭと、前記ＲＡＭのアドレス指定手段であって所
定の遅延段数ｎよりも１だけ多い値をカウントするｎ＋
１進のカウンタとを有することを特徴とするデジタルフ
ィルタ回路が得られる。
語からなる係数記憶手段と遅延データを記憶するだめの
）ＬＡＭと、前記ＲＡＭのアドレス指定手段であって所
定の遅延段数ｎよりも１だけ多い値をカウントするｎ＋
１進のカウンタとを有することを特徴とするデジタルフ
ィルタ回路が得られる。
次に、本発明の一実施例について、図面を参照照して説
明する。
明する。
第２図は、第１図で示されたｎタップの非巡回形フィル
タを実現する要所ブロック図であるが、本発明を同じフ
ィルタに適用した場合も要所ブロック図は第２図と同じ
になる。
タを実現する要所ブロック図であるが、本発明を同じフ
ィルタに適用した場合も要所ブロック図は第２図と同じ
になる。
第２図で従来技術と異なる点は１のＲＡ Ｍが（ｎ＋１
）語からなること、６のカウンタが（ｎ＋１）進となっ
ていることである。本発明のこの実施例において、ひと
つの出力信号を得るために必要な動作は、従来技術の動
作（１） 、 （２） 、 （３） 、 （４） 。
）語からなること、６のカウンタが（ｎ＋１）進となっ
ていることである。本発明のこの実施例において、ひと
つの出力信号を得るために必要な動作は、従来技術の動
作（１） 、 （２） 、 （３） 、 （４） 。
（５）と対応させて
（１′）レジスタ５及びカウンタ７の内容をゼロクリヤ
する。カウンタ６の内容はクリヤしない。
する。カウンタ６の内容はクリヤしない。
（２つ １の工もＡＭ、２の係数メモリのカウンタ６゜
７で指される番地の内容をそれぞれ読み出し３で乗算、
その結果とレジスタ５の内容とを４で加算し、結果でレ
ジスタ５に格納する。
７で指される番地の内容をそれぞれ読み出し３で乗算、
その結果とレジスタ５の内容とを４で加算し、結果でレ
ジスタ５に格納する。
カウンタ６．７をそれぞれ１だけ増加させる。
（３つ 前記（２つの動作をｎ回縁υ返す。
（４つ （不要）
（５９入力信号をＲＡ Ｍｌのカウンタ６で指される番
地に格納し、カウンタ６を１だけ増加させる。
地に格納し、カウンタ６を１だけ増加させる。
となる。
従来技術と異なる動作は、（１）でカウンタ６の内容を
クリヤしないこと、（３）のＲＡＭ１内でのデータ転送
が不要なこと、（５）で入力信号を格納する几ＡＭ１の
番地が異なることである。即ち従来技術では必要だった
ＲＡＭＩ内でのデータ転送処理が全く不要となっている
。これは、Ｒ，ＡＭＩの番地を５− 指すカウンタ６が（Ｊ１＋１）進となっているためにｎ
個のフィルタ係数 （ａＱ、ａｌ、ａ２．ａ３．・・・ｊａｎ−１）に対応
して積をとられるＲＡＭ、ｌ内のデータ列は、第１時刻
では （ｄ（１＋ｄｌ＋ｄ２＋ｄ３＋”’＋ｄｎ−１）であっ
たのが （ｄｎ＃ｄＯ＃ｄｌＰｄ２１”’ｌ”！１−２）第３時
刻 （ｄｎ−１１ｄｎｌｄＯ，ａｌｌ”’１ｄｎ−３）のよ
うに、ひとつづつずれ、第１時刻の入力信号はｄ。に、
第２時刻の入力信号はｄｎ−１にそれぞれ格納されるの
で、あたかもデータを転送したのと同じ効果が現われる
ためである。従って実際にデータを転送する処理が不要
となる。この結果、従来技術に比べＲＡＭ１は１語増加
させ、カウンタ６を（ｎ＋１）進とするというわずかの
ハードウェア量の増加で、フィルタ演算を高速に実行す
ることが可能となる。
クリヤしないこと、（３）のＲＡＭ１内でのデータ転送
が不要なこと、（５）で入力信号を格納する几ＡＭ１の
番地が異なることである。即ち従来技術では必要だった
ＲＡＭＩ内でのデータ転送処理が全く不要となっている
。これは、Ｒ，ＡＭＩの番地を５− 指すカウンタ６が（Ｊ１＋１）進となっているためにｎ
個のフィルタ係数 （ａＱ、ａｌ、ａ２．ａ３．・・・ｊａｎ−１）に対応
して積をとられるＲＡＭ、ｌ内のデータ列は、第１時刻
では （ｄ（１＋ｄｌ＋ｄ２＋ｄ３＋”’＋ｄｎ−１）であっ
たのが （ｄｎ＃ｄＯ＃ｄｌＰｄ２１”’ｌ”！１−２）第３時
刻 （ｄｎ−１１ｄｎｌｄＯ，ａｌｌ”’１ｄｎ−３）のよ
うに、ひとつづつずれ、第１時刻の入力信号はｄ。に、
第２時刻の入力信号はｄｎ−１にそれぞれ格納されるの
で、あたかもデータを転送したのと同じ効果が現われる
ためである。従って実際にデータを転送する処理が不要
となる。この結果、従来技術に比べＲＡＭ１は１語増加
させ、カウンタ６を（ｎ＋１）進とするというわずかの
ハードウェア量の増加で、フィルタ演算を高速に実行す
ることが可能となる。
上記実施例では非巡回形フィルタについて示し６−
たが、巡回形フィルタであっても同様の構成を拡張すれ
ば容易に達成できることは明らかである。
ば容易に達成できることは明らかである。
また、６，７のカウンタは、アンプカウンタのみでなく
、ダウンカウンタ及びポリノミアルカランクでも構成で
きることは明白である。
、ダウンカウンタ及びポリノミアルカランクでも構成で
きることは明白である。
第１図は非巡回形フィルタの構成図である。第２図は、
策１図のフィルタをノ・−ドウエア化したときの要部ブ
ロック図である。 １・・・・・・Ｈ・Ａへ４．２・・・・・・係数メモリ
、３・・・・・・乗算器、４・・・・・・加算器、５・
・・・・・レジスタ、６，７・・・・・・カウンタ、８
・・・・・・入力線、９・・・・・・出力線。
策１図のフィルタをノ・−ドウエア化したときの要部ブ
ロック図である。 １・・・・・・Ｈ・Ａへ４．２・・・・・・係数メモリ
、３・・・・・・乗算器、４・・・・・・加算器、５・
・・・・・レジスタ、６，７・・・・・・カウンタ、８
・・・・・・入力線、９・・・・・・出力線。
Claims (1)
- デジタルフィルタの係数を記憶するｎ語からなる係数記
憶手段と、遅延データを記憶するためのランダムアクセ
スメモリと、前記メモリのアドレス指定手段であって所
定の遅延段数ｎよシも１だけ多い値をカウントするｎ＋
１進のカウンタとを有することを特徴とするデジタルフ
ィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15170481A JPS5853217A (ja) | 1981-09-25 | 1981-09-25 | デジタルフイルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15170481A JPS5853217A (ja) | 1981-09-25 | 1981-09-25 | デジタルフイルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5853217A true JPS5853217A (ja) | 1983-03-29 |
| JPH0331005B2 JPH0331005B2 (ja) | 1991-05-02 |
Family
ID=15524438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15170481A Granted JPS5853217A (ja) | 1981-09-25 | 1981-09-25 | デジタルフイルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853217A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594218A (ja) * | 1982-06-29 | 1984-01-11 | Fujitsu Ltd | ディジタルフィルタ |
| JPS61195016A (ja) * | 1985-02-25 | 1986-08-29 | Nec Corp | デイジタルフイルタ |
| JPS61288613A (ja) * | 1985-06-17 | 1986-12-18 | Fujitsu Ltd | デイジタルフイルタ |
| JPS61288890A (ja) * | 1985-06-13 | 1986-12-19 | 谷川 正 | スパングル形成連綴方法及びその装置 |
| JPS62253209A (ja) * | 1987-04-21 | 1987-11-05 | Sony Corp | デイジタル信号処理装置 |
| JPS62253208A (ja) * | 1987-04-21 | 1987-11-05 | Sony Corp | デイジタル信号処理装置 |
| JPS6442623U (ja) * | 1987-09-09 | 1989-03-14 |
-
1981
- 1981-09-25 JP JP15170481A patent/JPS5853217A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| IBM TECHNICAL DISSLOSURE BULLETIN=1976 * |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594218A (ja) * | 1982-06-29 | 1984-01-11 | Fujitsu Ltd | ディジタルフィルタ |
| JPS61195016A (ja) * | 1985-02-25 | 1986-08-29 | Nec Corp | デイジタルフイルタ |
| JPS61288890A (ja) * | 1985-06-13 | 1986-12-19 | 谷川 正 | スパングル形成連綴方法及びその装置 |
| JPS61288613A (ja) * | 1985-06-17 | 1986-12-18 | Fujitsu Ltd | デイジタルフイルタ |
| JPS62253209A (ja) * | 1987-04-21 | 1987-11-05 | Sony Corp | デイジタル信号処理装置 |
| JPS62253208A (ja) * | 1987-04-21 | 1987-11-05 | Sony Corp | デイジタル信号処理装置 |
| JPS6442623U (ja) * | 1987-09-09 | 1989-03-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0331005B2 (ja) | 1991-05-02 |
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