JPS5853369B2 - 表によるエミユレ−シヨン装置 - Google Patents

Description

【発明の詳細な説明】 本発明は変換装置に関し、とくに各種の目標システムを
エミュレートする装置に関するものである。

一般に、旧いデータ処理装置をアーキテクチュアル特性
が著しく異なる新しい装置と交換するときには、旧い装
置による遂行の目的でプログラムしたジョブの相当量を
新しい装置によって遂行しなげればならない。

新しい装置がこのようなジョブを遂行するものを援助す
るために各種の公知技術が使われている。

その技術の一例は、各命令を、旧い装置の機械語から新
しい装置すなわちホストシステム（ｈ４）ｓｔ ｓｙｓ
ｔｅｍ）の命令書式に翻訳するものである。

この例は、ジエイムズ・ピー、ゲイヤー等を発明者とす
る米国特許出願第２２８７７６号「周辺装置の割当て、
有効性検査、及び割当て有効時の再配置のための方法及
び装置」に開示されている。

他の技術は、シミュレーション及びエミュレーションを
使う。

これらの技術は、ニス・ジー・タッカの「大システムの
エミュレータョわすル論文、エム・マコーマツク、ティ
ー・シャンスマン、ケー・ウオマツクのＪＩＢＭシステ
ム／３６０モデル３０における１４０１互換性フイーチ
ヤ」なる論文、及びアール・アイ・ベンジャミンの「Ｒ
ＣＡ３０１に対するスペクトラフ０／４５エミユレータ
」なる論文に開示されており、これらＦＡ文は「Ｃｏｍ
ｍｕｎｉｃａｔｉ□ｎｓ ｏｆ ｔｈｅ ＡＣＭ Ｊ
と題する刊行物の１９６５年１２月号恍掲載されてい
る。

さらに、ＡＦＩＰＳ犬会論文集会論文集１９７１年３８
巻れたゲリー・アール・アルフレッドの「システム３７
０、Ｏ８及びＤＯ８におけるインテグレーテッドエミュ
レーション」なる論文もこの技術を開示する。

エミュレータが行う最も重要な機能は、目標システム（
ｔａｒｇｅｔ ｓｙｓｔｅｍ）の入出力（Ｉｌｏ）命令
を効率よく実行することである。

一般に、従来技術のシステムは、目標システムのＩ １
０機能をエミュレートするために特殊化された方法を使
う。

そのため、このようなシステムは、異なったＩ１０条件
をもつ多数の目標システムの目標機械操作をエミュレー
トすることができない。

したがって、従来装置によって異なるシステムの諸要件
に対処しようとすると、各システムのＩ１０構造体（５
ｔｒｕｃｔｕｒｅ）をエミュレートするために必要な操
作をするのに大量のソフトウェアとオーバヘッド（ｏｖ
ｅｒｈｅａｄ）の増大が必要になる。

したがって、本発明の目的は、多数の異なった目標シス
テムの入出力構造体をエミュレートする装置を提供する
にある。

本発明の他の目的は、システムのサポート・ソフトウェ
アが行う操作の数を少なくしたエミュレータ・システム
を提供するにある。

本発明のさらに他の目的は、多種多様な入出カシステム
の要求事項を、最少限の複雑性と最大限Ｑ速度と効率を
もってエミュレートする装置を提供するにある。

以上の目的を達成するため、本発明によるマイクロプロ
グラムしたデータ処理装置は、ファームウェア機能（ｆ
ａｃｉｌｉｔｉｅｓ）又はマイクロプログラミング機及
び装置の主記憶域に含まれる複数個の表を有する。

これらの表東目標システムにおける入出力命令の遂行の
ためにプログラムによる指定が必要とされるリソース（
ｒｅｓｏｕｒｃｅｓ ）に対応する多数のクラス（Ｃ１
ａｓｓ）に編成される０′れらの表は、一定の態様で、
マイクロプログラミング機能の制御下にアクセスされる
。

第１の表は、パー（ｐｅｒ ）・システムを基準として
複数個の項目（ｅｎｔｒｙ ）を含むようにコード化さ
れ、各項目は、目標システム・プログラムによって指定
され得る各チャンネル・リソースに対するものである。

周知のように、「チャンネル」は、主記憶域とシステム
の周辺装置との間のインターフェイスを横断するデータ
通路である。

エミュレートされるべき目標システムは、任意数の読出
し書込みチャンネルを内蔵して使用しＩ１０１００「同
時」処理することができる。

通常は、Ｉ１０１００行われるべきときには常に、プロ
グラマによって割当てられた読出−書込チャンネルを指
定するコードが命令に含まれることが必要とされ、指定
された周辺装置と主記憶域との間に通路が完成される。

このようなチャンネル割当ての詳細については、ウォル
ター・アール・レゾイン及びルイス・ジー・オリアリの
米国特許第３３６９２２１号を参照されたー 好ましい実施例においては、パー・システムを基準とし
た編成した第２の表を装置に含め、目標システムに存在
しかつ目的システムの入出力命令による指定を必要とさ
れる他の形式のリソースを指定するようにコード化され
た複数個の項目をこの第２の表に含める。

この表は、目標システムに存在することがある各セクタ
に対して−っの項目をもつ。

問題となる目標システムにおける「セクタ」は、与えら
れた数の周辺装置を共通に接続する転送路を対応する。

上記のレゾ／特許は、「単一」セクタのシステムを開示
する。

本発明によれば、目標システムのセクタは、一定の最大
文字転送率（すなわち、毎秒５０００００字）をもつ。

各セクタには「タイム・スロット（ｔｉｍｅ ５ｌｏｔ
）Ｊと呼ばれる一定数の記憶サイクル（すなわち、６）
が割当てられる。

目的システムにおいては、異なる読出−書込チャンネル
に対して連続した記憶サイクルが提供され、与えられた
セクタに接続された周辺装置と主記憶域との間の文字の
伝送が割当てられたチャンネルを介して行われる。

ある種の目標システム、たとえば上記特許のシステムの
各読出−書込チャンネルは、特定のタイム・スロットと
永久的に関連する。

この形式のシステムで、与えられたチャンネルの転送率
を向上させるには、いくつかのチャンネルを「インタロ
ック」シてこれらのインタロックされたチャンネルに対
して提供されたすべてのサイクルを単一の転送操作にお
いて使えるようにする。

このインクロックの操作は、データ転送操作を開始させ
るプログラム命令によって行われる。

第３０ｆｆｌＥパー・セクタ基準によって編成される。

この表は、目標プログラムがセクタに対して指定し得る
各周辺制御ユニット（ＰＣＵ）・アドレス（すなわち、
１６まで）を示すようにコード化された複数個の項目を
もつ。

目標システムにおいては、ＰＣＵはアドレス可能な装置
であり、一つの周辺装置をセクタを介して中央プロセッ
サに相互接続する。

目標プログラムの命令が与えられたＰＣＵに対して指定
することができる装置の数は第４の表の中に記される。

この表は、ＰＣＵ基準で編成され、目標プログラムが与
えられたＰＣＵに対して指定し得る装置アドレス・コー
ドのすべてを指定するようにコード化された項目を含む
。

本発明によれば、マイクロプログラム制御記憶域の制御
下にあるシステムが各Ｉ１０命令の処理中に動作して一
定の順序で必要に応じ四つの表の内容へ自動的にアクセ
スし、エミュレートされている特定の目標システムの特
性を定義する情報内容に対して、目標プログラムＩ１０
命令の各種部分を検証し有効化する。

各表は、システムが各順次操作に対する適正な表に順次
アクセスすることができるようにする情報を含んでいる
。

Ｉ１０命令が遂行不能であるか遂行すべきでない旨の最
初の表示であったときは、マイクロプログラム制御のも
とにあるシステムはトラップ（ｔｒａｐ） サレ、シス
テムに含まれるエミュレーション・ソフトウェアに合図
をし、そのソフトウェアに対し状態情報を送る。

さらに重要なことに、Ｊ１０命令が実行可能である旨の
感知がされたときには、システムは多数のコードのうち
の一つをソフトウェアに送り、一定数のソフトウェア・
ルーチンのうちのどれを引用して、ホスト装置のＩ１０
機能を使う命令の遂行をすべきであるがを示す。

こうして、このシステムは、異なった各種目標システム
に対処するに必要なソフトウェア・ルーチンの数を低減
する。

さらに、表に含まれた情報を使う本発明のエミュレーシ
ョン装置は、ある種の入出力制御命令を完全に遂行する
ことができるのであって、たとえば、先行データ転送操
作の完了及びこの操作中における中断（１ｎｔｅｒｒｕ
ｐｔｉｏｎ）機能の状態に関連したある種のリソース（
たとえば、ＨＷＣ又は周辺制御ユニットなど）の利用可
能性を試験する命令などである。

命令の連続的遂行がシステムの処理時の損失を生ずるよ
うな制御命令の形式の場合には、エミュレータはデータ
転送命令の場合と同様な態様でシステムに対して信号を
送る。

本発明によれば、表の異なったクラスにいれる項目を一
定の態様で適当にコード化し、特定プログラムの論理が
影響されない限りにおいて、目標プログラムによって加
えられた「インターロック」又は抑制のあるものを解放
することができる。

すなわち、目標システム・プログラムは、プログラムを
正しく作動させるためにはインターロックを要求しない
。

こうして、エミュレータは、目標システムに存在するあ
る種の制限に依存しないところの目標システム・プログ
ラムの一層効率的に遂行することができる。

したがって、このエミュレータは、目標システム・プロ
グラムの正しい動作に必要なインターロックのみを実行
する。

このことにより、システム・オーバヘッドを低減する。

本発明の編成及び動作における特徴を、添附図を参照し
て説明するが、本発明は図示実施例に限定されるもので
はない。

第１図において、本発明によるシステムは複数個のサブ
システム１００−１ないし１００−４を含む。

図示したサブシステムは、中央処理ユニット・サブシス
テム１００１、入出力コントローラ・サブシステム１０
０−２、周辺サブシステム１００−３、主記憶装置サブ
システム１０（）−４、及び記憶装置インターフェイス
・ユニット・サブシステム１００−５に対応する。

中央処理ユニット・サブシステム１ｏｏ−ｉは、データ
管理ユニット（ＤＭＵ）１０１−Ｌ命令フェッチ・ユニ
ット（ＩＦＵ）１０１−３、算術・論理ユニット（ＡＬ
Ｕ）１０１−６、制御記憶インターフェイス・アタツク
（ＣＩＡ）１０１−４、及び制御記憶域ユニット（Ｃ３
Ｕ）１０１−５を含み、これらはすべて第１図のように
配置される。

ＣＰＵサブシステムは、このシステムに対する演算を行
いこれらの演算は、制御記憶域１０１−５に貯えられた
マイクロ命令の制御下に行われる。

好ましい実施例においては、これらの命令は、ＣＰＵサ
ブシステム１００の外部にある公知の制御記憶域ローダ
により制御記憶域１０Ｌ−５にロードされる。

ＣｌＡ１０ｌ−ｊＮＬ処理演算に必要な制御記憶域１０
１−５のシーケンスの指示に要する論理回路を含む。

たとえば、ＣｌＡ１０１−４は、内部及び外部の両条件
を示す信号にもとづいて、所要のアドレス修正、アドレ
ス発生、試験、分岐等の機能をはたす。

ＡＬＵｌｏｌ−６は、本質的には演算である各種操作を
行ない、これには語及びバイトの両者のデータ処理機能
が含まれる。

さらにＡＬＵはローカル記憶域ユニット（ＬＳＵ）１０
１−７を内蔵し、このユニットは小さなスクラッチ・パ
ッド記憶装置及び従来設計の論理回路を含み、これらは
、各種の演算及びデータ処理操作中に発生する被演算子
及び部分的な結果ならびに制御情報を貯える。

ＡＬＵｌｏｌ−６に結合されたアドレス制御ユニット（
ＡＣＵ）１０１−２は、記憶装置サブシステム内に貯え
られた情報の引用に対するアドレスの発生装置をもつ。

さらにＡＣＵｌｏｌ−２は、あらかじめ命令をフェッチ
する回路を含むＩＦＵｌｏｌ−３に結合され、現在遂行
中の命令の完了前に利用可能な命令を保持する。

図示のように、ＤＭＵｌｏｌ−１は、ＣＰＵサンシステ
ム及び／又は緩衝記憶装置１０１２の間のインターフェ
イスを与える。

ＤＭＵは、次の記憶サイクル中に検索すべき情報が主記
憶装置サブシステムのどの部に含まれているかを指定し
、かつ、そノ清報を適時にＣＰＵサブシステムへ転送す
るように動作する回路を含む。

主記憶域インターフェイス・ユニット・サブシステム１
００−３は、緩衝記憶装置１０３−２、緩衝記憶名簿１
０３−３、及び主記憶域シーケンサ（５ｅｑｕｅｎｃｅ
ｒ ） １０３−１をもつ。

緩衝記憶装置１０３−２は、ＣＰＵサブシステムによっ
て次に使われるべき情報の一時記憶をするとともに、処
理操作中に頻繁に使われる情報の一時記憶をする。

緩衝記憶名簿１０３−３は、演算によって呼び出される
情報が緩衝記憶装置１０３−２の中に貯えられている場
合にアドレスを発生する回路を含む。

主記憶シーケンサｉ ０３−１は、主記憶域サブシステ
ム１００−４の各種モジュールと図示の各種サブシステ
ム（すなわち、ｌ０Ｃ１００−２及びＣＰＵ１００−１
）との間のインターフェイスを与える。

記憶域インタフェイス・ユニット・サブシステムの主記
憶シーケンサに結合された主記憶域サブシステム１００
−４は、好ましい実施例例の場合四つの記憶モジュール
１０４１ないし１０４４を含む。

これらのモジュールは、主記憶シーケンサの制御下にお
いて、インターリーブ操作モードを含む各種の異なった
モードで動作する。

これらのモジュールは、現在のタスクの遂行中にシステ
ムの処理部分によって要求される情報に対する記憶域を
与える。

主記憶シーケンサのさらに詳細については、ジョン・エ
ル・カーリイ等の発明に係り１９７２年１０月５日出願
の「記憶装置シーケンサ」と題する米国特許願第２９５
３３１号を参照されたい。

第１図に示すように、ｌ０Ｃ１００−２は周辺サブシス
テムｉ ｏ ｏ−ｓに結合される。

このサブシステムは、これに接続された多数の周辺装置
（たとえば、磁気テープ駆動装置、ディスクなどのマス
記憶ユニット、プリンタ、カード読取器、カードさん孔
器などのユニット・レコード装置等）の動作を制御する
複数個の「周辺プロセッサ」を含む。

説明の都合上、「周辺プロセッサ」その他の用語につい
ては、最後にまとめて説明する。

ＩＯＣは、周辺サブシステムと主記憶域サブシステムと
の間の情報転送を制御する。

たとえば、ＩＯＣは１６個までの周辺サブシステムを取
扱うことが可能であり、各周辺サブシステムは上記のよ
うに、磁気テープ、ディスク、カード読取器、さん孔装
置、プリンタなどのコンブルメント（ｃｏｍ ｐｉｅ
ｍ ｅｎｔ）を管理する。

ＩＯＣは、主記憶域サブシステムとの間にインターフェ
イスをもち、主記憶域と周辺サブシステムとの間のデー
タの転送をし、かつ、主記憶から「チャンネル・プログ
ラム」と呼ばれる関連命令群をフェッチしてＣＰＵサブ
システムの動作を中断させることなくこれらの命令を遂
行する。

さらに、ＩＯＣは、ＣＰＵサブシステムとのインターフ
ェイスをもち、周辺サブシステム状態情報を評価及び／
又は動作のためにＣＰＵへ送り、「チャンネル・プログ
ラム」の遂行開始のためにＣＰＵの要求に応答し、さら
に、チャンネル・プログラムの遂行が完了したときにＣ
ＰＵに対して通報する。

本発明の好ましい実施例においては、入出力操作は基本
的には、特定の入出力操作を遂行するための命令及びア
ドレス情報の完全なセットをもつチャンネル・プログラ
ムの制御下で行われる。

ＩＯＣは、チャンネル・プログラムの遂行に必要なハー
ドウェア／ファームウェア （ｆｉｒｍｗａｒｅ ）の両者を含む。

ＩＯＣによるプログラムの遂行は、複数のチャンネルを
通してなされる。

「チャンネル」は、Ｉ１０操作遂行の目的のためのＣＰ
Ｕから周辺装置にいたるアクセス路である。

チャンネルは、ＩＯＣ機能、ＩＯＣと周辺装置との間の
物理的チャンネル、及び与えられたＩ１０１００遂行に
必要な周辺サブシステムにおける機能を含む。

好ましい実施例では、周辺プロセッサは２２５個までの
論理チャンネルを取扱う。

第１図に示すように、ＩＯＣサブシステムは、記憶管理
ユニツＨＯ２−１，サービス・コードユニット１０２−
２、及び複数個のチャンネル制御ユニットを含む。

ＩＯＣは１６個までの周辺サブシステムに対処すること
ができるから、対応した数のチャンネル制御ユニットを
もつ。

上記のように、Ｉ１０１００、チャンネル・プログラム
によって指定される。

チャンネル・プログラムの開始は１周辺プロセッサによ
って周辺装置に関連した「論理チャンネル」上でなされ
る。

Ｉ ＯＣＦ各論理チャンネル及びそれと関連したチャン
ネルプログラムの状態に関するすべての情報を保持する
。

チャンネル・プログラムは中央処理操作と同時に遂行さ
れ、それによってマルチ処理及びマルチプログラミング
の機能を与える。

本発明における入出力操作のための構成は、公知設計の
ものとみなしてもよい。

Ｉ１０操作遂行のためのチャンネルの使用に関する詳細
説明は、１９７１にパン・ノストランド・ラインホルト
社から出版されたヘンリイ・カツツアン著「コンピュー
タ編成とシステム／３７０１と題する書物を参照された
鶏 第１図の各部分の説明にはいる前に、第１ａ図を参照し
て、主記憶域１０４０編戊を編戒説明する。

主記憶域−第１ａ図 主記憶域のアドレス・スペースの下端に対応する区域は
、システムのハードウェア及びファームウェアによる使
用のために予約される。

この区域の上の境界すなわち上限は、システムのソフト
ウェアに対してアクセス可能な「境界アドレス・レジス
タ（ＢＡＲ）Ｊの内容によって指定される。

一般に、ＢＡＲの内容は、システム初期化のときに一定
値に指定される。

ＢＡＲの内容によって指定されたアドレス以降の区域又
はスペースは、通常はＩＯＣによって使われる表を含み
、これが特定のサブシステム編成及びＣＰＵ操作の制御
用ファームウェア命令を定義する。

第１ａ図に示すように記憶域は複数個のセグメントに区
分され、これらのセグメントはオペレーティング・シス
テムのソフトウェアによって定義される与えられたプロ
セスによってアクセスすることができる。

この主記憶域の特徴は、セグメント化された仮想メモリ
である点にあり、その中におけるプログラムのアドレス
は、それが存在するセグメントの名前及びそのセグメン
ト内の変位によって表わされるデータである。

セグメントには保護「リング」が関連し、これをセグメ
ントの内容をアクセスから保護する。

また、セグメントが属する保護「リング」は、セグメン
トに関連したデータの一部である。

仮想メモリ及びプログラム保護の実際の詳細については
、ハネイウエル情報システム社の１９７２年版権の「マ
ルチプル仮想メモリ」と題する刊行物を参照されたい。

第１ａ図に示す主記憶エミュレータ情報及びデータ構造
体は、複数個のセグメント（ＡからＤまで）を含む。

セグメン）Ａは、目標システムの制御記憶域の像を貯え
るようにコード化される。

したがって、このセグメントは、処理レジスタ（たとえ
ば、読出−書込カウンタ、始動及び現在の科学的レジス
タ、作業レジスタなど）を含む。

セグメントＡのこのシステムに対する識別は、ベース・
アドレス・レジスタ３ （ＢＲ３）の内容によってなさ
れる。

セグメントＢは、本発明にしたがって編成された入出力
衣を含む。

このセグメントは、ベース・アドレス・レジスタ４（Ｂ
Ｒ４）の内容によってアクセスされる。

目標システムの主記憶域はセグメン）Ｃに割当てられる
、このセグメントはベース・アドレス・レジスタ２（Ｂ
Ｒ２）の内容によってエミュレーション・システムに対
し識別される。

セグメントの大きさは、エミュレートされるべき目標シ
ステムの記憶域の大きさに等しくされる。

絶対アドレスＭ又は文字を与えられたときに、その文字
は、ＢＲ２の内容をＭによってインデキシングすること
によって位置決めされる。

好ましい実施例においては、主記憶域に含まれる情報の
書式は、目標システムによって使われる情報の書式に対
応する。

すなわち、両システムとも８ビツトを含む「文字」を使
い、６個のデータ・ビット及び２個の句読ビット（すな
わち、語マーク・ビットとなるビット１、及び項目マー
ク・ビットとなるビット０）を各文字に使う。

ホスト・システムにおける情報表示の唯一の相違点Ｇ′
！、右から左へ１ないし８とするのではなく左から右え
Ｏないし７とビット番号をつげることである。

セグメントＤは、このシステムのハードウェア又はファ
ームウェアによっては行われない機能を取扱うための表
及びルーチンをもつ。

たとえばソフトウェア部分のエミュレーション・サポー
ト・パッケージ（ＥＳＰ）＆’！、目標システムの入出
力命令の翻訳と遂行をするように動作する。

また、それは、目標システム・アーキテクチャの各種ハ
ードウェア部分および従来は目標システムによって行わ
れたある種の操作をシミュレートする。

もちろん、入出力操作の実際の遂行Ｑ転 ホスト。

システムのＩ１０構造体を介して進行する。

たとえば、セグメン）Ｄに含まれる諸表Ｇ′！、目標シ
ステムによって使われる周辺アドレスであって、エミレ
ートされている特定編成に対するＩ１０システムに対応
するものを含む。

他１表は、特定転送の状態、その制御ユニット／装置ア
ドレス、及び目標システムのすべての読出／書込チャン
ネルの状態を記録するために使われる。

第１ａ図には図示してないが、プロセス制御ブロック（
ＰＣＢ）を含むセグメンＩ・又はセグメントの一部が主
記憶域内にある。

ＰＣＢは、与えられたプロセスを動作又は操作させるに
必要な関連情報を含む。

ＰＣＢ内に含まれる情報の形式を第１ｂ図に示す。

この図から明らかなように、この情報は、第１図のシス
テムを可能化して特定の目標システムをエミュレートす
るに必要なすべてのものである。

ＰＣＢの内容を、本発明との関連において以下に説明す
る。

ＣＰＵサブシステムの詳細説明 さて、第１図のＣＰＵサブシステムの各部でエミュレー
ションに使われるものを詳細に説明する。

制御記憶インターフェイス・アダプタ（ＣＩＡ）及び制
御記憶域ユニツ）（Ｃ８Ｕ）、第２ａ図好ましい実施例
のＣ８Ｕの制御記憶配列２０５１は、固定節と可変節と
の両者をもつ。

固定節は、プログラム可能な読出専用記憶装置（ＦＲＯ
Ｍ）を使って構成することが可能であり、記憶域の可変
部分は、集積回路の読出／書込記憶装置をもつ。

記憶域の全体がアドレス・レジスタＫＳを介してアドレ
ス可能であり、その上方部分は可変であってこのシステ
ムを各種の異なるモードで制御する可能性を与える。

このモードの一つは、多数の目標システムの動作のエミ
ュレーションに使ワレる。

他のものは、システムの故障部分の診断をする診断機能
を含む。

図示実施例では、制御記憶域配列は、７Ｋ（Ｋ＝１０２
４ビット）のサイズをもち、各制御記憶語の幅は８４ビ
ツトである。

制御記憶域配列（東その節に区分される。

すなわち、マイクロ診断にＩＫ；エミュレーションに２
に；固有（ｎａｔｉｖｅ）モード操作に４にである。

与えられた節を有する制御記憶域の語位置が連続でも不
連続でもよいことは明らかである。

マイクロ診断に使われる１には、エミュレーション及び
固有モード操作に使われる部分と同様に動的に可変であ
る。

制御記憶域の残余部分は固であり不変である。

制御記憶域配列の構成は、コスト、速度、融通性その他
の要因の関数として変化し得るものである。

読出専用の記憶装置の詳細については、１９７１年の秋
期合同コンピュタ−会議で公表されたケネス・ジエイ・
サーバー、ロハート・オー・ベルブの「ＬｓＩ記憶技術
を使った汎用論理モジュール」と題する論文を参照され
たい。

上記の各制御記憶語は、第５図に示すように、長さ２４
ビツトであり、複数個（６）のフィールドに分かれてい
る。

第１フイールドは、モフィールドと名付けられ、実行す
べき分岐の形式を識別する分岐制御フィールドである。

第２ａ図から明らかなように、ＥＯないしＥｌによって
８種類までの異なる分岐コードが指定される。

ＣＩＡの選択回路２０４−１ないし２０４−７ＧＬマイ
クロ命令語のＡ、Ｂ、Ｃ，Ｄ及びＬフィールドを使って
分岐アドレスを発生する。

たとえば、Ｅフィールドがすべてゼロとしてコードされ
たときは、Ｃ及びＤを試験フィールドとして使う条件つ
き（又は、試験が指定されない場合は無条件）でＣ及び
Ｄを試験フィールドとして使う１ないし４通りの’ｄ操
作を指定する。

Ａ及びＢフィールドの値に等しいベース・アドレスへ分
岐される。

Ｃ及びＤフィールドによって指定された条件の試験から
回路２０４−１及び２０４−３が発生する結果に基いて
この値が修正される。

各試験フィールドは、６ビツトの長さをもち、フィール
ドごとに６４種類の異なる試験をすることができる。

Ｃ及びＤフィールドによって指定された条件の試験の結
果によって回路２０４−１及び２０４−３は２進１及び
制御アドレス・レジスタビット１１゜１２にそれぞれセ
ットされる。

制御記憶域アドレス・ビット１３は、ビットＬの状態に
等しくセットされる。

分岐制御フィールドＥがコード「１」にセットされたと
きには、Ｂ、Ｃ１及びＤフィールドを使う６４通りの分
岐が試験機能として可能になる。

試験機能を試験するときに、Ｂフィールドは試験マイク
（ｍａｓｋ ）として使われる（すなわち、試験機能は
ＪＡＮＤＪ操作においてＢ試験フィールドと結合される
）。

Ｅフィールドがコード「２」をもつようにコートイヒさ
れたときは、中断リターン操作が指定されるのであるが
、この操作は本発明には関係しないので、これ以上の説
明は省略する。

Ｅフィールドが３を含むようにコード化されているとき
は、これによって、マイクロプログラム・サブルーチン
操作からのリターンが開始され、このリターンを完成さ
せるためその後に分岐操作がさらに続く。

この操作においては、ＫＲリターン・レジスタ２０４−
１２のアドレス内容が次の制御アドレスとして使われる
。

リターン・レジスタ２０４−１２は、通常は、図示の増
分回路によって制御記憶域アドレス・レジスタＫＳのア
ドレス内容プラス１に対応する値にロードされている。

Ｅフィールドが４としてコード化されているときは、こ
れはインフレメンタ２０４−１１によるＫＳレジスタ２
０４−９の内容の１だけの増分を許容する。

このことは、条件つき又はリターン分岐操作の後でだけ
行われる。

また、図示してないが、一定の外部条件圀芯答してアド
レス・レジスタＫＳを所定値にする手段を設ける。

第５図から明らかなように、制御記憶成語はフィールド
Ｋをもつ。

このフィールドは、１４ビツト・フィールドであり、そ
の６ビツトは定数の指定に使われ、次の４ビツトは他の
定数又はステアリング（ｓｔｅｅｒｉｎｇ）・フィール
ドに使われ、最後の４ビツトは定数に対するステアリン
グ・フィールドとして使われる。

ＱＡ−ＱＢフィールドは８ビツトをもち、その最初の４
ビツトは第１母線（すなわち、ＱＡ母線に加えるべき情
報を指定し、次の４ビツトは他の母線（すなわち、ＱＢ
母線）に加えるべき情報を制御する。

両母線は二方向性であり、ＣＰＵの各種ユニットを、デ
ータ及び制御情報の伝送及び受取りの目的のために接続
する。

分岐操作がないときは、操作サイクル中の制御記憶域は
ＫＳアドレス・レジスタ２０４−９の内容によってアド
レスされ、アドレスされた位置の内容は、複数個のデー
タ・ラッチ２０５−２へ読出される。

したがって、これらのラッチからの出力の一部（すなわ
ち、ビット２６−７９）は、ＣＰＵサブシステムの各ユ
ニット内に含まれる記憶レジスタ（図示せず）へ分配さ
れ伝達される。

これらの各ユニットは、プログラム可能な読取専用記憶
装置（ＦＲＯＭ）の形式をとるデコーデング論理回路（
図示せず）を含み、これがそれぞれに対応するユニット
に対して所要のサブコマンド制御信号を発生する。

こうして、各ユニットはそのｌ’−ＰＲＯＭＪから与え
られるｆｌａＭ号を組合わせ、当該ユニット内で発生す
る他の信号と組合わせるようにこれらの信号を分割して
、各種操作の遂行上必要なものとすることができる。

デコーダ回路２０５−４は、一定のフィールド（たとえ
ば、分岐フィールド）をデコードし、シーケンシング操
作に必要な信号を発生する。

また第２ａ図から明らかなように、制御記憶域ユニット
はローカル・レジスタＫＮ２０５−６をもち、このレジ
スタはレジスタＫＷ２０５−８を介して制御記憶域配列
２０５−１に結合される。

この配置は、記憶サイクル操作中に読出された情報を被
アドレス位置へ書きもどすことを可能にするものである
。

このレジスタの大きさのために、読出された情報の制御
記憶域配列への書もどしは一時に１２ビツトづつ行われ
る。

算術・論理ユニット−第２ｂ−２ｄ図 第１Ｃ図にフロック図で示すこのユニットは、ＣｐＵに
対して要求されるすべての算術論理操作を行う。

このユニットは第２ｂ図に示す語ＡＬＵ２０６−１を含
み、これは、１対の被演算子レジスタ２０６−３及び２
０６−５に貯えられた長さ４バイトの１対の被演算子に
対して算術及び論理演算を行う。

被演算子レジスタ２０６−３及び２０６−５の内容は、
従来設計（ＤＭ択回路２０６−７及び２０６−９を介し
て加えられる。

語加算器２０６−１が発生する出力信号は、レジスタ２
０６−３及びレジスタＬＹに加えられる。

デコーダ回路２０６−２がＡＣレジスタをゼロに対して
試験する。

１対のレジスタ２０６−１１及び２０６−１２が補助レ
ジスタとして働き、図示のように諸エレメント及び母線
に結合される。

ＡＦレジスタ２０６−１２はまた、三段階カウンタ２０
６１６からの制御信号に応答してＡＧレジスタ２０６、
−８８からのデータ信号をＳＦＳセレクタ回路２０６−
１４を介して受取る。

ＳＥカウンタ２０６−１６は、増加分／減少分回路２０
６１Ｂを介して１づつ増加又は減少される。

このカウンタは、バイト加算器及びＣＩＡユニットに含
まれるレジスタからロードされる。

また、ＡＬＵは、Ａ Ｉ ｏｐ コード・レジスタ２
０６−２０、デコーダ回路２０６−２２、及び図示のよ
うに配置されたモート１１］御レジスタ２０６−２４を
含む。

レジスタ２０６−２４の内容は、加算器を条件づげて、
命令のＯＰコードによって指定された操作を行わせる。

また、ＡＬＵは、論理回路の形式であり得る６４ビツト
・シフタ２０６−３０をもち、この論理回路の一例は、
ジエイムズ・ブラウンの発明に係り１９７３年１月２日
に出願された「シフティング装置」と題する米国特許願
第３２００１１号に開示されている。

シフタ２０６−３０は、ＡＣ及びＡＥレジスタ２０６−
３及び２０６−１１に結合され、８ビット制御レジスタ
２０６−３２によって制御される。

レジスタ２０６−３２は図示ソースから直接にロードさ
れるか、又は、セレクタ回路２０６−３４を介して間接
的にロードされる。

第１Ｃ図から明らかなように、ＡＬＵは８ビツト（バイ
ト）加算器２０６−５０をもち、第２Ｃ図はその詳細を
示す。

本発明の目的には、公知設計の加算器２０６−５０を使
ってもよい。

加算器２０６−５０は、一時に１バイトづつ被演Ｘ子に
演算を加え、目標システムによって要求されるこれらの
演算をするデコーディング論理回路を含む。

さらに、この加算器は、小数点修正回路２０６７２、ゼ
ロ結果デコーダ回路２０６−７４、出力フリップフロッ
プ２０６−７５、及び出力セレクタ回路２０６−７６を
もつ。

また、加算器２０６−５０は、第２Ｃ図に示すように共
通母線ＱＡ及びＱＢに接続されかつ相互に結合された複
数個の記憶レジスタをもつ。

図から明らかなように、レジスタ２０６−５８は、共通
データ／制御母線ＱＢに結合され、かつ、回路２０６−
７８を介してソータＬＳＭ 、ＡＡ、ＡＲＢに結合され
る。

ソースＬＳＭは、第１図のローカル記憶ユニット１０１
−７の中に含まれる第２ｄ図のスクラッチ・パッド記憶
装置に対応する。

すでに述べたように、この記憶装置は、ＡＬＵに対する
一時記憶、および特定命令の処理に関係する制御情報と
アドレス情報の一時記憶をする。

ローカル記憶装置内の一所の記憶位置によって形成され
る各種使用を第３及び４図に示す。

ソースＡＡ及びＡＲＢは、それぞれレジスタ２０６−５
２及びバイト加算器２０６−５０に対応する。

レジスタ２０６−５２は、両母線ＱＡ及びＱＢ、ならび
にセレクタ回路２０６−６５を介してＡＣレジスタ２０
６−３に結合される。

第２ｂ図から明らかなように、ＡＡ及びＡＢレジスタ２
０６−５２及び２０６−５４はＡ及びＢ被演算子レジス
タとして作用し、これらはそれぞれＡＡＳ及びＡＢＳセ
レクタ回路２０６−５６及び２０６−５８を介してバイ
ト加算器２０６−５０に結合される。

モード制御レジスタ２０６−５７は直接に加算器２０６
−５０と結合され、このレジスタの内容は、このレジス
タにロードされた定数によって指定された演算をするよ
うに加算器を条件づげる。

レジスタ２０６−５２は、語加算器のＡＤレジスタに貯
えられた４バイトのうちの指定された一つを受取る。

選ばれる特定バイトは、増加分／減少分回路２０６−６
１を含むＳＤカウンタ２０６−６０の内容によって定義
される。

このカウンタの内容は、ＡＢレジスタ２０６５８へ次に
ロードされるべきバイトの一つを指定する指針（ｐｏｉ
ｎｔｅｒ ）として作用する。

同様にして、増加分／減少分回路２０６−６３を含むＳ
Ｃカウンタ２０６−６２は、語加算器のＡＣレジスタ２
０６−３からＡＡレジスタ２０６−５２へロードすべき
バイトを示す指針として作用する。

すなわち、ＳＤ及びＳＣカウンタは、それぞれセレクタ
回路２０６−６５及び２０６−６６を条件づげして、Ａ
Ａ及びＡＢ被演算子レジスタをＡＣ及びＡＤレジスタか
らロードする。

また、ＡＢ及びＡＡレジスタ２０６−５８及び２０６−
５２は、ゲート回路２０６−７８及び２０６−８０を介
してロードしてもよい。

セレクタ回路２０６−６５及び２０６−６６は、１対の
制御レジスタ２０６−８２及び２０６１４をロードする
こともできる。

これらのレジスタは、処理される命令の一定のバリアン
ト制御文字（たとえばＯＰコード及びＣ１文字）に対す
る一時記憶を与える。

デコーダ回路２０６−８６はレジスタ２０６−８４に結
合され、Ｃ１文字のデコードをする。

記憶レジスタにはさらにレジスタ２０６−８８が含まれ
、このレジスタは一定のマスキング操作を行い、このレ
ジスタにはセレクタ回路２０６９０を介して信号がロー
ドされ、セレクタ回路２０６−５４を介して２０６−５
０へ信号を加える。

レジスタ２０６−８８はまた、３段階減少カウンタ２０
６−９２のロードのためにも使われる。

このカウンタは、エミュレータによって処理されの制御
文字の数の追跡に使われる。

このカウンタはまた、カウンタ減少分（ｄｅｃｒｅｍｅ
ｎｔｓ ）がゼロになったときに信号を発するデコーダ
回路２０６−９４を含む。

バイト加算器２０６−５０はさらに、ホスト・システム
が制御及び記憶のために使用する複数個の７リツプフロ
ツプを含む。

このフリップフロップの一例は、ファームウェアによっ
てセット及びリセットすることができるエミュレーショ
ン・モード・フリップフロップ２０６−８０である。

他のフリップフロップには第２ａ図の制御記憶試験回路
に結合された複数個の制御フリップフロップＣＦＤない
しＣＦ７が含まれる。

ローカル記憶ユニツ）−ＪＥ２ｄ図 第２ｄ図は、第１及び１ｅ図のＡＬＵのローカル記憶ユ
ニットの詳細を示す。

第２ｄ図から明らかなように、このユニットはアドレス
可能な幅３２のスクラッチ・パッド記憶装置２０７−１
をもつ。

この記憶装置は、図示のように２５６個の記憶位置をも
つ。

これは、ＬＲレジスタ２０７−２を介してアドレスする
ことが可能であり、このレジスタは、その入力をＱＡ母
線から及び図示のレジスタ２０７−４及びゲート回路２
０７−３を介してＥＷレジスタ２０６−８４から受取る
。

ＬＲレジスタ２０７−２はまた、増加分／減少分回路２
０７−５を含む。

動作サイクル中は、アドレスされた位置の内容が出力レ
ジスタ２０７−９へ読出され、図示のレジスタ及び母線
に加えられる。

上記のように、第３図は記憶装置２０７−１の構成を示
す。

同図において、最初の１６個の記憶位ｔは、ＰＣＢのゼ
ネラル・レジスタＧＲＯないし、ＧＲ１５に対応する情
報を記憶するように割当てられる。

以下に説明するように、これらの位置を第４図の書式の
ように配置された情報を含むようにコード化したときは
、これらの位置はＥＳＰの呼出しに使われる。

３０から３Ｆまでの位置は作業位置としてはたらき、以
下に説明するようにＩ１０表から得られた情報を記憶す
る。

他の位置は本発明には関係しないのでその説明を省略す
る。

アドレス制御ユニット−第２ｅ図 第２ｅ図は、１６ビツト幅のアソシェーク（ａｓｓｏｃ
ｉａｔｏｒ ） 又は内容アドレス可能な記憶装置２０
２−１を使って主記憶域セグメントの実効又は絶対アド
レスを発生する回路を示す。

記憶装置２０２−１は、エンコーダ２０２−３に結合さ
れ、このエンコーダは１６ビツト幅のアソシエータ緩衝
記憶装置２０２−５の１６位置のうちの対応する一つの
内容を引用するために使われる。

情報は、レジスタ２０２−４を介して緩衝装置に書込ま
れる。

ＵＡＳアソシエータ２０２−１はまた、レジスタ２０２
−９からセグメント番号情報を受取る入力レジスタ２０
２−７に結合される。

以下に説明するように、上記装置は、主記憶域を引用す
るための絶対アドレス情報を発生する。

この特定の配置は、ジエームズ・エル・ブラウン等の発
明に係り１９７２年８月２４日に出願された「内容アド
レス可能な記憶装置を使うアドレス・デベロップメント
法」なる米国特許願第２８３６１７号に開示されている
。

さらに詳しく説明すると、アドレス・アソシエータ２０
２−１は、アソシエータ緩衝器２０２−５に貯えられた
１６個までのセグメント・デスクリプタのセグメント番
号ｒＳＴＮ／５ＴＥＪをもつ。

アンシエータの１６個の記憶位置はそれぞれ、１２個の
データ・ビットと、４個の検査及び制御ビットをもつ。

絶対アドレスの作成（ｄｅｖｅｌｏｐｍｅｎｔ ）
中は、所要セグメントの番号をＵＳレジスタ２０２−７
にロードする。

このレジスタはアドレス・レジスタとして作用し、その
内容を並列的にアンシエータ２０２−１の１６位置に加
える。

真比較（ｔｒｕｅｃｏｍｐａｖｉｓｏｎ ）が検出され
たときには、エンコーダ２０２−４がアソシエータ２０
２−１の出力によって条件づげされて４ビツト・コード
を発生し、これが、その特定番号に関連したセグメント
・デスクリプタを含む１６位置のうちの適正位置を選択
する。

真比較が存在しない場合には、その番号に対するデスク
リプタを主記憶域からＱＡ母線を介してフェッチしなげ
ればならない。

フェッチされたデスクリプタは、レジスタ２０２−４を
介してアソシェーク緩衝器２０２−５に書込まれ、それ
に関連したヒツト・ビット（ｂｉｔ ｂｉｔ ）
がセットされる。

第２ｅ図から明らかなように、ＡＣＵＩＯＩ−２はまた
一つのユニット・レジスタ・ファイル（ＵＲＦ）２０２
−２０をもち、とのＵＲＦは複数個の３２ビット幅ベー
ス・アドレス・レジスタ位置ＢＲＯ−ＢＲ７および作業
レジスタ位置ＵＷ４ないしＵＷ７をもち、これらの位置
はすべてレジスタ２０２−２４，２０２−２６、及び２
０２−３０の内容によりセレクタ回路２０２−２２を介
してアドレスされる。

これらのレジスタのうちのあるものは、図示のようにＱ
Ａ及びＱＢ母線を介して加えられる命令又はアイクロ命
令等から誘かれるベース・レジスタ・了ドレスを常時も
っている。

ＵＲＦは論理回路を使って構成され、一時に一つ以上の
レジスタの内容を読出すことができるように構成される
。

レジスタ２０２−２４は、増加分回路２０２−２８をも
つ。

書込操作サイクル中に、制御記憶域によって発生される
制御信号によってセレクタ回路２０２−２２が条件づげ
られて、レジスタ２０２−２４，２０２−２６、及び２
０２−３０の内容を選択し、情報を書込むべき位置を指
定する。

とくに、レジスタ２０２−２４及び２０２−２６のおの
おののアドレス内容は、最初の８位置のうちの一つの選
択のため使われる。

レジスタ２０２−３０の内容は、１２個のレジスタ位置
のうちの一つを選ぶために使われる。

制御記憶域からの信号がないときは、レジスタ２０２−
３０をアドレス信号のソースとして選ぶ。

レジスタ２０２−２４及び２０２−２６は一定の制御信
号に応答して選ばれる。

読出し操作サイクル中は、セレクタ回路２０２−３２が
動作して、レジスタ２０２−２４及び２０２−２６の一
方のアドレス内容又は図示していないレジスタからの定
数を出力セレクタ回路２０２−４０に加え、最初の８位
置のうちの一つを選んで読出す。

ここでも、制御信号が回路２０２−３２によって選ばれ
るべき特定レジスタを指定する。

母線ＱＡ、ＱＢ、セレクタ回路２０２−３６、バイト・
アドレス・レジスタ２０２−４８、又は増加分／減少分
回路２０２−４６を介して加えられたデータは、データ
・セレクタ回路２０２−３４を介して被アドレス位置に
書込まれる。

制御記憶域及びエミュレータ・モード（ＵＥＭＵ）フリ
ップフロップ２０２−４９からの信号に応答して、セレ
クタ制御ユニッ）２０２−４７のゲート回路は、セレク
タ回路３４を条件づげする信号を発生し、ＱＢ母線から
選ばれたビット適当なソースからのビットと組合わせて
、指定された文字モードによる正しい書式とする。

ＡＣＵエミュレータ・モード・フリップ７０ツブは、セ
レクタ回路制御を条件づげて、目標システム命令の処理
のために指定された文字モードに対する信号を発生する
。

このフリップフロップは、以下に説明するように最初は
ファームウェアによって切換えられる。

制御増加分／減少分（Ｕ Ｉ Ｄ ） ７ ！Ｊツブフ
ロップ２０２−４の状態は、回路２０２−４６が増加す
べきか又は減少すべきかを決める。

さらに、増加分／減少分回路２０２−４６は、被アドレ
ス位置からの信号をセレクタ回路２０２−３６を介して
受取り、レジスタ２０２−４８からの信号も受取る。

回路２０２−４６は、公知の加算−減算回路によって構
成することができる。

レジスタ２０２−４２及び２０２−４４が制御記憶ラッ
チ回路から直接にロードされたときは、これらがそれぞ
れセレクタ回路２０２−３６及び２０２−３８を条件づ
げして、最後の８個のレジスタ位置のうちの一つを選び
読出す。

セレクタ回路２０２−３６は、信号を、ＱＡ及びＱＢ母
線ならびに増加分／減少分回路２０２−４６に加える。

セレクタ回路２０２−３８は加算器回路２０２５０に信
号を加え、この加算器回路は出力レジスタ２０２−５２
及びセレクタ回路２０２−３４に結合され、他方、セレ
クタ回路４０は他にも図示入力をもつベースずれ（ｏｆ
ｆｓｅｔ ） レジスタ２０ ：？−５４に結合され
る。

絶対アドレスの発生中は、ベース・レジスタ・アドレス
のセグメント番号ｒｓＥＧｊがＵＢＳセレクタ回路２０
２−４０を介してＵＳレジスタ２０２−７にロードされ
るとともに、ベース・レジスタ・アドレスの「ずれ」値
がＵＮレジスタ２０２−５４にロードされる。

ＵＮレジスタ２０２−５４の内容はその後加算器２０．
２−５０に加えられ、ここでその内容は、処理中の命令
のアドレス部から得られた変位（ｄｉｓｐｌａｃｅｍｅ
ｎｔ ）値と加算される。

加算器２０２−５０によって作うレタ和は、ＵＷＢデー
タ・セレクタ回路２０２−３４を介して作業レジスタの
一つ（すなわち、ＵＷ２）にロードされ、その後の引用
を待つ。

アソシエータ２０２−１を間合せることにより、ＵＳレ
ジスタ２０２−７のアドレスが緩衝器２０２−５に貯え
られたか否かを判断する。

そうであるときは、緩衝器２０２−５に貯られたセグメ
ント・ベース・アンドレスをＵＮレジスタ２０２−５４
にロードする。

そのセグメントに対するずれ値及び変位値を含む作業レ
ジスタ記憶位置は、セレクタ回路２０２−３８を介して
加算器５０に加えられ、セグメント・ベース・アドレス
に加算される。

この和は絶対アドレスを構成し、ＵＡレジスタ２０２−
５２にロードされて主記憶域のアドレスをする。

また、絶対アドレスをさらに引用するためユニット・レ
ジスタ・ファイルの作業レジスタ位置（たとえば、ＵＷ
２）に貯えてもよい。

上記エレメントのいくつかを構成する方法（たとえば、
セレクタ回路、加算器回路、増加分／減少分回路、スク
ラッチ・パッド記憶装置など）の詳細については、１９
７２年に印刷されたテキサス・インスツルメント社の「
設計技師のための集積回路カタログ」を参照されたい。

以上説明した加算器回路を所要形式の増加分／減少分操
作のために使用できることはいうまでもない。

Ｉ１０表−第６図 本発明の動作説明にはいる前に、第６図を参照して、本
発明によるＩ１０表の編成を説明する。

第６図から明らかなように、この実施例では６クラスの
表を使う。

すなわち、読出／書込チャンネル表；セクタ表；終了表
；周辺制御ユニット表；ＰＣＵ延長表；および装置表と
装置延長表である。

読出／書込チャンネル表 読出／書込チャンネル（ＲＷＣ）表は、パー・エミュレ
ーテツド目標システム基準で編成される。

すなわち、エミュレートされるシステムごとに一つづつ
この表がつくられる。

ベース・アドレス・レジスタ４ （ＢＨ３）の内容が、
ＲＷＣ表の始点すなわちベースを指定する。

各表は、２５６バイトのアドレス・スペースをもつ。

これらのバイトは６４０項目に分けられ、各項目は、目
標システム・プログラムによって指定され得る各読出／
書込チャンネル・コードに対するものである。

各項目は、第７ａ図に示すようにコード化される。

同図において、各項目は、６ビツトのタイム・スロット
・マスク・フィールド、６ビツトのカウンタ・コード・
フィールド、一つの延長■１０ビット（ＥＸＴ）、３ビ
ツトのセクタ・コード・フィールド、及び１６ビツトの
ＲＷＣビズイ・マスク・フィールドをもつ。

第７ａ図はまた、特定の目標システムに対して指定され
たＲＷＣフィールド項目の一例を示す。

同図から明らかなように、一つのエミュレートされた目
標システムにおいて最大六つのタイム・スロット（すな
わち、タイムスロット１，１ａかう３ａまで）を使うこ
とができる。

この例では、ＲＷＣコードによって二つのタイム・スロ
ットが要求され、これは目標システムにおける毎秒１６
７文字（ＣＰＳ）のデータ伝送速度に対応する。

しかし、このフィールドは、どのタイム・スロットがビ
ズイであるかを表示しない。

カウンタ・コードは、データ転送命令により被指定ＲＷ
Ｃコードでアドレス記憶のために使われている現在位置
カウンタの入道法で表わしたアドレスに対応する。

図示例では、カウンタ・コード・アドレスは２２（入道
法）である。

通常このコードは人通００から人通２７までの範囲の値
をもつ。

エミュレートされた編成に対して不適式 （ｉｌｌｅｇａｌ ）な読出／書込チャンネル・コード
は、カウンタ・コード項目によりその旨を指摘される。

人通ＯＯのコードに対するＲＷＣ項目及び目標システム
において不適式なＲＷＣコードに対応するすべてのＲＷ
Ｃ項目に対しては、カウンタ・コード・フィールが高位
ビット１でコード化（すなわち、ＩＸＸＸＸＸ）される
。

このカウンタ・コードは、特殊態様で取扱われる。

エミレータがデータ転送読出／書込命令の処理中に高位
ビット１０カウンタ・コードを検出したときは常に、以
下に説明する仕様メツセージを発生する。

ｒＥＸＴｊビットがゼロであることは、延長Ｉ ／ ０
機能が使われておらず、フェッチされた項目が命令処理
に使われていることを意味する。

このビットが二進１にセットされていることは、延長工
１０目標システム・インディケータの状態に応して、被
指定ＲＷＣコードの代りに「実効」ＲＷＣコードの使用
を使うことが必要である旨の表示である。

このインディケータが二進１（すなわちオン）である場
合には、現在の項目における情報が使われる。

このインディケータが二進ゼロである場合には、代替項
目の情報がフェッチされて使われる。

このような機能をもたない目標システムに対しては、こ
のビットは常に二進上口にセットされる。

この特徴によって得られる機能の詳細については、上記
プログラミング・マニュアルに説明されている。

セクタ・フィールドのビット１３−１５が示すように、
このＲＷＣコードに関連した物理的セクタはセクタ２で
ある。

データ転送を必要とせずしかもＣ１制御文字のみを含む
制御形式のＩ１０命令の場合には、セクタ・コード・ビ
ット１３１５は、以下に説明するように正しいタイム・
スロット状態項目を７エツチするために使われる。

このような場合には、読出／書込チャンネルの試験とは
セクタ・タイム・スロットの試験を意味する。

その理由は、セクタ、タイム・スロット、及び目標シス
テムにおける被選択ＲＷＣＯ間には一定の関係があるか
らである。

しかし、データ転送を必要とする命令（たとえばＰＤＴ
命令）の場合には、セクタ・コード・ビットは使われな
い。

１６ビツトのＲＷＣビズイ・マスク・フィールドは、ビ
ズイとする必要がある読出／書込チャンネル（すなわち
、データ転送命令のために利用可能にしなげればならな
いもの）又は試験すべきもの（すなわち、制御命令）を
表示するために使われる。

第７ａ図に示すように、目標システムは。図示した最大
１６個までの読出／書込チャンネルをもつことができる
。

文字ｒＡＪは、一次チヤンネルに対して、補助チャンネ
ルを定義する。

ある種の目標システムでは、読出／書込チャンネルとタ
イム・スロットとの間に一定の関係がある。

一つ以上のタイム・スロットを必要とする高転送速度を
得るためには、読出／書込チャンネルが「インターロッ
ク」されるが、このことは、命令遂行のために一つ以上
のチャンネル、したがってカウンタが要求されることを
意味する。

図示実施例では、１６７ ｃｐｓの速度に対して二つの
タイム・スロットが要求されるのであるから、読出／書
込チャンネルも二つ要求される。

したがって、ＲＷＣビズイ・マスク・フィールドは、読
出／書込チャンネル５及び５ａを指定するようにコード
化される。

特殊項目 コード化態様が特殊である二通りのＲＷＣ表項目がある
。

これらは、入道００アドレス及び人通７７アドレスによ
って指定される位置に貯えられる項目に対応する。

位置（ＯＯ）８におけるＲＷＣ表項目は常にカウンタ・
コード・フィールドに（１ｘｘｘｘｘ）をもつ。

すでに説明したように、エミュレータは、データ転送の
場合にこのコードを不適式として取扱う。

しかし、制御Ｉ１０命令の場合には、エミュレータは、
以下に説明するように一部の操作をバイパスし、その命
令の処理を完了する。

位置（７７）８の位置におけるＲＷＣ表項目も１×××
××なるカウンタ・コード・フィールドをもち、エミュ
レータはデータ転送命令処理の場合に、上記のように特
殊メンセージを発生する。

しかし。制御Ｉ１０命令の場合には、エミュレータは以
下に説明するように分岐を強制される。

この表項目の表項目のＲＷＣビズイ・マスク・フィール
ドは。

エミュレートされている目標システムの中のどの読出／
書込チャンネルが現在割当てられている（すなわち、ビ
ズイである）かを表示するために使われる。

このフィールドは、データ転送命令が開始又は終了した
ときは常にＥＳＰによってアップデートされる。

以下に説明するように、（ＯＯ）８又は（７７）８でな
い適式のデータ転送命令又は制御命令の適式ＲＷＣコー
ドについてｒＲＷＣビズイ試験をするときには、エミュ
レータはこのフィールドにアクセスはするがその内容は
絶対に変えない。

セクタ族 第６図はさらにセクタ族を示す。

エミレートされる目標システムごとに図示のセクタ族が
一つづつ存在する。

セクタ族は、３２バイトのアドレススペースをもち、こ
れらは第６図に示すように、ＲＷＣ表に割当てられた最
後のバイトの次に続く。

セクタ表項目は、第１ｂ図に示すようにコード化される
。

第７ｂ図から明らかなように、セクタ表項目はタイム・
スロット状態フィールド（ビット０−５）をもち、これ
は、セクタ上のどのタイム・スロットが現在使われてい
るか（すなわち、すべてのセクタ・タイム・スロットか
「ビズイ」状態にあるか）を表示するようにコード化さ
れる。

７ビツトのフィールド（すなわち、ビット６−１２）が
、エミュレータ・ソフトウェア（ＥＳＰ）による使用の
ために予約される。

セクタ族はまた、３ビツトの状態フィールド（すなわち
、ビット１３−１５）をもち、そのうちビット１３が二
進１であることは、特定目標システムに対してセクタが
存在しない（すなわち、非存在）旨を表示する。

状態フィールドのビット１４及び１５は、将来の使用の
ために予約される。

セクタ項目の最後のフィールド（すなわち、ピッＮ６−
３１）は、１６ビツトの変位フィールドであり、これは
、ベース・レジスタ４の内容によって指定又は指示され
た位置を基準としてそのセクタに対する周辺制御ユニツ
）（ＰＣＵ）のベース位置を定義する。

セクタ族における独独な項目が、次のようにして定めた
３ビツト・フィールドに対応するセクタ・コードを用い
、セクタ・コードの４倍の値と２５６１ｏとの和の値を
ベース・アドレス・レジスタ４の内容に加算することに
よって定義される。

すなわち、（ａ）第１バリアント文字ｃ１が命令に存在
する唯一のパリアン１文字であるときは、そのＣＩ文字
が引用されたＲＷＣ項目がらセクタ・コードをとる（制
御入出力命令のみ−ＰＣＢ）；（ｂ）命令にバリアント
文字Ｃ１及びＣ２が存在するときは、Ｃ２バリアント文
字の高位３ビツトをとってセクタ・コードを形成し、が
っ、高位ビットを二進ゼロにセットする；（Ｃ）命令が
バリアント文字Ｃ１とバリアント文字Ｃ２ありまたはな
しのイスケープ・コード文字とを有するときは、ＣＥ文
字の下位３ビツトをとってセクタ・コードを形成する。

このことは、第１１図を参照して以下に詳細に説明する
。

周辺制御ユニット表 第６図に示す３番目の表は、周辺制御ユニット（ＰＣＵ
）である。

エミュレートされる各目標システムのセクタごとに一つ
づつＰＣＵ表がある。

また、目標システム・プログラムによって指定され得る
各ＰＣＵアドレスごとに一つづつ表項目がある。

したがって、各表には、それぞれ４バイトからなる１６
の項目がある。

ＰＣＵの書式を第７Ｃ図に示す。

第７ｃ図から明らかなように、項目は、ＰＣＵの形式、
ＰＣＵの存在、及びそのビズイ／中断状態に関する情報
を含む。

すなわち、ゼロのコードは、そのＰＣＵアドレス・コー
ドに対しては周辺制御ユニットが存在しないことを表わ
す。

最初の４ビツトが、０００１とコード化されていること
は、目標システムのプリンタ制御ユニットがエミュレー
トされている旨を示す。

これらのビットが００１０とコード化されているときは
、目標システムのタイマ又はクロックがエミュレートさ
れていることが示される。

同様にして、ｏｌｌｌとコード化されているときは、そ
の値は目標システムの磁気テープ制御ユニットがエミュ
レートされていることを示し、１０００ないし１１１１
とコード化されているときは、これらの値はエミュレー
トされている周辺制御ユニットが特殊ユニットとして扱
われるべき旨の表示に使われる。

以下に説明するように、特殊ユニットが検出されると、
エミュレータはただちにそのＥＳＰに対する命令をトラ
ップ（ｔｒａｐ ）し、その後の処理に備える。

ビット４が二進１であることは、周辺制御ユニットカ一
時的に利用不能であるかアドレス不能である旨を示す。

このビットが二進１であるときは、ビット７に対応する
ＰＣＵビズイ・ビット（ＣＢ）もまた二進１にセットさ
れる。

ビット５は、ＮＯ状態ビットであり、このビットが二進
０にセットされていることは、この項目のビット４及び
ピッ） ７−１５にＮＯ状態が存在する旨、ならびにビ
ット１０−１５が代替Ｃ２（ａｌｔｅｒｎａｔｅ Ｃ２
） −１−ドをもつ旨を表わし、この代替Ｃ２コードは
所要情報があるＰＣＵ表項目（同一セクタ上の）を表示
する。

この場合には、ビット４及び７−１１はソフトウェアの
ために予約される。

ビット５が２進Ｏにセットされているときは、ビット４
及び７−１５が状態をもつ。

あらゆる場合に、装置表フィールド及びＰＣＵ形式フィ
ールドの変位置は有効であり、ビット６は二進１にセッ
トされる。

ビット７が二進１にセットされていることは、エミュレ
ートされている目標システムのＰＣＵがビズイである旨
を表わす。

ビット８及び９はソフトウェアのために予約され、ビッ
ト１０ないし１５は、ビット５の状態に応じて代替ＣＰ
Ｕ又は中断状態を指定する。

すなわち、ＮＳビット５が二進１であるときは、このフ
ィールドが、命令によって指定されたセクタに対する別
の又は代替Ｃ２を含む。

この代替Ｃ２コードは、命令のＣ２コードと同様に処理
され、意味のある状態情報を含む表項のアドレスを得る
。

この構成をとる理由は、一つ以上のＰＣＵアドレスを使
う目標システム周辺制御ユニットをエミュレートし得る
ようにするためで、それは、一つ以上の装置が取付けら
れているが一時には一つのＩ１０操作しかサポート又は
制御できない（たとえば、非同時操作の磁気テープ・コ
ントローラ、カード読取器、パンチ・コントローラなど
）からである。

すなわち、一つのＰＣＵコードでアドレスされる二つの
ＰＣＵ表項目があり、それらが、以下に詳細に説明する
ように、二つの項目に関連した操作をインターロックす
る共通ビズイ状態ビットをシェアする。

ビット５が二進Ｏにセットされている場合には、そのフ
ィールドは次のように定義される中断状態をもつ。

すなわち、ビット１０及び１１はソフトウェアの使用の
ために予約される；ビット１２は制御ユニット中断ビッ
トであり、このビットがセットされていることは、問題
にされている目標システムのＰＣＵに対して制御ユニッ
ト中断機能がセットされていることを示す；ビット１３
は制御ユニット許容ビットであり、このビットが二進■
にセットされていることは、目標システムのＰＣＵに対
してＰＣＵ許容中断機能がオンにされている（すなわち
、中断が許容される）旨を示す；ピッチ１４は装置中断
ビットであり、このビットが二進１にセットされている
ことは、目標システムのＰＣＵに対して装置中断機能が
オンしている（すなわち装置中断機能が貯えられている
）旨を示す；ビット１５は装置中断許容ビットであり、
このビットが二進１にセットされていることは、エミュ
レートされた制御ユニットにおいて装置中断許容機能が
オンされている（すなわち、装置中断が許容されている
）旨を示す；ビット１６ないし３１は変位ビットであり
、これは、ベース・アドレス・レジスタ４の内容によっ
て指定された位置を基準としてＰＣＵに対する装置表の
ベース位置を定義する。

周辺制御ユニット延長表 第６図に示すように、周辺制御ユニット延長表に対応す
る次の表を、以下に説明する装置表の直上におくことが
できる。

周辺制御ユニット延長表には２種類あり、その一つは目
標システム・マス記憶周辺制御ユニットに対するもので
あり、その他方はエミュレートされている磁気テープ周
辺制御ユニットに対するものである。

一般に、表は、目標システム中の直接的な対応部分なし
にホスト・システムが使う状態情報の記憶を与えるか、
又は目標システム中に存在するがホスト・システム中に
直接的な対応部分をもたない情報の記憶を与える。

第７ｄ図は、マス記憶周辺制御ユニット延長表の書式を
示す。

エミュレートされている各目標システムのマス記憶周辺
制御ユニットごとに、一つづつのこのような表が存在す
る。

第１ｄ図がら明らかなように、各表は四つの隣接した語
をもち、第６図から明らかなように、関連装置表の語「
ゼロ」と隣接してこれに先行する四つの主記憶成語をし
める。

他の表と異なり、延長表の大きさは、コントローラの形
式の関数として変化する。

第６図から明らかなように、これらの表は表の固定部分
のベースから始まり、アドレスは所要の大きさとなるに
必要な限度まで逆方向に進む。

各目標システム・マス記憶ＰＣＵ延長表は１０文字のア
ドレス・レジスタをもち、これがレコード・アドレス及
び状態表示の指定をする情報を貯える。

アドレス・レジスタに貯えられたこの情報は、１０個の
隣接バイト上に「マツプ（ｍａｐ）」され、各バイトの
下位６ビツトのみがこの目的のために使われる。

エミュレータ・ソフトウェアＥＳＰは、ロード・アドレ
ス・レジスタＰＤＴ命令と呼ばれる特殊命令に応答して
、この区域にロートスる。

その後、エミュレータ・ソフトウェアは、第７ｄ図に示
す書式のこの情報を入出力命令ノ一部としてマス記憶プ
ロセッサへ転送スル。

第７ｄ図に示すように、この区域は次の情報を含む。

すなわち、（ａ）後続の読出／書込ＰＤＴ命令によって
アクセスされるべき装置の目標システム論理アドレスを
指定する６ビツトのフィールドであって、装置フィール
ドとして識別される；（ｂ）後続の読出／書込命令によ
ってアクセスされるべき装置群を指定する６ビツトのマ
ガジン・フィールド（装置アドレスは、被アドレス・マ
ガジン内の一つの装置を引用する）；（ｃ）装置及びマ
ガジン・フィールドによって指定された装置上のシリン
ダの二進アドレスを指定する１２ビツトのシリンダ・フ
ィールド；（ｄ）後続の読出／書込ＰＤＴ命令によって
アクセスされるべきトラックの二進アドレスを指定する
１２ビツトのトラック・フィールド；ならびに（ｅ）後
続のサーチ形ＰＤＴ命令によりサーチされるべきレコー
ドの二進アドレスを指定する１２ビツトのレコード・フ
ィールドである。

第７ｄ図から明らかなように、この情報には二つの状態
フィールドＳ１及びＳ２が含まれ、それぞれ次の状態情
報を含むように指定された１２ビツトからなる。

すなわち、ビット２は装置不能ビットであり、このビッ
トが二進１にセットされているときは、アドレス・レジ
スタによって指定された装置が動作不能であることが示
される。

このビットをセットするための条件には、装置がオフ・
ラインであること、装置におけるハードウェア故障が検
出されたこと、又は装置指定が誤りであることが含まれ
る。

ビット３は装置誤りビットであり、二進１にセットされ
たこのビットは、アドレス・レジスタによって指定され
た装置に対して装置誤り条件が存在することを表示する
。

装置誤り条件が存在するのは、シーク（５ｅｅｋ ）操
作などの制御命令がマス記憶装置の読出／書込ヘッドを
問題の装置に対するシリンダ・アドレス限界外のシリン
ダ・アドレスへ送ろうと試みたときである。

ビット４は保護違反ビットであり、二進１にセットされ
たこのビットは、制御ユニット・ファイル保護スイッチ
及び／又は被アクセス・レコードのヘッダ・フラグ文字
によって許された書込許容条件に違反するサーチ及び書
込命令が検出されたことを意味する。

ビット５は読出誤りビットであり、二進１にセットされ
たこのビットは、この特定装置について実行された先行
読出命令に読出誤りが検出されたことを示す。

ビット６は命令不全ビットであり、二進１セツトされた
このビットは、命令がなんらかの理由により不完全であ
ったことを示す。

ピッｌ−７はトラック・リンキング・レコード（ＴＲＲ
）であり、二進１にセットされたこのビットは、サーチ
及び読出／書込命令によって最後に引出されたレコード
がトラック・リンキング・レコードであったことを示す
。

ビット１０は書式違反ビットであり、二進１にセットさ
れたこのビットは、なんらかの不適式書式条件が存在す
ることを示す。

ビット１１はトラック溢れビットであり、二進１にセッ
トされたこのビットは、読出／書込命令がトラックのイ
ンデックス部分を引用しようと試みたことを示し、ビッ
ト１２ないし１５はファイル保護ビットであり、第７ｄ
図に示した事項を指定する。

さらに、ＰＣＵ延長表は１６個のゼネラル状態ビットを
もち、エミュレータ・ソフトウェアはこれらのビットを
使って、エミュレートされている目標システムに存在す
るある種の制御スイッチ（たとえば、書込許容スイッチ
）をシミュレートし、かつ、各種の目標システムのイン
ジケータを貯える。

装置衣 第６図に示した表にはさらに装置衣が含まれ、エミュレ
ートされたシステムにおける目標システムＰＣＵごとに
一つづつの装置衣がある。

装置衣の各項目は４バイトの情報をもち、目標システム
・プログラムによって特定形式のＰＣＵへ指定され得る
適式装置アドレスごとに表の項目が設けられる。

装置表項目の一般的書式を第７ｅ図に示す。同図から明
らかなように、装置表項目は１６ビツトの状態フィール
ドをもち、そのうちビット０ないし７はエミュレータの
ファームウェア及びソフトウェアの両者によってアクセ
スされ、ビット８ないし１５はエミュレータ・ソフトウ
ェアによる使用のため予約され装置に特有である。

すなわち、ビット０は目標システム装置ビズイ・ビット
であり、二進１にセットされたこのビットは、問題の装
置がビズイであることを示す。

換言すれば、その装置は現在操作の遂行過程にあるため
、新しい周辺操作を開始するためには一時的に利用不能
であることを意味する。

また、二進１にセットされたこのビットは、装置誤りの
条件を表示することもある。

ビット１ないし６は「例外」試験ビット（ＸＴ１ないし
ＸＴ６）であり、これらは特殊態様で装置に割当てられ
使用される。

ビット７は装置トラップ・ビットであり、二進１にセッ
トされたこのビットはエミュレータ・ファームウェアが
この装置に対してアドレスされた命令を後のプロセスの
ためのエミュレータ・ソフトウェアに対してトラップす
べきことを表示する。

換言すれば、トラップ・コールがエミュレータ・ソフト
ウェア（ＥＳＰ ）に対してなされる。

ビット８ないし１５は装置特有ビットであり、ビット１
６ないし３１は変位フィールドを構成し、このフィール
ドは、ベース・アドレス・レジスタ４のアドレス内容を
基準としてその装置に対する装置延長表のベース位置を
定義する。

第７ｆ図はマス記憶装置表項目に対する特定書式を示す
。

この書式は次のように定義される。すなわち、ビット０
が二進１にセットされたときは、データ転送、シーク操
作、又は利用不能のためその装置がビズイであることを
示す。

ビット１は使用されず、ビット２は装置不能ビットであ
り、二進１にセットされたこのビットは、アドレス・レ
ジスタによって指定された装置が動作不能である旨を示
す。

目標システムのマス記憶装置が動作不能と認められるの
は次のときである。

すなわち、装置がオフ・ラインのとき；装置内にハード
ウェア故障が検出されたとき；又は装置が不正確にシス
テムに対して「パッチ」されもしくは「ダイヤル」され
たときである。

ビット３は装置誤りビットであり、二進１にセットされ
たこのビットは、アドレス・レジスタによって指定され
た装置に対して装置誤り条件が存在することを示す。

すでに述べたように、マス記憶装置に装置誤り条件が存
在するのは、シーク命令が読出／書込ヘッドをシリンダ
・アドレス限界外のシリンダ・アドレスへ装置流めしよ
うとしたときである。

ビット４はバリアント・トラップ・ビットであり、二進
１にセットされたこのビットは、一定の目標システムＩ
１０制御命令（周辺制御及び分岐命令）の不適式又は非
指定バリアントがエミュレータ・ファームウェアによっ
てトラップされ、かつ、エミュレータ・ソフトウェアに
対してコールがなされるべき旨を表示する。

ビット５は一般例外ビットであり、二進１にセットされ
たこのビットは、アドレス・レジスタ内に指定された装
置に向けられた最後のデータ転送命令の中に例外条件（
たとえば、ＤＩ。

ＤＥ、ＩＩなどのビットによって定義されるもの）が検
出された旨を表示する。

ビット６は「トラック・リンキング」レコード・ビット
であり、二進１にセットされたこのビットは、サーチさ
れかつ読出／書込された最後のレコードがトランク・リ
ンキング・レコードであった旨を表示する。

ビット７はトラップ・ビットであり、マス記憶装置の場
合には常に二進ゼロにセットされる。

ビット８はダイヤルド・アウト・ビットであり、二進１
にセットされたこのビットは、装置が選択されなかった
か又は目標システムのパネル・スイッチに「ダイヤル・
イン」された旨を表示する。

ビット９は利用不能ビットであり、このビットは、エミ
ュレータ・ソフトウェアが、問題の装置は周辺オペレー
ショナル（ｏｐｅｒａｔｉｏｎａｌ ）を遂行している
か否か又はそれが動作不能のためビズイであるか否か（
ビット０及び９がこの判断をするために使われる）を判
断するために使う。

ビット１０ないし１５はソフトウェアの使用のために予
約され、ビット１６ないし３１は変位フィールドを構成
し、このフィールドは、ベース・アドレス・レジスタ４
の内容を基準としてその装置に対する関連装置延長衣の
変位をもつ。

終了及び装置延長表 第６図に示す最後の２種類の表は、終了表と装置延長表
に対応する。

終了表は、終了項目指針衣（ＴＥＰＴ）を介してアクセ
スされる。

ＴＥＰ表は、論理装置番号（ＬＤＮＳ）Ｏないし１２７
を表わす１２８個の２バイト項目をもつ。

各項目は、存在しないＬＤＮに対応する「空」であると
、又はエミュレータに割当てられない装置に対応するか
若しくはインデックス値を含むものであり、そのインデ
ックス値は、ベース・レジスタ４の値に加算されたとき
にそのＬＤＨに関連した終了表項目の始点を指示する。

論理装置番号（名前）は、取付けられたホスト・システ
ム装置ごとに割当てられた１６ビツトの二進数である。

この数は、問題の装置に対して「チャンネル・プログラ
ム」が構成されたときに、エミュレータ・ソフトウェア
によってＩｌｏ「制御ブロック」内へその後ロードされ
る。

終了表項目の内容を第７ｈ図に示す。

図から明らかなように、この項目は、ＲＷＣ指針として
働く１６ビツトのフィールドをもつ。

このフィールドに貯えられた値にベース・レジスタ４を
加算すると、現在の命令に関連したＲＷＣ／ＰＣＵ表の
ＲＷＣ項目が指示される。

これは、「ビズイ」とされるべきＲＷＣを含むどのＩ１
０命令に対してモ目標システム「プロセス」によってア
ップテートされる。

終了表項目に含まれる第２フイールドは１６ビツトのＰ
ＣＵ指針フィールドである。

このフィールドに含まれる値にベース・レジスタ４の内
容を加算すると、この装置に対するＰＣＵ項目のアドレ
スが与えられる。

語１に含まれるフィールドに１６ビツトのＰＣＵ延長指
針フィールドがある。

このフィールドの値にベース・レジスタ４の内容を加算
すると、この装置に対するＰＣＵ延長項目のアドレスが
与えられる。

語１の他のフィールドは装置表指針である。

この表に含まれた値は、この装置に対する目標システム
状態を有する装置表項目を指示する。

語２の第１フイールドは、１６ビツトの目標システム論
理名フィールドである。

このフィールドは目標システム名を「ＸＮＪＯ形で表わ
したものであり、ここにＸはセクタ及びＰＣＵを表わす
アルファ文字であり、Ｎは装置を表わす数字コードであ
る。

この項目の語３及び語４は、装置形式／サブ形式／装置
番号フィールドである。

これらのフィールドは、長さ５文字であエミュレートさ
れた外部名を表わす。

また、語４は、目標システム・セクタ・コードを識別す
る３ビツトのセクタ・コード・フィールドをもつ。

最後に、語４は、エミュレーテイング装置の状態を表わ
す装置準備完了ビットをもつ。

第７ｇ図は、第６図のマス記憶延長衣に対応する形式の
延長衣における項目の形式を示す。

一般に、装置延長表は上記ＰＣＵ延長延長間様な目的の
ために使われる。

第７ｇ図において、マス記憶装置延長衣は２３語をもち
、これらの語はアドレス情報１．制御情報、詳細な装置
状態情報、及びＩ１０メツセージ情報等の形式における
各種情報を含む。

この表は本発明に関係する範囲でのみ説明し、説明を完
全にする目的のみのために図示した。

もちろん、装置延長表に貯えられる情報は装置の機能に
よって変わる。

好ましい実施例の動作の説明 第１ないしＩｈ図及び第１１図、ならびに第８ａないし
８１図、第９ａないし９ｈ図及び第１０図のフロー・チ
ャートを参照して、本発明によるエミュレータ・システ
ムの動作、とくに目標システムに含まれる入出力周辺デ
ータ転送（ＰＤＴ）命令の処理の動作についてまず説明
する。

すでに指摘したように、目標システムにおいてこの命令
が実行されるときには、データ文字が主記憶域の区域と
周辺装置との間で転送される。

第８ａ図に示すように、まず最初に命令がフェッチ又は
抽出される。

実際には、処理においである程度の「ルック・アヘッド
」をするために、第１ｃ図のＩＦＵがあらかじめ命令を
フェッチする。

フェッチされた命令は命令緩衝器２０３−１に貯えられ
たのち、ＱＡ及びＱＢ母線に加えられる。

第８ａ図に示すように、ＯＰコード・アドレスは主記憶
域のゼネラル・レジスタ７に貯えられる。

さらに、ＡＣＵｌｏｌ−２が所要の絶対アドレスを算出
し、これを第２ｂ図の語ＡＬＵのＡＣレジスタ２０６−
３に貯える。

命令緩衝器２０３−１に含まれるバリアント文字は、第
２Ｃ図のＥＶＣレジスタ２０２８２に対応するＡＬＵの
適当なＡＬＵに貯えられる。

このとき、第２ａ図の制御記憶域はその命令のＯＰコー
ドのビットにもとすいて分岐し、第８ａ及び１０図に示
すように主ルーチンにはいる。

第６及び１１図に示すように、目標システムのＩ１０命
令は各種の異なる書式をとり得る。

一般に、目標システムのＰＤＴ命令は、一つのＯＰコー
ド文字、Ａアドレス文字、及び多数の制御文字ＣＩない
しＣＮからなる書式をとる。

上記のプログラミング・マニュアル及びレチン等の特許
に記載されているように、ＰＤＴ命令は、周辺装置とそ
の左端位置なＡアドレスと称する目標システムの主記憶
域との間でデータ文字の転送をする。

ＩＦＵｌｏｌ −３が命令をフェッチするときにはまず
命令のＯＰコード文字、Ａアドレス文字、及び第１制御
又はバリアント文字（すなわち、ＣＩ文字）をフェッチ
する。

Ａアドレスに含まれる文字の数は、プログラムが選んだ
文字モードによって定まる（プログラミング・マニュア
ルを参照されたい）ＩＦＵｌｏｌ−３は、それが最初の
バリアント文字を抽出又はフェッチした後にその操作を
終了するように構成される。

すなわち、ＩＦＵｌｏｌ−３は書式検査回路（図示せず
）をもち、これが、第１バリアント文字の抽出完了時に
ＰＤＴ命令ＯＰコード文字に応答して命令抽出を終了さ
せる。

換言すれば、ＩＦＵは、目標システム命令自体がＯＰコ
ード、Ａアドレス、及び第１バリアント文字のみからな
るものとみなす。

さきに制御記憶域を、マイクロ命令が読出され復号され
る特定点へ分岐させた特定ＯＰコードは各種のＣＰＵユ
ニットをエミュレーションに対して準備する。

たたえば、デコードされたマイクロ命令は、バイト加算
器２０６−５０及びＡＣＵｌｏｌ−２のエミュレーショ
ン・モード・フリップフロップ及びＡＣＵ制御フリップ
フロップ２０２−４９をそれぞれ二進１にセットするサ
ブ命令信号を発生する。

二進１にセットされたエミュレーション・モード（ＥＭ
Ｍ）フリップフロップは、ＩＦＵｌｏｌ−３を、所要の
検査及び例外の処理をするように条件づげし、例外発生
時にＣＰＵが目標システムをエミュレートしていた旨の
表示をする状態情報を貯えることを呵能化する。

二進１にセットされたＡＣＵ制御フリップフロップは、
ＡＣＵＩＯＩ−２を条件づげすることにより、目標シス
テムの文字操作モードに適合した書式でデータをＵＲＦ
にロードするようにデータ・セレクタ回路２０２−３４
を条件づげする。

第８ａ図から明らかなように、抽出ののち、エミュレー
タのソフトウェアＥＳＰは、ＣＰＵユニット内の各種レ
ジスタを、目標システムのプログラム遂行開始時に通常
とる値に初期化する。

たとえば、第４図のプロセス制御ブロックＰＣＢは、エ
ミュレータ・ファームウェアによって使われる各種セグ
メントを指示する値をベース・アドレス・レジスタＢＲ
ＯないしＢＨ３にもつ。

すでに述べたように、レジスタＢＲ２は目標システム主
記憶装置の始点を指示し、レジスタＢＲ３は目標システ
ム制御記憶域の始点を指示し、レジスタＢＲ４はＩ１０
表の開始を指示する。

すでに述べたように１、これらの表は、エミュレータの
ソフトウェアＥＳＰに供給された目標システムＩ１０編
成を定義する情報にもちすいてＥＳＰによりあらかじめ
ロードされた情報をもつ。

これらの操作は、初期化の段階で行われる。

さらに、このエミュレータ・ソフトウェアは、第１ｂ図
のＰＣＢから誘かれる情報を第２ｅ図のＵＲＦの各種レ
ジスタにロードする。

これらの値は、リロケーション・レジスタ（ＢＲＯ）、
インデックス・レジスタ、バリケート・レジスタ、シー
ケンス・カウンタ（ＵＷｌ）、ＡＣ及びＢＣレジスタ（
ＵＷＩ及びＵＷ６）に貯えられたものに相当する。

これらの値は、Ｉ１０命令をプロセスする間に、主記憶
域から情報をフェッチするために使われる。

これらのレジスタに含まれる値は、アンプデートされ、
ＬＳＵ１０１７のＬＳＭに貯えられる。

したがって、抽出の終了時においてＣＰＵは、命令のＯ
Ｐコード、Ａアドレス文字、及び第１バリアント文字抽
出のために主記憶域へ転送されたシーケンス・カウンタ
値を使って、すべての目標システム・シーケンスの処理
に共通なファームウェア・シーケンスを遂行し終り、命
令の実効アドレスの計算を終り、ＰＤＴ命令のＯＰコー
ド文字の試験を終って命令の遂行方法を見出している。

シーケンス・カウンタ及びＡＣカウンタはアップデート
され、命令の取出しならびに作業ＡＣアドレスのインデ
ックス及び形成に使われる。

ＣＰＵが実際に命令の処理を開始しているので、各種Ｌ
ＳＭレジスタ位置の内容のアップデートはＰＤＴ命令の
実際の遂行が開始されるまでは行われない。

抽出段階では、ＣＰＵは、Ｉ１０表を指示するベース・
アドレス・レジスタ４を引用しない。

しかし、ＵＰＵは、主記憶域からＩ１０命令を７エツチ
するためにベース・アドレス・レジスタ２の内容を使う
。

フェッチして第１ｃ図のＩＦＵｌｏｌ−３に貯えられた
６ビツトのＯＰコード文字は、第２ａ図の分岐試験論理
回路を条件づげするために使われる。

すなわち、このＯＰコードのビットは６４通りの分岐試
験回路に加えられ、この回路は制御記憶域配列中に含ま
れるマイク命令のシーケンスから第１マイクロ命令を選
び、この形式の命令をエミュレートする。

第８ａ図から明らかなように、 「ファームウェア」は
まず、スターティング・アドレス検査（ＳＡＣ）などの
一定の検査をする。

この検査は、記憶保護が有効であるときに、アドレス違
反の有無を判断する。

アドレス違反がないときは、ファームウェアはついで初
期化ルーチンに進み、ここでエミュレータのソフトウェ
アＥＳＰの「呼出」に使われるレジスタのうちのあるも
のをクリアし、目標システム命令の所要の処理を完了す
る。

このことは通常は、第２ｄ図のＬＳＭの各種レジスタ位
置の内容をゼロにクリアすることを含む。

その後、ファームウェアはマイクロ命令１０２−１０４
を介して、語ＡＬＵ２０６−１のＡＣレジスタ２０６−
３に貯えられたＯＰコード文字を第２ｃ図のＬＳＭのロ
ーカル・レジスタ２０７−９にロードし、ついで記憶位
置ＧＲＣに書き込ませる。

すなわち、第１０図に示すように、ＰＤＴ−ＯＰコード
値「３６」が第２Ｃ図のＡＧレジスタ２０６１８に転送
される。

そこから、この値は、ＳＦＳセレクタ・回路２０６−１
４を介して第２ｂ図のＡＰレジスタ２０６−１２にコー
ドされる。

ＯＰコード文字は、ＱＡ母線に加えられローカル・レジ
スタ２０７−９に貯えられ、そのご、アドレス・レジス
タ２０７−２の内容によって指定された位置ＧＲＣに書
込まれる。

ＲＷＣ試験ルーチン 第８ａ及び１０図に示すように、ファームウェアはその
後、第８ｂ図のＲＷＣ状態試験ルーチンにはいる。

このルーチンの詳細を第９ａ図に示す。同図は、Ｃ１バ
リアント文字を「インデックスｆ直ｊとして使い、ＲＷ
Ｃ表に貯えられた適当な項目を引用するために行われる
処理を示す。

まず、マイクロ命令１００−１０２の遂行により、６ビ
ツトのＣ１バリアント文字が８ビツト文字（Ｃ１８）に
変換される。

ついで、この値を、以下に「ベース値」と呼ぶＩ１０表
の絶対スターティング・アドレスに加算する。

すなわち、マイクロ命令１０３はまず、ＣＩ文字をＡＦ
レジスタからＱＡ母線を介してＡＣへ転送する。

次に、Ｉ１０表に対するずれ値がＵＲＦ（ＢＲ２）の位
置＃２からフェッチされてＵＮレジスタ２０２−５４に
貯えられ、同時にセグメント番号（ＳＴＮ、５ＴＥ）が
ＵＳレジスタ２０２−７へ転送される。

マイクロ命令１０４は、ずれ値をＵＲＦの作業位置ＵＷ
５に書込ませ、かつ、シフトされたＣ１文字をＡＣレジ
スタ２０６−３にロードさせる。

また、位置ＵＷ５はセレクタ回路２０２−３８によって
選択され、緩衝器２０２−５からのセグメント・ベース
はＵＮレジスタ２０２−５４にロードされる。

マイクロ命令１０５は、加算器２０２−５０によって作
られたベース＋ずれの和を、セレクタ回路２０２−３４
を介して作業位置ＵＷ５に書込む。

ここに、作業位置ＵＷ５は、計算された「ベース値」を
もつことになる。

また、このベース値は、ＵＳＢセレクタ回路２０３−３
８によって加算器に加えられ、シフトされたＣ１文字は
ＱＡ母線を介してＵＮレジスタ２０２−５４にロードさ
れる。

ＵＢＯ加算器２０２−５０によってつくられた和は出力
レジスタ２０２−５２にロードされ、この値は、ＣＩ文
字によって指定される特定ＲＷＣ表項目をフェッチする
ために使われる。

マイクロ命令１０６は信号ＭＭＣＯＰを発生し、この信
号は主記憶インターフェイス回路に対して記憶操作サイ
クルを開始し被指定位置の内容のフェッチを開始すべき
旨の合図をする。

主記憶域からフェッチされた内容は４バイト項目を構成
し、この項目は第１Ｃ図のＤＮレジスタ２０１−１にロ
ードされたのち語用算器２０６ｉに加えられる。

マイクロ命令１０８は、シフト２０６−３０をセットし
て左え４ビツト位置だけシフトする。

ＤＮレジスタ２０１ｉのＲＷＣ項目内容は、次にＡＣレ
ジスタ２０６−３にロードされ、ＬＳＭの位置３０に書
込まれる。

第８ｂ及び９ａ図に示すように、ファームウェアはその
後ＲＷＣカウンタ・コードの試験に進み、それが適式で
あるか否か判断する。

これは、高位ビットの状態を試験することにより完了す
る。

そのビットが二進１にセットされているときは、そのＲ
ＷＣカウンタ・コードは特定の目標システムで使用する
には不適式である。

この場合には、制御記憶域がＡＧレジスタ２０６−８８
に一定のコード（すなわち、「１１１１１」）を強制的
にいれる。

このコードは、ＥＳＰに対してＲＷＣカウンタ・コード
が不適式である旨の合図をするサービス・クラス番号（
ＳＣＮ）コードである。

全部１のＳＣＮコードは後に第４図に示す位置ＧＲ１２
の一部に書込まれる。

また、他の情報も含まれ、ＥＳＰが次の命令を順次処理
できるようにされた。

たとえば、シーケンス・カウンタＳＣがセットされて次
の命令のオペレーション・コードのアドレスカ表示され
位置ＧＲＯのバリアント部分はＩ１０命令のＣ１バリア
ント文字をもち、位置ＧＲ１２はその命令のＯＰコード
文字をもつ。

他の位置は、ＥＳＰによって最初にそこヘロードされた
情報（たとえばＩＮＡ、ＩＮＢ、ＩＮＣ，ＢＣｌ及びＡ
Ｃ部分など）をもつ。

さらに他の位置は、Ｉ１０命令がさらに処理されたとき
に、附加的情報をもつように修正される。

以下に説明するように、これらの操作はＩ１０サービス
・ルーチンによって遂行される。

上記の試験を、第９ａ図を参照して詳細に考察する。

ＲＷＣ表からフェッチされＡＣレジスタに貯えられた情
報は、第７ａ図に示す書式をもつ。

マイクロ命令１１０ないし１１２に応答して、ＡＣレジ
スタの内容は左にシフトされることによって並べられ（
ａｌｉｇｎｅｄ ） 、これによりＲＷＣ項目のビット
６ないし１１の選択と、ＡＤレジスタ２０６−５からＡ
Ｂレジスタ２０６−５８への試験用転送が可能になる。

また図示のように、マイクロ命令１１２が完了したとき
のＡＣレジスタ２０６−３は、左へ２だけシフトされた
セクタ・コードビット１３ないし１５をもつ。

マイクロ命令１１３の遂行は、ＡＤレジスタ２０６−５
からのＥＸＴビット１２をＳＤＳセレクタ・回路２０６
−６６を介してＡＢレジスタ２０６−５８のビット位置
７ヘロードさせる信号を発生する。

同時に、ＳＤカウンタ２０６−６０の内容が回路２０６
−６１によって１だけ増やされる。

さらに、ＬＳＭの位置ＧＲＣがアドレスされ、その内容
がＬＹローカル・レジスタ２０７−９内へ読出される。

第３及び４図から明らかなように、ＧＲＣ位置は、ＳＣ
Ｎコード・フィールドを含む記憶位置ＧＲ１２に対応す
る。

また、マイクロ命令１１３は、セクタ・コードをＡＤレ
ジスタ２０６−５へ転送させる。

マイクロ命令１１４の遂行はバイト加算器２０６−５０
をして論理積（ｌｏｇｉｃａｌ ｐｒｏｄｕｃｔ ）操
を行わせ、その操作において、ＡＢレジスタ２０６−５
８の各種ビット位置をマスクし、一定のビット位置の状
態の試験を可能にする。

カウンタ・コードの第１ビツトに対応するＡＢレジスタ
２０６−５８のビット位置２の状態が、マイクロ命令１
１４によって試験される。

この試験の結果は、制御記憶域を次のマイクロ命令へ進
ませるか又はマイクロ命令１３４へ分岐させる。

試験が積極的（ｐｏｓｉｔｉｖｅ ）であるときは、制
御記憶域はマイクロ命令１３４へ分岐し、この命令はＲ
ＷＣカウンタ・コードが不適式である旨の合図をする。

マイクロ命令１３４の遂行は、すべて１であるコードを
ＡＧレジスタ２０６−８８内へ強ｌＩＪし、これがその
後ＬＳＭの位置ＧＲＣに書込まれる。

第９ａ図に示すように、マイクロ命令１１５が次に実行
され、ＡＤレジスタ２０６−５のセクタ・コード内容が
ＳＤＳセレクタ回路２０６−６６を介してＡＢレジスタ
２０６−５８ヘロードされる。

また、このマイクロ命令は、一定の定数コードを制御記
憶域からＡＧレジスタ２０６−６８へ強制し、ＡＢレジ
スタ２０６−５８のビットをマスクしてＥＸＴビットを
有するビット位置７の内容を試験する。

マイクロ命令１１６は、バイト加算器結果母線からセク
タ・コード・ビットをＡＧレジスタ２０６−８８にロー
ドし、同時に、ＡＦレジスタ２０６−１２をゼロにクリ
アする。

また、このマイクロ命令は、制御記憶試験回路をして、
ＲＷＣ項目のＥＸＴビット１２の状態に基いて二通り分
岐操作を行わせる。

すでに述べたように、これらのＥＸＴビットは、エミュ
レートされている特定の目標システムが延長Ｉ１０能力
（ｃａｐａｂｉｌｉｔｙ）を有するか否かを表示する。

このことは、Ｉ１０命令によって定義されたセクタ・コ
ードが、そのまま特定セクタを指定するコードに翻訳す
ることは許されないことを意味する。

したがって、ＥＸＴビット１２の状態は、ＲＷＣコード
が延長Ｉ１０能力によって影響されるか否かを定める。

延長Ｉ１０ビットは、目標システムに関連した状態イン
ジケータの状態を表わすものと理解すべきである。

目標システムにおいて、このインジケータはプログラム
制御下にオン及びオフに切換えられる。

ＥＸＴビットが二進ゼロであるときは、ＲＷＣコードは
以下に説明するように異なったＲＷＣコードとして扱わ
れる。

しかし、ＥＸＴビット１２が二進１であるときは、それ
は、さきにフェッチされたＲＷＣ表項目の内容を使って
異なった態様で扱われる。

詳しく説明すれわ、延長Ｉ１０ビット１２が二進０であ
るときには、制御記憶域がマイクロ命令１３２へ分岐し
、ついで、これに続くマイクロ命令１３３が、ＥＶＣレ
ジスタ０６８２に貯えられた０１文字の高位ビットを二
進１にセットする。

第８ｂ及び９ａ図に示すように、御制記憶域はその後マ
イクロ命令１００にリターンして、修正したＣＩガバリ
ント文字を使いＲＷＣ表へのインデキシングを再開する
。

ＲＷＣ表からフェッチした項目も第７ａ図に示す書式を
もつ。

しかし、このような項目のコード態様は、エミュレート
されている特定形式の目標システムの要求にしたがって
変わる。

たとえば、このコード態様は異なるタイム・スロット・
マスク・コードなどを指定する。

有効なＲＷＣ項目が処理され、かつ、ＥＸＴビット１２
が試験されたものと仮定すると、制御記憶域はここにマ
イクロ命令１１７の実行へ進む。

第９ａ図に示すように１．この命令は、ＡＧレジスタ２
０６−８８のセクタ・コード内容を、ＳＦＳセレクタ回
路２０６１４を介してＡＦレジスタ２０６−１２へロー
ドする。

この命令はまた、制御記憶域から「０１」なる定数をＡ
Ｇレジスタ２０６１８ヘロードさせ、かつ、回路２０６
１８をしてＳＥカウンタ２０６−１６を１だけ減少させ
る。

マイクロ命令１１８に応答して、ＡＧレジスタ２０６−
８８の定数内容がＡＦレジスタ２０６−１２にロードさ
れ、ここに後者のレジスタは左へ二階シフトされたセク
タ・コードと数値２５６との和に相当する値を貯えるこ
とになる。

回路２０８ｉ８はＳＥカウンタ２０６−１６をｌだげ増
加させ、制御記憶域からの定数がＡＧレジスタ２０６１
８にロードされ、第６図のＲＷＣ表の位置７７８から目
標システムＲＷＣビズイ状態情報がフェッチされる。

マイクロ命令１１９に応答して、その表からのセクタ・
ビットが第２ｂ図のＵＲＦ Ｊセクタ・コード」位置Ｕ
Ｗ２に一時的に貯えられる。

マイクロ命令１２０の遂行により、ＡＧレジスタ２０６
−８８の内容がＡＦレジスタ２０６１２にロードされ、
マイクロ命令１２１は、ＡＦレジスタ２０６−１２から
のアドレスをさらにＵＮレジスタ２０２−５４へ転送す
る。

また、ＬＳＭのアドレス・レジスタはアドレス位置３０
にセットされる。

マイクロ命令１２２は、Ｉ１０表の「ベース値」をＵＲ
Ｆ２０２−２０の作業位置ＵＷ５から加算器２０２−５
０ヘロードする。

位置７７８に対応する算定アドレスが、記憶装置信号Ｍ
ＭＣＯＰとともに主記憶装置へ送られる。

同一サイクル中に、位置３０からのＲＷＣ項目がＡＣレ
ジスタ２０６−３にロードされる。

上記のように、ＲＷＣ表の位置７７８は、処理中の目標
システムのＲＷＣビズイ状態をもつ。

第６図に示すように、位置７７８の下位ビットは、すべ
ての目標システムＲＷＣが現在ビズイ状態にあることを
示す値を貯え、これらのビットはエミュレートされてい
る第７ａ図のＲＷＣビズイ・マスク・フィールドに対応
する。

これに対して、ＲＷＣ項目のＲＷＣビズイ・マスク・フ
ィールドは、特定Ｉ１０操を実行するためにこの特定命
令が使用しようとする特定ＲＷＣを表わす。

これら二つの値を使うファームウェアは、Ｉ１０操作が
特定の目標システムについて実行可能であるか否か試験
する。

第８ｂ図に示すように、この試験は、ＲＷＣコードに対
するＲＷＣ表項目（ＲＷＣビズイ・マスク）からの下位
１６ビツトとＩ１０表の位置７７８からフェッチされた
比較可能な１６ビツトとについて論理ＡＮＤ演算をする
ことによって実行される。

それは次いで、論理ＡＮＤ演算の結果がゼロであるか否
か試験する。

それがゼロであるときは、特定操作が実行可能であるこ
とが意味され、処理が進行する。

第９ａ図は、マイクロ命令１２３ないし１２９が上記試
験を実行することを示す。

マイクロ命令１２３は、ＡＣレジスタ２０６−３のビッ
ト位置口ないし１５をクリアし、語用算器２０６−１を
セットして論理積演算を実行する。

マイクロ命令１２４を実行することにより、ＡＣレジス
タの内容をＡＤレジスタ２０６−５に転送し、これが、
位置７７８かもフェッチされた状態情報を第１Ｃ図のＤ
Ｎレジスタ２０２−１からＡＣレジスタ２０６−３ヘロ
ードすることを許容する。

ビット位置０ないし１５が再び０にクリアされ、語用算
器２０６−１の演算結果がＡＣレジスタ２０６一３にロ
ードされ、制御記憶域の試験回路がマイクロ命令１２９
に応答してその加算器出力をゼロについて試験する。

第８ｂ及び第９ａ図に示すように、加算器出力がゼロで
あるときには、制御記憶域はマイクロ命令１３０を実行
したのち、第８ａ及び１０図に示す主ルーチンへリター
ンする。

１ビツトの存在により加算器出力がゼロでないときは、
その操作で使用しようとしている特定ＲＷＣがすでに「
ビズイ」であることが意味される。

ここに留意すべきことに、この命令がプロセス開始後目
標システムによって発せられた最初の入出力命令であっ
た場合には、ＲＷＣビズイ状態フィールドはすべてゼロ
をもつ、このことを仮定すると、第１人出力命令は、試
験結果が積極的になる。

この当該命令が被発生第１人出力命令でなく、かつ、要
求されたＲＷＣが実際にビズイである場合には、制御記
憶域はマイクロ命令１３１にアクセスし、このマイク命
令の操作によりＣＦ１制御制御フリップフロセフ進１状
態に強制する（第２ｂ図参照）。

図示実施例では、フェッチされたＲＷＣ項目が第７ａ図
に示すようにコード化されたものと仮定している。

このことは、Ｉ１０操作に対してＲＷＣ５及び５ａの両
者が必要とされることを意味する。

位ｆ７７８ のＲＷＣマスク・フィールドの対応ビット
位置が両者とも二進ゼロをもたない限り、要求されたＲ
ＷＣはビズイとみなされる。

ＲＷＣのインターロックに対する制限要求が解除可能で
ある場合には、その項目のＲＷＣマスク・フィールドが
変更され、一つのＲＷＣのみを指定（たとえば、ＲＷＣ
５のみ）を指定する。

ビット２５における二進１を二進ゼロに変えることを含
むこの変更は、オペレーティング・システムによって行
われるか、又は、システム制御卓からの命令などにより
プログラマによって行われる。

したがって、両フィールドの論理積演算が行われるとき
には、ゼロ結果を得る条件としてはＲＷＣ５だけがビズ
イでなげれば足りる。

セクタ試験ルーチン 第８ｂ図及び第１０図に示すように、制御記憶域は、上
記試験を実行したのち、第８ａ図の主フローにリターン
してセクタ試験を実行する。

この試験の実行のためには、ファームウェアは、Ｉ１０
操作がなされるべきセクタを定めなげればならない。

第６及び１１図に示すように、セクタの定義は、命令の
書式により、Ｃ１文字（制御Ｉ１０命令のみ）、Ｃ２文
字、又はイスケープ・コード（ＣＥ）文字によってなさ
れる。

これはＰＤＴ命令であるから、特定の文字書式を定める
（すなわち、Ｃ２文字であるかＣＥ文字であるが）ため
には、次の命令御制又はバリアント文字をフェッチしな
げればならない。

まず１、ＬＳＭのシーケンス・カウンタ位置の内容がＰ
ＤＴ命令の後続部分（すなわち、４バイト）をフェッチ
するために使われ、次のバリアント文字に対応する特定
バイトがＳＤＳセレクタ回路２０６−６６によって選択
され、ＡＢレジスタ２０６−５８に貯えられる。

そのと、この文字がＡＧレジスタ２０６−８８へ転送さ
れて所要試験を行う。

第８ｂ及び９ｂ図を参照して上記処理を詳細に検討する
に、マイクロ命令１０５及び１０６の実行により、Ｉ１
０命令の後続４バイトが、シーケンス・カウンタ・アド
レス内容（ＳＣ）の使用により、フェッチされるべき目
標システム主記憶区域に貯えられる。

すなわち、ＵＴレジスタ２０２９からＵＳレジスタ２０
２−７に加えられた主記憶域セグメント番号が、第２ｅ
図のＵＡＢアンシアチブ記憶装置２０２−５に貯えられ
たそのセクタのベース番号値をＵＮレジスタ２０２−５
４にロードさせる。

また、現在のマイクロ命令ｔ１のアドレスが、信号ＫＲ
ＦＳＩＯに応答して第２ａ図の制御記憶域のリターン分
岐レジスタ２０４−１２にロードされ、そのご制御記憶
域は第８ｇ及び９０図後続バリアント・ルーチンをフェ
ッチするために分岐する。

マイクロ命令１０１ないし１０５は記憶装置アドレスを
発生する操作の実行をする。

たとえば、ＵＢＤ加算器２０２５０が発生したアドレス
をＵＡレジスタ２０２５２経由で主記憶装置へ送る。

また、作業位置ＵＷ３の内容がＳＥカウンタ２０６−１
６にロードされ、シーケンス・カウンタ・アドレスが作
業位置ＵＷ１に貯えられる。

主記憶域からフェッチしたバイトが、ＡＤレジスタ２０
６−５にロードされ、ついでＬＳＭの作業位置３４に書
込まれる。

第１バリアント文字（すなわち、Ｃ２又はＣＥ文字）が
検討用に選ばれ、ＡＢ及びＥＷレジスタ２０６−５８及
び２０６−８４にロードされる。

また、マイクロ信号１０５は信号ＣＥＳＲＩＯを発生し
、この信号がリターン分岐レジスタ２０４１２のアドレ
ス内容をアドレス・レジスタ２０４−９にロードする。

これにより、制御記憶は第９ｂ図のセクタ試験ルーチン
へリターンする。

マイクロ命令１０１の遂行により、定数１８がＡＧレジ
スタ２０６−８８に送入され、ＳＥカウンタ２０６−１
６はゼロに強制される。

シフタは左へ６桁シフトするようにセットされる。

マイクロ命令１０６は、第２ａ図の分岐試験回路をして
ＡＢレジスタ２０６−５８の語マーク・ビット１の状態
に応じて二通り分岐を行わせる。

これはＰＤＴ命令であるから、命令が不完全であるとき
はバリアント文字に語マークがない（すなわち、Ｃ２又
はＣＥ文字が要求される）。

しかし、バリアント文字が語マークをもつ場合には、制
御記憶域は第１０図の主ルーチンにおける一連のマイク
ロ命令を実行し、その後の命令の処理を流産（ａｂｏｒ
ｔ ）させ、エミュレータをして周辺仕様誤り（ＰＳＥ
）を以下に説明する態様で発生させる。

語マークがないと仮定すると、エミュレータはＡＢレジ
スタ２０６−５８に貯えられたバリアント文字の高位ビ
ットの値の試験を開始し、バリアント文字がＣＥ文字で
あるかＣ２文字であるかを判断する。

さらに詳細には、マイクロ命令１０３は第９ｂ図に示す
ように、ＡＧレジスタ２０６−８８のセクタ・コード内
容をＡＦレジスタ２０６−１２にロードし、つぎに、定
数をＡＧレジスタ２０６１８にロードする。

このマイクロ命令はまた、ＳＥカウンタ２０６−１６を
１だけ減少させる。

マイクロ命令１０３はビット４の状態を試験し、高位デ
ジットの値が１．３．５、又は７のいずれであるかを判
断する。

ビット４が二進１であるときは、制御記憶域はマイクロ
命令２０４へ分岐し、高位デジットの値が１．５又は３
．７のいずれであるかをそのマイクロ命令によって試験
する。

第８ｃ及び９ｂ図に示すように、入道値が１又は５であ
るときは、その文字はＣＥ文字である。

ここに、パリアット文字の下位ビット（すなわち、下位
デジット）は、第８０及び１１図に示すようにセクタ・
コードを定義する。

下位３ピツトが値４をもつときは、セクタ・コード２が
使われる。

さらに、高位デジットが１又は５の値をもたないときは
、その文字はＣ２文字である。

ここに、バリアント文字の高位３ビツト（すなわち、高
位デジット）はセクタ・コードを定義する（第８０及び
１１図参照）。

さらに詳しくは、マイクロ命令２０５．３００−３０５
はイスケープ文字（ＣＥ文字）の処理に必要な操作を実
行する。

マイクロ命令５０５゜１ｏｓ−１ｉｏはＣ２文字の処理
に必要な操作を実行する。

第９ｂ図を参照してこれらの操作の細部を説明する。

語マークがないから、マイク命令１０３が実行され、Ａ
Ｇレジスタ２０６１８に貯えられたセクタ・コード定数
×８を取出し、回路２０６−１４を介してそれをＡＦレ
ジスタ２０６ｉ２にロードする。

このマイクロ命令はまた、ＡＧレジスタ２０６−８８の
内容を２に強制し、かつ、ＳＥカウンタ２０６−１６を
１だけ減少させる。

またこのマイクロ命令は、制御記憶域をして、ＡＢレジ
スタ２０６−５８のビット４の状態に基いて二通り分岐
を実行させる。

上述のように、セクタ・コードが１．３．５又は７の値
をもつときは、マイクロ命令２０４，２０５，５０５が
実行され、セクタ・コードの値が１．５又３．７である
か否か判断される。

第９ｂ図に示すように、マイクロ命令２０４は、ＡＧレ
ジスタ２０６−８８のセクタ・コードをＡＦレジスタ２
０６−１２にロードし、ＡＧレジスタ２０６１８へ定数
２７を強制送入する。

これにより、ＡＢレジスタ２０６−５８のビット３の試
験が許容され、高位デジットの値が１又は５又は３又は
７であるか否か判断される。

このデジットが１又は５の値をもつときは、それはイス
ケープ・コードであり、制御記憶域はマイクロ命令２０
５を実行し、マイクロ命令３００ないし３０２を含むシ
ーケンスが開始され、イスケープ・コードの低位ビット
が値４であるか否か試験する。

そうであるときは、制御記憶域はマイクロ命令４０３に
分岐し、ＡＧレジスタ２０６−８８にコード２を強制送
入する。

この値がセクタ・コードとして使われる。

低位デジットが値４をもたないときは、制御記憶域のシ
ーケンスはマイクロ命令３０３へ進み、ＡＧレジスタ２
０６−８８の低位デジット内容を取出しこれをＡＦレジ
スタ２０６１２にロードする。

このＡＦレジスタの内容はつぎに、マイクロ命令３０４
に応答上てＡＥレジスタ２０６１１へ転送される。

また、ＵＴレジスタ２０２９のセグメント番号内容がＵ
Ｓレジスタ２０２γに貯えられ、ＵＲＦのベース・レジ
スタ位置ＢＲＯの内容がＵＮレジスタ２０１−５４へ読
出される。

マイクロ命令３０５はＡＥレジスタの内容を左へ８だけ
シフトし、マイクロ命令３０Ａは、そのシフトされた内
容をＡＣレジスタ２０６−３へ転送する。

また、ＵＡＢアソシアチブ記憶装置２０２−５に貯えら
れたベース・アドレスはＵＮレジスタ２０２−５４へ読
出され、ＵＢＯ加算器２０２−５０の演算結果はＵＲＦ
２０２−２０の作業位置ＵＷ７に書込まれる。

作業位置ＵＷ１の内容がアドレスされ、ＵＳＢセレクタ
回路２０２−３８へ加えられる。

マイクロ命令３０６は、ＡＣレジスタ２０６−３のアッ
プデート済セクタアドレス内容を作業位置ＵＷ２に書込
む（すなわち、セクタ・コードをアンプデートする）。

第９ｃ図に示すように、これらの内容は、左へ４だけシ
フトされたセクタ・コードと２５６の値との和を含む。

セクタ試験ルーチンは再び後続バリアント・ツェナ・ル
ーチンにはいり、残余の制御文字を含むＩ１０命令の後
続部分をフェッチする（第１１図参照）。

また第８０及び９ｂ図に示すように、エミュレータは後
続バリアント文字を試験し、それが語マークをもつか否
か判断する（すなわち、ＡＢレジスタ２０６−５８のビ
ット１の状態の試験をするマイクロ命令３０８を実行す
る）。

そうである場合には、これもまた不完全命令であり、エ
ミュレータはそれを上記と同一態様で処理する。

語マークが存在しないことを仮定して、制御記憶域は、
以下に説明するようにＣ２文字のＩ１０ビットの状態を
試験する一連のマイクロ命令を実行する。

第６，８ｃ、及び１１図から明らかなように、セクタ・
コードの高位ビットが１又は５以外の値をもつときは、
Ｃ２文字のビット４及び５（すなわち、第１１図のＣ２
文字のビット３及び４）が目標システムにおけるセクタ
を指定する。

第９ｂ図で、マイクロ命令１０５は、シフタ２０６３０
をして、ＡＣレジスタ２０６−３へ転送されたセクタ・
コード・ビットを右へシフトさせ、ついでＳＥカウンタ
を１だけ増加させる。

マイクロ命令１０６は、シフトされた結果をＡＣレジス
タ２０６−３にロードし、シフタ２０６−３０を左へ２
だけシフトするようにセットし、ＡＣＵモード・フリッ
プフロップを二進１にセットし、かつ、ＡＦレジスタ２
０６−１２をゼロにクリアする。

バイト加算器２０６−５０の演算結果はＡＧレジスタ２
０６１８へ転送されるが、この結果はＰＣＵＣ−コード
中定のビット（すなわち、第６図のＣ２ビット６．３，
２，１、および第１１図のＣ２ビット２，５，６，７）
に対応する。

マイクロ命令１０１は、アップデートされたセクタ・ア
ドレス情報をＵＲＦ２０２−２０の作業位置ＵＷ２へ書
込む。

また、それは、ＡＧレジスタ２０６−８８からのＰＣＵ
ビットをＡＦレジスタ２０６−１２にロードする。

マイクロ命令１０７はまた、転送方向を定義するＣ２文
字のＩ１０ビットを含むＡＢレジスタ２０６−５８の状
態ビット２の試験をする。

このビットが二進１であることは装置からデータを読出
すべきことを表わし、制御記憶域はマイクロ命令２０８
へ分岐し、このマイクロ命令がＡＣレジスタ２０６−３
へＰＣＵビットを転送しかつＣＦＯフリップフロップを
二進１状態にセットする。

また、作業位置ＵＷ１のシーケンス・カウンタ・アドレ
ス内容が１だけ増やされ、適正なアドレス書式で作業位
置１へ書きもどされる。

Ｉ１０ビットが二進ゼロにセットされているときは、制
御記憶域がマイクロ命令１０８を、ＣＦＯフリップフロ
ップを二進１にセットすることを除き同様な操作によっ
て実行する。

そこで、制御記憶域はマイクロ命令１０９及び１１０を
読出す。

マイクロ命令１０９は、シフタ２０６−３０の内容をＡ
Ｃレジスタ２０６−３へ転送し、作業位置２の内容をＵ
Ｎレジスタ２０２５４へ読出す。

マイクロ命令１１０は、左へ２だけシフトされたＰＣＵ
コードをもつＡＣ内容をＵＲＦ２０２−２０の作業位置
３０に書込む。

また、ＣＦ４フリップフロップは二進１にセットされる
。

第９ｂ図に示すように、マイクロ命令３０９ないし３１
１に応答して上記と同様な一連の操作が行われ、その結
果、マイクロ命令１１０に応答してＰＣＵコード・ビッ
トがＵＲＦ２０２−２０の作業位置３に書込まれる。

第８０及び９ｂ図から明らかなように、バリアント文字
のセクタ・コード・ビットの試験を完了したのち、マイ
クロ命令１１１で始まるファームウェアは、さきにとり
出したセクタ・コードを使ってセクタ族へインデックさ
れる。

マイクロ命令１１１は、Ｉ１０表セグメント情報をもつ
作業位置ＵＷ５の内容をＵＳＢセレクタ回路２０２−３
８に加える。

マイクロ命令１１２は、さきにフェッチされたＲＷＣ表
項目を含む作業位置３０の内容を読出すようにＬＳＭを
条件づげする。

マイクロ命令１１３はＲＷＣ表項目内容をＡＤレジスタ
２０６−５へ読出させ、マイクロ命令１２０を実行する
ときは、シフ）２０６−３０の内容を左へ１３だけシフ
トするようにそのシフタの条件づげがされ、かつ、ＤＮ
レジスタ２０１１のセクタ表項目内容が冷加算器２０６
ｉのＡＣ及びＡＥレジスタ２０６−３及び２０６７１に
ロードされる。

その後、マイクロ命令１２１の実行により、セクタ族の
シフトされたビットがＡＥレジスタ２０６−１１にロー
ドされる。

第６図のセクタ族からフェッチされたセクタ表項目は第
７ｂ図に示す書式をもつ。

この項目のタイム・スロット状態ビット０ないし５は、
ＳＣＳセレクタ回路２０６−５５を介してバイト加算器
２０６−５０のＡＡレジスタ２０６−５２にロードされ
る。

さきにＡＢレジスタ２０６−５８に貯えられたＲＷＣ項
目のビット０ないし５に対応するタイム・スロット・マ
スク・ビットは、ＳＤＳセレクタ回路２０６−６６を介
してＡＢレジスタ２０６−５８にロードされる。

つぎに、マイクロ命令１２２は、バイト加算器２０６−
５０の演算結果をＡＧレジスタ２０６−８８に貯え、か
つ、フェッチされたセクタ表項目を貯えるように作業位
置３１のアドレシングをするようにＬＳＭの条件づげを
する。

マイクロ命令１２３は、作業位置ＧＲＣの内容の読出を
するようにＬＳＭを条件づげし、かつ、ＳＥカウンタ２
０６−１６をゼロに強制する。

またこのマイクロ命令は、ＡＥレジスタ２０６１１０ビ
ット位置０の状態を試験して、指定された特定セクタが
目標システム内に存在するか否か検証する。

このビット位置は、さきにＡＥレジスタにロードされ左
へ１３桁シフトされたセクタ表項目のビット１３を貯え
ている。

第９ｂ図から明らかなように、ビット１３が二進１にセ
ットされているときには、制御記憶域はマイクロ命令２
２４に分岐される。

マイクロ命令２２４は、一定の定数（すなわち、ＰＳＥ
Ｉ ）をＡＧレジスタ２０６−８８へ強制する。

この定数のコードは、ＰＤＴ命令が存在しないセクタを
指定しているからその命令がその代表する目標システム
に対しては不適式である旨の表示をＥＳＰに対してする
。

このコードは、ＬＳＭの位置ＧＲＣのＳＣＮフィールド
に書込まれる。

また、カウンタ２０６１６が１だげ減少し、かつ、作業
位置ＵＷ３の内容がゼロにクリアされる。

そのご、ファームウェアは命令の処理を終了し、Ｉ１０
サービス・ルーチンにはいる。

ビット１３がセクタの存在を表わす二進ゼロであると仮
定すると、制御記憶域は、タイム・スロット・ビズイ試
験の結果を試験するマイクロ命令１２４へ進む。

この試験も、ＲＷＣビズイ試験と同一態様で行われる。

すなわち、バイト加算器２０６−５０が、セクタ表項目
からのタイム・スロット状態及びさきにフェッチされた
ＲＷＣ表項目からのタイム・スロット・マスク・ビット
について論理積演算を行う。

マイクロ命令１２４は、この論理積演算の結果を試験し
、バイト加算器２０６−５０が全ゼロ結果を算出しない
（すなわち、フリップフロップ２０６−７５を二進１に
セットする）ときには、制御記憶域がサブ命令１２５へ
進む。

このマイクロ命令は制御ＣＦＩフリップフロップの状態
を二進１にセットし、目標システム・プログラムからの
命令の実行にはタイム・スロットが不足している（すな
わち、タイム・スロットがビズイである）旨の表示をす
る。

マイクロ命令１２５はまた、ＳＥカウンタ２０６−１６
をゼロにクリアし、制御記憶域は第８ａ図の主ルーチン
へリターンする。

十分なタイム・スロットがあると仮定すると、制御記憶
域は、ＳＥカウンタ２０６−１６をゼロにセットするマ
イクロ命令２２５へ分岐したのち、ＣＦ１フリップフロ
ップをセットすることな（主ルーチンへリターンする。

上記の例において、毎秒１６に文字の速度に対しては二
つのタイム・スロットが必要である。

このことは、必要な二つの被指定タイム・スロットが利
用可能であるとしてタイム・スロット・状態フィールド
に表示されなげればならない（すなわち、このフィール
ドがこれらのタイム・スロット位置にゼロをもたなけれ
ばならない）ことを意味する。

セクタ２又は２人のタイム・スロットがビズイである旨
の表示がされると、エミュレータは命令が実行不能であ
る旨の合図をする。

上記と同様な態様で、プログラムが要求するセクタ・ト
ラフィック限界を解除するため、タイム・スロット・マ
スクの内容を変更することができる。

たとえば、タムス・ロット・マスクによって−ｉ求され
たセクタ・トラフィック限界をまもることがプログラム
の適正な実行のために必要ではない旨の判断がなされた
のち、これらの限界はマスクにゼロを入れることによっ
て除かれる。

したがって、エミュレータがセクタ表項目にアクセスし
、かつタイム・スロット・状態ビットに対して全ゼロの
論理積演算をするときに、その結果は常に利用可能なタ
イム・スロットがある旨を表示する。

したがって、セクタのタイム・スロット・トラフィック
限界は除去される。

さらに上記例において、第８ａ図から明らかなように主
ルーチンはまず制御フリップフロップ（すなわち、ＣＦ
４ ）の一つの状態を試験しく第１０図のマイクロ命令
１０６参照）、命令においてＰＣＵが実際に定義された
か否か及びその処理を進めるべきか否かの判断をする。

すでに、「進行ＪＣＥ４ＣＦ４フリップフロップ１にセ
ットされた（すなわち、第８ａ図においてＰ＝１）と仮
定しているから、制御記憶域はＰＣＵ状態ルーチンには
いる。

第８ａ図から明らかなように、ＣＦ４フリップフロップ
が二進１にスイッチされなかった場合には、制御記憶域
は、ＬＳＭの作業位置ＧＲＣのＳＣＮフィールドに一定
のコード（ＰＳＥ３）をセットしてＰＣＵが指定されな
かった旨の表示をする（第４図参照）マイクロ命令（た
とえば、第１０図のマイクロ命令１０６−１０８）を引
用する。

そのご、エミュレータはＩ１０サービス・ルチンを介し
てＰＯＴ命令の処理を終了する。

ＰＣＵ状態フェッチ・ルーチン ＰＣＵ状態フェッチ・ルーチンは、上記と同様な操作を
行わせて、その結果、特定セクタに関連したＰＣＵ表か
らＰＣＵ表項目をフェッチする。

セクタ表は８項目を許容するが、与えられた目標システ
ムに対しては最大６セクタ（すなわち、セクタ１．２Ａ
、２Ｂ、２Ｃ，２Ｄ、及び３）しか実在しない。

第８ｄ図に示すように、ＰＣＵ状態フェッチ・ルーチン
は、０２文字から得られるＰＣＵコードを使うＰＣＵ表
にインデックスされる。

各種操作の詳細を第９ｄ図に示す。１９ｄ図から明らか
なように、呼出しルーチン（すなわち、第１０図の主ル
ーチン）は、マイクロ命令１００を実行することにより
、セクタ表項目をもつ作業位置３１の内容を読出すよう
にＬＳＭを条件づげする。

また、このマイクロ命令は、ＣＦ４フリップフロップを
二進ゼロにスイッチする。

つぎに、制御記憶域はＰＣＵ状態フェッチ・ルーチンの
マイク命令１００を読出し、このマイクロ命令の実行に
より、作業位置３１のセクタ内容をＡＣレジスタ２０６
−３へ転送する。

マイクロ命令１０１は、ＵＲＦ２０２−２０の作業位置
ＵＷ３の内容（すなわち、４ｘＰＣＵの値）をＵＮレジ
スタ２０２−５４へ読出す。

マイクロ命令１０２は、ＡＣレジスタ２０６−３の最初
の１６ビツトをゼロに強制し、かつ、作業位置ＵＷ７を
アドレスしてＵＷ３からの値を貯えるようにＵＲＦ２０
２−２０を条件づげる。

また、作業位置ＵＷ５にある各種のベース＋ずれ値をＵ
ＳＢセレクタ２０２−３８に加える。

マイクロ命令１０３の実行により、ＡＣＣレジスフ２０
−３に貯えられたセクタ表項目の変位置をＵＮレジスタ
２０２−５４（すなわち第７ｂ図に示すビット１６から
３１）へ転送する。

このマイクロ命令はまた、バイト加算器２０６−５０を
論理積演算をするようにセントし、かつ、ＡＡセレクタ
回路２０６−５４をゼロに強制（たとえば、セレクタ・
フリップフロップをリセット）スル。

マイクロ命令１０４は、ＵＢＤ加算器が演算したインデ
ック・アドレス和（すなわち、４ＸＰＣＵ升変位）をＵ
Ａレジスク２０２−５２にロードして、主記憶装置を記
憶制御信号ＵＭＧＯ８Ｏにしたがって前進させる。

また、ＵＳＢセレクタ回路２０２−３８は作業位置ＵＷ
７の内容を読出すようにセントされ、シフタ２０６−３
０は左へ５桁シフトするようにセントされる。

次に、マイクロ命令１０５の実行により、ＵＲＦ２０２
−２０を、ＵＢＤ２０２−５０の演算によるインデック
ス値を作業位置ＵＷ７へ転送させるように条件づけする
。

次に、セレクタ回路２０２−３８は、読出のための作業
位置ＵＷ３のＰＣＵコード内容を選択するようにセット
され、ＳＣカウンタ内容はゼロへ強制される。

マイクロ命令１０６の実行により、ＬＳＭ２０７−１の
ＬＹローカル・レジスタ２０７−９に作業位置ＵＷ７の
インデックス内容をロードし、演算したインデックス値
を位置ＧＲ１４に書込む。

このマイクロ命令はまた、ＳＣカウンタ２０６−６２の
ゼロ内容をＳＤ指針レジスタ２０６−６２のゼロ内容を
ＳＤ指針レジスタ２０６−６０へ転送し、かつ、ＣＦ４
フリップフロップの状態を試験してこのマイクロ命令シ
ーケンスにおいてこれが第１回であるか否か判断する。

ＣＦ４フリップフロップが二進ゼロであるから、制御記
憶域はマイクロ命命１０１を読出し、このマイクロ命令
の実行により、作業位置７のインデックス内容をフェッ
チし、これをＡＣレジスタ２０６−３へ転送する。

さらに、シフタ２０６−３０は右へ２桁シフトするよう
にセットされる。

マイクロ命令１０８はシフトされた内容を取ったのち、
これをＡＣレジスタ２０６−３に返し、同時にマイクロ
命令１０９はＡＣレジスタ２０６−３の内容をＡＤレジ
スタ２０６−５へ転送し、ＳＤ指針レジスタ２０６−６
０を２だけ減少させる。

次に、マイクロ命令１１０の実行により、ＳＤＳセレク
タ回路２０６−６２をセントし、ＳＤ指針レジスタによ
って指定された文字内容（すなわち、インデックス値の
低位バイト）をＡＤレジスタ２０６−５からＡＢレジス
タ２０６−５８に加える。

また、ＬＳＭは位置ＧＲ２をアドレスするように条件づ
けされる。

マイクロ命令１１１の実行により、ＡＢレジスタ２０６
−５８のＰＣＵコード内容をＡＧレジスタ２０６−８８
へ転送し、被アドレスＬＳＭ位置の内容をＡＦレジスタ
２０６−１２へ転送する。

また、ＳＥレジスタ２０６−１６はゼロへ強制される。

マイクロ命令１１２はＡＧレジスタ２０６−８８のＰＣ
Ｕ内容をＡＦレジスタ２０６−１２へ転送し、かつシフ
タ２０６−３０を左へ５桁シフトするようにセットする
。

そのと、マイクロ命令１１３は、ＡＦレジスタ２０６−
１２のシフト済ＰＣＵ内容をＬＳＭ２０７−１のＬＹロ
ーカル・レジスタ２０７−９に転送し、これを位置ＧＲ
２に貯える。

また、ＳＣ及びＳＤレジスタ２０６−６２及び２０６−
６０がゼロへ強制される。

これにより、ＰＣＵ、ＩＤコードを位置ＧＲ２の高位バ
イト位置へのロード（第４図参照）が完了する。

主記憶域からフェッチされＤＮレジスタ２０１−１にロ
ードされたＰＣＵ表項目はまた、ＡＣｌＡＤ、及びＡＥ
レジスタ２０６−３，２０６−５、及び２０６−１１へ
、マイクロ命令１１４に応答してロードされる。

さらに、マイクロ命令１１４は、定数「３ｆ」をＡＧレ
ジスタ２０６−８８内へ強制し、かつＳＤレジスタ２０
６−６０を２だけ増加させる。

次に、マイクロ命令１１５は、シフタ２０６−３０の内
容をＡＣレジスタ２０６３へ転送する。

それはまた、ＰＣＵ表項目の高位バイトを、ＳＤＳセレ
クタ回路２０６−６６経由でＡＢレジスタ２０６−５８
にロードする。

ジッタ２０６−３０は左へ３０シフトするようにセント
され、ＳＥレジスタ２０６−１６はゼロにクリアされる
。

マイクロ命令１１６は、バイト加算器２０６−５０の演
算結果をＡＧレジスタ２０６−８８にロードし、かつ、
シフト済の内容をＡＣレジスタ２０６−３に貯える。

ＳＣレジスタの内容は回路２０６−６３を介して１だげ
減少され、ＡＦレジスタ２０６−１２はクリアされる。

また、ＬＳＭ２０７−１は作業位置Ｗ３２の内容をアド
レスするように条件づげられる。

最後に、ＣＦ４フリップフロップの状態が試験され、そ
れが二進ゼロであるから、制御記憶域は次にマイクロ命
令１１７を読出す。

マイクロ命令１１７の実行により、ＡＧレジスタ２０６
−８８の内容をＡＦレジスタ２０６−１２へ転送し、か
つ、ＳＤレジスタ２０６−６０をゼロに強制する。

ＡＥレジスタ２０６−１１に貯えられたＰＣＵ表項目は
ＱＢ母線を介してＬＹレジスタ２０７−９にロードされ
、ついで作業位置３２に書込まれる。

マイクロ命令１１７はまた、ＡＣレジスタ２０６−３の
内容をＡＤレジスタ２０６−５にロードし、かつ、その
ＡＣレジスタ内容をゼロに対して試験する。

これは第８ｅ図に示すようにして行われ、ＰＣＵ表へイ
ンデックスするために代替（ａｌｔｅｒｎａｔｅ ）
Ｃ２−ｙ−ドを使うべきか否か判断する。

ＮＳ状態ビット５（第７ｃ図参照）が二進１にセットさ
れている場合には、結果はゼロに等しく、制御記憶域は
マイクロ命令４１８へ分岐しこのマイクロ命令の実施に
・より、ＰＣＵ表項目の代替Ｃ２コード・ピントを適当
に配列して、ＰＣＵ表内へインデックスする。

第９ｄ図に示すように、マイクロ命令４１９及び４２０
を実行しその後、代替Ｃ２コードは上記操作の反覆によ
り表の中へインデックスするために使われる。

ＡＣコードがゼロに等しくなくて代替コードが指定され
ていない場合には、制御記憶域はマイクロ命令１１８を
フェッチする。

このマイクロ命令ハ、ＡＤレジスタ２０６−５の貯えら
れたＰＣＵコード・ビットを、ＳＤＳセレクタ回路経由
でＡＢレジスタ２０６−５８にロードする。

また、作業位置ＵＷ３がゼロにクリアされる。

その後、ＰＣＵ状態フェッチ・ルーチンは、第８ａ図の
主ルーチンへリターンする。

マイクロ命令２１７ないし２２３は、ＰＣＵ状態フェッ
チ・ルーチンを初回に通過した後に代替Ｃ２コードを処
理するときに実行され、マイクロ命令１１５ないし１１
８が実行する操作と同様な操作を実行する。

すでに述べたように、代替ＰＣＵコートハ、目標システ
ムを単一レベルの同時性 （ｓｉｍｕｌｔａｎｅｉｔｙ ）に制限するために使わ
れる。

正常にラン（ｒｕｎ ）するプログラムが単一レベルの
同時性の存在を要求しない場合には、この制限は解除さ
れる。

このことは、ＰＣＵ表の項目中の一定のビットのコーデ
ィングを適当に変更することにより、各ＰＣＵアドレス
がそれ自身のビズイ状態及び中断ビットをもち二つの同
時操作をサポートできるようにして実現される。

たとえば、ある種の目的システムは、読取アドレスと書
込アドレスの二つのアドレスに割当てられたカード読取
器／パンチを使う。

しが七、両装置は共通の制御ユニットをシェアするから
、両操作を同時にすることはできない（すなわち、単一
レベルの同時性）。

この装置を利用してプログラムの適正ランを確保するあ
る種のインターロックが得られるように目標システム・
プログラムが書かれている場合には、与えられた代替Ｐ
ＣＵコード装置は、ホスト・システムにおけるエミュレ
ータによって達成しなげればならない。

したがって、この場合には、ＰＣＵ表項目のＮＳビット
５は二進１にセントされる。

これは、共通ビズイ・ビットを試験して命令が実行可能
であるか否か判断することを必要とする。

目標システム・プログラムにとってこの制限を課するこ
とが重要でない場合には、これを解除することができる
。

その解除のためには、代替ＰＣＵコード（すなわち、ビ
ット１〇二１５）を使う特定項目の内容を変更する。

すなわち、その項目のＮＳビット５を二進ゼロにセント
する。

これは、すべてのビズイ状態及び中断状態ビットがいま
やその項目に対して利用可能／有効になったことを意味
する。

ＥＳＰは、操作が実行されるたびごとに、適正な項目の
ビズイ・ビット７の状態をアンプデートする。

したがって、エミュレータは、カード・パンチ操作とイ
ンターロックされたカード読取操作はエミュレートしな
い。

もちろん、目標システムからみれば、項目のこの変更は
、それぞれ個別状態インジケータをもち各装置に対応す
る二つの個別制御ユニットを含めることに相当する。

目標システムの他の種類の装置について加えられる同様
な制限を解除するために、同様な変更をなし得ることは
明らかである。

第１０図から明らかなように、上記試験ののち、主ルー
チンは、位置ＧＲＣの内容及びＡＢレジスタ２０６−５
８に貯えられたコードの十六進法値にもとづいてｒＮＪ
通り分岐をする分岐試験回路の内容を読出すようにＬＳ
Ｍ２０７−１の条件づげをするマイクロ命令の実行をす
る。

すなわち、ＡＢレジスタ２０６−５８のビット２ないし
５を使い、制御記憶域分岐試験論理回路の条件づげをし
て、ＰＤＴ命令の処理を完遂するためｒＮＪ個のマイク
ロ命令の一つを選択する。

第８ａ図から明らかなように、装置の形式に応じて、作
業位置ＧＲＣのＳＣＮフィールドに特定コードを貯えさ
せるマイクロ命令が実行される（第４図参照）。

第１０図から同様にして明らかなように、装置が存在し
ない（すなわち、ゼロの十六進法値をもつ）場合には、
コードｒＰＳＥ２Ｊ（すなわち、１１１１１０１０）を
ＡＧレジスタ２０６−８８に強制送入してＰＤＴＩＪ″
−ＰＣＵを指定しなかった旨の表示をするマイクロ命令
２２００を実行する。

その後、エミュレータは、第８ｂ図のＩ１０サービス・
ルーチンを介してＥＳＰを呼出す。

十六進法コードａないしｆが特殊ケース・ユニットを表
示するように指定されている場合には、第１０図に示し
たマイクロ命令であって、制御フリソプフロッゾＣＦ−
１ないしＣＦ−３の状態表示をＡＧレジスタ２０６−８
８に貯えてＬＳＭ２０７−１の位置ＧＲＣ（すなわち、
１１０００．ＳＴＩ。

Ｓｒ１，５Ｔ３）に書込むマイクロ命令が実行される。

一例として、ＰＣＵがマス記憶装置であると仮定すると
、第１０図のマイクロ命令２２０５が実行され、これが
コード９Ｂ（Ｍ）をＡＧレジスタ２１６−８８にセット
する。

また、ＣＦ５フリップフロップが二進１にセットされ、
ＳＦレジスタ２０６−１６が１だけ減少する。

主ルーチンのマイクロ命令１００及び１０１が次に実行
され、これらがコード済ＡＧレジスタの内容をＡＦレジ
スタ２０６−１２へ転送し、かつ、その内容をＬＳＭの
ＳＣＮコード・フィールド位置ＧＲＣに書込む（第４図
参照）。

次に、主ルーチンは、第８ｆ図の制御ユニット・ビズイ
試験ルーチンにはいる。

制御ユニット・ビズイ試験ルーチン 制御ユニット・ビズイ試験ルーチンは、ＰＣＵ表項目の
ビズイ状態ビット７の状態を試験する（第７ｃ図参）も
ので、第８ｆ及び９ｅ図に開示される。

第９ｅ図において、マイクロ命令１００の実行により、
位置３２からＰＣＵ表項目内容が読出されるようにＬＳ
Ｍを条件づげする。

マイクロ命令１０１の実行により、位置３２の内容をＱ
Ａ母線経由でＡＣレジスタ２０６−３へ転送し、かつ、
シフタ２０６−３０を左へ６桁シフタするように条件づ
げする。

マイクロ命令１０２の実行により、シフタの内容をＡＣ
レジスタ２０６−３にロードする。

マイクロ命令１０３及び１０４をマイクロ命令１０５と
共に実行することにより、ＡＣレジスタ２０６−３のビ
ット位置１の状態にもとづ（分岐を実行する。

このビット位置は、ＰＣＵ表項目のビット１を貯える。

ビット７が二進１にセントされているときは、装置制御
ユニットがビズイであることが表示され、制御記憶域は
マイクロ命令２０５へ分岐する。

このマイクロ命令は、ＣＦ２フリップフロップを二進１
にセットし、ついで制御記憶域を主ルーチンへリターン
させる。

装置制御ユニットがビズイでない（すなわち、ピノ）
７＝Ｏ）のときは、制御記憶域はマイクロ命令１０５を
引用したのち主ルーチンへリターンする。

装置ＰＣＵがビズイでないと仮定すると、第８ａ及び１
０図から明らかなように、エミュレータは、第８ｇ図の
フェッチ後続バリアント・ルーチンにはいる。

上記のようにこのルーチンは、シーケンス・カウンタ位
置に貯えられたアドレスを使って被処理Ｉ１０命令の後
続部分をフェッチする。

それはまた、第８ｇ図に示すように語マークに対する試
験をする。

語マークに出合わない場合には、シーケンス・カウンタ
及び非処理パリアン１文字数のカウントが増やされ、バ
リアント文字を位置ＧＲ５に貯えたのち主ルーチンはリ
ターンする。

第９ｃ図を参照して上記操作を詳細に検討するに、マイ
クロ命令１００−１０５は、上記態様でＰＤＴ命令の後
続部分をフェッチする。

マイクロ命令１０６の実行により、バリアント文字をＬ
ＳＭ２０７−１の位置３４に貯え、ＡＢレジスタ２０６
−５８からの後続文字（たとえば、Ｃ３文字）をＡＧレ
ジスタ２０６−８８にロードする。

次のサイクル中に、ＡＩレジスタ２０６−２０及びＡＢ
レジスタ２０６−５８のビット位置６（すなわち、ＰＤ
ＴのＯＰコード）及びビット位置１（語マーク・ビット
）をマイクロ命令１０１によって試験し、語マークの存
否を判断する。

両ビットが二進１である場合には、制御記憶はマイクロ
命令４０８に分岐する。

このマイクロ命令の実行により、一定のコード（すなわ
ち、１１１１１１０１）をｒＰｓＥ５Ｊと呼ばれるＡＧ
レジスタ２０６−８８にロードし、命令が不十分なＣ３
バリアント文字列（すなわち、この種類の装置に要求さ
れる０３文字の欠如）をもつことを表示する。

また、ＬＳＭ位置３４の内容が読出され、ＱＡ母線を介
してＡＦレジスタ２０６−１２にロードされ、ＳＦレジ
スタ２０６−１６が１だけ減少する。

制御記憶域が第１０図の主ルーチンへリターンしたのち
、マイクロ命令１０７及び１０８を実行し、その後Ｉ１
０サービス・ルーチンを実行する。

これにより、ＡＧレジスタ２０６−８８に貯えられたコ
ードがＳＦＳセレクタ回路２０６−１４を介してＡＦレ
ジスタ２０６−１２にロードされ、ついでＬＳＭ２０７
−１の位置ＧＲＣに書込まれる。

語マークがない場合には、制御記憶域はマイクロ命令２
０８を実行することにより、ＣＦ７フリップフロップを
二進１に強制し、シーケンス・カシフタのカウントを１
だけ増やし、その増やした値をＵＲＦ２０２−２０の位
置ＵＷＩヘリターンする。

第１回目のシーケンス通過のときには、マイクロ命令１
０１が制御記憶域をマイクロ命令２０９ヘシーケンスさ
せる（すなわち、さきに二進ｌにセットされたＣＦ７フ
リツプフロツプを考慮しない）。

このマイクロ命令の実行により、ＡＦレジスタ２０６−
１２がゼロにクリアされ、作業位置ＵＷ３が有するカウ
ント値が増やされるマイクロ命令２０Ａ及び２１０の実
行により、Ｃ３バリアント文字がＳＦＳセレクタ回路２
０６−１４を介゛してＡＦレジスタ２０６−１２にロー
ドされ、Ｃ３文字がＬＳＭの位置３３に書込まれる。

また、この操作サイクル中にＥＸカウンタ２０６−１２
の内容が１だけ減少し、制御記憶域は主ルーチンへリタ
ーンする。

第８ａ及び１０図から明らかなように、Ｃ３バリアント
文字は特定値（すなわち、数値４）に対して試験され、
命令が実際のデータ転送を要求しているか否かの判断、
又は主記憶域のアドレス・レジスタがデータ転送命令に
よって指定されたＡアドレスをもつおり（第７ｄ図参照
）実際の■１０転送を要求しないようなロード又はスト
ア・アドレス・レジスタ操作を指定しているか否かの判
断をする。

目標システムにおいては、アドレス・レジスタが主記憶
域に位置しておらず制御ユニットに位置しているから、
このようなアドレス情報の転送には命令が必要である。

０３文字はコード４をもたず、あらかじめロードされた
装置及びマガジン情報を含むアドレス・レジスタの内容
は第７ｄ図に示すような情報を含むＰＣＵ延長表からフ
ェッチされるものと仮定する。

上記操作をさらに詳細に検討する。

第１０図から明らかなように、マイクロ命令１０３ない
し１０８はＡＳレジスタ２０６−５７を介してバイト加
算器回路２０６−５０を条件づげし、二進減算を実行さ
せて、Ｃ３文字が数値「０４」をもつか否か判断する。

またこのマイクロ命令は、冷加算器を二進減算をするよ
うに条件づげし、ＬＳＭの位置３２からフェッチされた
ＰＣＵ表からアドレスを誘導するようにするが、これは
第６図のマス記憶ＰｃＵ延長表の第３語位置からマガジ
ン及ヒ装置コード・アドレスを７エツチするのに使われ
たものである。

この表の詳細を第７ｄ図に示す。マイクロ命令１０８の
実行により、バイト加算器の減算結果を試験し、それが
ゼロである（すなわちＣ３＝０４）ときには、制御記憶
域はマイクロ命令２１００へ分岐する。

この例では、それがゼロでないと仮定し、制御記憶域は
マイクロ命令１０９を実行することにより、ＰＣＵ表ア
ドレスをＵＮレジスタ２０２−５４へ転送し、ＳＣレジ
スタ２０６−６２をゼロに強制する。

マイクロ命令１１０は、ＵＳＤ加算器２０２−５０をし
て、作業位置Ｕｗ５に貯えられたベース値をＵＮレジス
タ２０２−５４の内容に加算する。

その結果をＵＡレジスタ２０２−５２にロードし、かつ
、主記憶域へ送る。

また、ＳＤレジスタ２０２−６０をゼロにクリアする。

マイクロ命令１１１の実行により、冷加算器２０６−１
に論理積演算を行わせ、ＳＣレジスタ２０６−６２に２
だけの増分を与える。

マイクロ命令１１２はシフタな左へ１３桁シフトするよ
うに条件づげし、マイクロ命令１１３の実行により、主
記憶域からフェッチしたＰＣＵ延長表項目なＡＤ及びＡ
Ｃレジスタ２０６−５及び２０６−３にロードし、さら
に定数「０７」をＡＧレジスタ２０６−８８へ強制送入
する。

マイクロ命令１１４がＡＣレジスタ２０６−３のビット
位置１６−３１をゼロにクリアしたのち、マイクロ命令
１１．５の実行により、装置コードをもつバイトをＳＤ
Ｓセレクタ回路２０６−６６経由でＡＢレジスタ２０６
−５８へロードする。

それはまた、シフタ２０６−３０を右へ１０桁シフトす
るように条件づげし、かつシフトされた内容をＡＣレジ
スタ２０６−３にロードする。

マイクロ命令１１６の実行により、バイト加算器回路２
０６−５０の演算結果（すなわち、０００ＤＤＤ）をＡ
Ｂレジスタ２０６−５８にロードし、シフトされた内容
をＡＣレジスタ２０６−３にロードし、バイト加算器２
０６−５０を論理和演算をするように条件づげし、ＳＤ
レジスタ２０６−６０の内容に増分２を加える。

マイクロ命令１１７の実行により、ＳＣレジスタ２０６
−１６２が指定するバイトを、ＳＣＳセレクタ回路２０
６−６５経由でＡＣレジスタ２０６−３からＡＡレジス
タ２０６−５２にロードする。

またこのとき、ＡＣレジスタ２０６−３のシフト済内容
がＱＡ母線経由でＡＤレジスタ２ｏ６−ｓにロードされ
、セレクタ・フリップフロップは二進１にセットされる
。

加算器回路２０＆−５０がＡＢ及びＡＡレジスタ２０６
−５８及び２０６−５２の内容について行った論理和演
算の結果（すなわち、ＭＭＭＤＤＤ）がＡＧレジスタ２
０６−８８にロードされる。

また、バイト加算器２０６−５０は論理積演算をするよ
うに条件づげされ、ＡＦレジスタ２０６−１２はゼロに
クリアされ、セレクタフリップフロップは二進ゼロ状態
にリセットされる。

これによって、主ルーチンのこの部分が完了し、次に制
御記憶域は第８１図のマガジン試験ルーチンにはいる。

マガジン試験ルーチン 第９ｅ図に詳細に示すこのルーチンは、適正な装置コー
ドの発生のために使われる。

第９ｈ図を参照するに、マイクロ命令１００の実行によ
り、ＡＧレジスタ２０６−８８の内容がＡＦレジスタ２
０６−１２にロードされ、ＡＤレジスタ２０６−５の内
容がＡＢレジスタ２０６−５８にロードされる。

また、マイクロ命令１００は、定数３８をＡＧレジスタ
２０６−８８に強制送入する。

マイクロ命令１０１の実行により、バイト加算器回路２
０６−５０の演算結果をＡＧレジスタ２０６−８８ヘリ
ターンし、シフタ２０６−３０を左へ二度シフトするよ
うにセットする。

またそれは、ＡＦレジスタ２０６−１２の内容をＡＣレ
ジスタ２０６−３にロードし、ＡＦレジスタ２０６−１
１をゼロにクリアする。

マイクロ命令１０２の実行により、シフト済装置コード
・ビットをＡＣレジスタ２０６−３にロードし、ＬＳＭ
２０７−１が位置３６をアドレスするように条件づげを
し、ＡＦレジスタ２０６−１２からのマス記憶装置コー
ドをその中に書込む（第４図参照）。

マイクロ命令１０３の実行により、ＱＡ母線を介してＡ
Ｃレジスタ２０６−３の内容なＡＤレジスタ２０６−５
にロードし、ＬＳＭ２０７−１が位置ＧＲＣをアドレス
するように条件づげする。

またそれは、ＳＦレジスタ２０６−１６をゼロに強制し
、かつ、制御記憶域回路をして、バイト加算器２０６−
５０の演算結果（すなわち、フリップフロップ２０６−
７５の状態）に応じて分岐を実行させるように条件づげ
する。

バイト加算器の演算結果がゼロでないときは、制御記憶
域はマイクロ命令２００へ分岐し、このマイクロ命令は
、ＬＳＭの位置ＧＲＣに書込まれるべき一定のコード（
すなわち、ＰＳＥ４が指定した 「１１１１１１００Ｊ）をＡＧレジスタ２０６−８８に
強制送入するように作用する（第４図参照）。

また、ＳＥレジスタ２０６−１６は１だげ減少する。

ＰＳＥ４コードは、マス記憶装置に対する不適式なマガ
ジン・コードの使用を表わす。

しかし、実際にその位置に書込まれる前に、ＣＦ５フリ
ップフロップの状態がマイクロ命令２００によって試験
される。

このフリップフロップは二進１にセットされている（第
８ａ図参照）から、制御記憶域はマイクロ命令１０４へ
分岐し、第９ｈ図に示す主ルーチンへリターンする。

ＣＦ５フリップフロップが二進１にセットされていない
ときは、制御記憶域はマイクロ命令２０１へ分岐し、こ
れにより、ＡＧレジスタ２０６−８８に貯えられたＰＳ
Ｅ４コードがＡＦレジスタ２０６−１４へ転送される。

制御記憶域は第１０図のマイクロ命令１０８を実行する
ことにより、ＰＳＥ４コードを位置ＧＲＣに書込む。

そのと、ファームウェアは、サービス呼出ルーチンへ進
む。

このマス記憶装置コードは適式であると仮定しているか
ら、そのと、主ルーチンは第１０図のマイクロ命令１１
９を実行したのち第８ｆ図の装置状態フェッチ・ルーチ
ンにはいる。

装置状態フェッチ・ルーチン 第８ｊ図に示すように、このルーチンは、ＬＳＭ２０７
−１の位置Ｗ３２に貯えられたＰＣＵ表項目から得られ
る被指定装置コードと変位値とに基いて装置表へのイン
デックスをするために使われる。

このルーチンの詳細を第９ｆ図に示す。

同図を参照するに、マイクロ命令１００の実行により、
位置Ｗ３２のＰＣＵ内容（第７Ｃ図参照）がＱＡ母線を
介してＡＣレジスタ２０６−３にロードされ、ＡＤレジ
スタ２０６−５からの被指定装置コードを語用算器２０
６−１に加える。

マイクロ命令１０１の実行により、ＡＣレジスタ２０６
−３の下位１６ビツトをクリアし、マイクロ命令１０２
は加算器２０６−１の演算結果をＡＣレジスタ２０６−
３にロードする。

マイクロ命令１０３は、それが実行されたときに、ＡＣ
レジスタ２０６−３の内容なＵＮレジスタ２０２−５４
及びＬＹレジスタ２０７−９にロードする。

さらに、装置プラス変位インデックス値内容がＬＳＭ２
０７−１の位置ＧＲ１５に書込まれる（第４図参照）。

マイクロ命令１０４は、それが実行されたときに、作業
位置ＵＷ５のベース値内容をＵＳＢセレクタ回路２０２
−３８に加え、加算器回路２０２−５０が算定したイン
デックス値に加算する。

また、その結果はＵＡレジスタ２０２−５２にロードさ
れ、信号ＵＭＧＯ８Ｏを二進１に強制することにより主
記憶域サイクルが開始される。

マイクロ命令１０６は、シフタ２０６−３０が左へ７桁
シフトするように条件づげをし、マイクロ命令１０７は
、それが実行されたときに、第６図の装置表からフェッ
チした項目をＡＣレジスタ２０６−３及びＡＤレジスタ
２０６−５にロードする。

また、このサイクル中に、装置表項目がＬＳＭ２０７−
１の位置Ｗ３７に書込まれる。

装置状態フェッチ・ルーチンはそのご主ルーチンへリタ
ーンする。

第８ａ及び１０図から明らかなように、制御記憶域カマ
イクロ命令１０３は実行することにより、一定の定数（
８０）がＡＧレジスタ２０６−８８へ強制送入され、シ
フタ２０６−３０の内容をＡＣレジスタ２０６−３にロ
ードし、ＡＤレジスタ２０６−５からの状態ビット（第
７ｆ図参照）をＳＤＳセレクタ回路２０６−６６経由で
ＡＢレジスタ２０６−５８にロードする。

ついで、エミュレータは、第８ｈ図の装置トラップ及び
状態ルーチンにはいる。

装置トラップ及び状態試験ルーチン このルーチンは、被指定装置がビズイであるか否かの判
断をするための試験をし、このルーチンが実行する操作
の詳細は第９ｇ図に示される。

同図において、マイクロ命令１００を実行することによ
り、バイト加算器２０６−５０の演算結果をＡＣレジス
タ２０６−８８にロードし、マイクロ命令１０１は、Ｌ
ＳＭ２０７−１の位置ＧＲＣをアドレスさせるとともに
、ＳＥレジスタ２０６−１６をゼロに強制する。

また、マイクロ命令１０１は分岐試験回路を条件づげし
て、ＡＣレジスタ２０６−３のビット位置０の状態を試
験する。

これは、装置項目のビット７の状態を試験するが、この
ビットは、この装置ヘアドレスされた命令がＥＳＰのそ
の後の処理のために「トラップ」されることか要求され
ない限り、常時二進０である。

このビットが二進１であるときは、制御記憶域はマイク
ロ命令２０２へ分岐し、このマイクロ命令の実行により
、一定のコード（すなわち、ＤＴと名付げられる１１０
０１０００）がＡＧレジスタ２０６−８８に強制送入さ
れ、位置ＧＲＣの内容がＡＦレジスタ２０６−１２へ転
送され、ＳＥレジスタ２０６−１６が１だけ減少する。

ファームウェアは第１０図の主ルーチンへリターンし、
ここで、ＡＦレジスタ２０６−１２の内容を位置ＧＲＣ
に書込むマイクロ命令１０１を実行する。

装置トラップ・ビット１がゼロであると仮定すると、制
御記憶域はマイクロ命令１０２の実行により、ＣＦ’６
フリツプフロソプを二進ゼロへ強制し、分岐試験回路を
条件づげして、バイト加算器回路２０６−５０の演算結
果を回路２０６−７５経由で試験する。

すなわち、装置項目のビットロないし１（第１ｆ図参照
）を、ＡＧレジスタ２０６−８８に貯えられた定数８０
でマスクすることにより、ビズイ・ビットであるピント
０の状態を試験する。

バイト加算器回路２０６−５０が、これらのピント（す
なわち、あらかじめ条件づげされた）について論理積演
算を行い、その結果がゼロであることは装置がビズイで
ない旨の表示である。

それがビズイでないときは、制御記憶域はマイクロ命令
２０３へ分岐し、第１０図の主ルーチンへ後後する。

装置がビズイであるときは、制御記憶域は、ＣＦ３及び
ＣＦ６フリツプフロソプを二進１に強制するマイクロ命
令１０３を実行したのち、主ルーチンへリターンする。

第１０図から明らかなように、制御記憶域は、マイクロ
命令１０４及び１０５の実行をすることにより、ＬＳＭ
２０７−１を条件づげして位置ＧＲＣの内容をＡＧレジ
スタ２０６−１２に読出し、ＳＥレジスタ２０６−１６
を１だけ減少させ、かつ、ＡＧレジスタ２０６−８８に
定数をロードする。

マイクロ命令１０５はまた、分岐試験回路をして、ＣＦ
Ｉ−３７リツプフロツプの状態を試験させる。

これらのフリップフロップがすべて二進ゼロであるとき
は、Ｉ１０命令が実行可能である旨が示されているので
あり、制御記憶域はマイクロ命令２０６に分岐し、Ｉ１
０サービ呼出ルーチヘ直接にリターンする。

これらのフリップフロップのいずれか一つがゼロでない
ときは、ファームラエアはマイクロ命令１０６及び１０
７の実行により、ＡＧレジスタ２０６−８８の内容及び
ＣＦＩ−３フリツプフロツプの状態表示ピントをＬＳＭ
２０９−１を位置ＧＲＣのＳＣＮフィールド部分におけ
る一定のビット位置ヘロートスる（第４図参照）。

第４図に示すように、ＣＦＩ−ＣＦ３フリップフロップ
の状態表示はＳＣＮフィールドのビート５−７に記憶さ
れる。

エミュレータがＲＷＣＢと呼ばれるビット５を二進１に
セットすると、これはＥＳＰに対してＲＷＣがビズイで
ある旨の合図となる。

ＰＣＵＲと呼ばれるビット６が二進１にセットされたと
き、これはＥＳＰに対するＰＣＵがビズイである旨の合
図又は制御Ｉ１０命令の場合には中断間合せ（１ｎｔｅ
ｒｒｕｐｔ（ｌｕｅｒ３’ ）に対する積極的応答の存
在の合図になる。

最後に、Ｉ）ＥＶＲと呼ばれるビット７が二進１にセッ
トされたときは、ＥＳＰに対する、装置がビズイである
旨の合図又は制御Ｉ１０命令の場合には装置関連間合せ
に対する積極的応答の存在の合図になる。

Ｉ１０サービス呼出ルーチン ファームウェアがＩ１０命令の処理を完了すると同時に
、それは第８ｄ図のＩ１０サービス・ルーチンにはいる
。

このルーチンの使用により、ＰＤＴ命令の残りのバリア
ント制御文字をフェッチし、かつ、適正な情報をＬＳＭ
２０７−１の対応位置にロードする。

第８ｄ図に示すように、このルーチンは、上記態様で残
りのバリアント文字をフェッチしそれをＬＳＭ２０７〜
１の適正位置ヘロードする機をもつフェッチ後続バリア
ント・ルーチン（第４図参照）ヘリターンする。

ファームウェアが、すべてのバリアント文字が目標シス
テム主記憶装置からフェッチされきった旨の合図である
語マークを検出したときには、残りのマイクロ命令の実
行により、処理されたＰＤＴ命令の関連部分を第４及び
８ｄ図にさきに示したＬＳＭの諸位置にロードする。

これにより、ＰＤＴ命令の処理が完了し、ファームウェ
アは、一定位置から始まる制御記憶域アクセス・マイク
ロ命令を有するＥＳＰに対して合図する。

これらのマイクロ命令は、それらが実行されたときに、
システムをエミュレーション・モードにしたところの命
令ニ続（固有（ｎａｔｉｖｅ 冶金をフェッチする。

またこのとき、そのモードに関連したフリップフロップ
がリセツトされる。

ファームウェアを、目標システムの命令実行中でないと
きにシステムが使つ制御記憶域部分ヘリターンさせるこ
とにより、これらの操作に関連した装置の活動化及び不
活動化に要する操作の実行の必要性を除去できる。

周辺制御及び分岐命令 一例として、次にフェッチされた命令が同一目標システ
ム・ノログラムからのものであるとする。

通常、この命令は、データ転送操作の完了時の検出に使
われる周辺制御及び分岐（ＰＣＢ）命令という形式のも
のである。

現在の例では、ＥＳＰは上記のように完了したＰＤＴ命
令を発したと仮定しているから、ＰＤＴ命令が要求する
リソースは使用すなわち「ビズイ」である。

ここでＥＳＰは、ＰＤＴが指定する諸操作の完了を試験
し被割当リソースの利用可能化をするＰＣＢ命令をフェ
ッチする。

ＰＣＢ命令は、第６及び１１図に示した書式のすべてを
とることができる。

したがって、ＰＤＴ命令と異なり、ＰＣＢ命令は単一制
御バリアント文字（すなわち、０１文字）のみを含む書
式をとり得る。

この例では、ＰＣＢ命令が上記書式をもつと仮定する。

簡単に言って、ＰＣＢ命令は目標システムにおいて各種
の操作を開始させることができるのであって、その操作
には、厳密に機械的周辺装置操作を含む非データ伝送操
作、試験及び分岐操作、モード変更操作、及び周辺中断
操作が含まれる。

試験及び分岐操作は、ＰＣＵ及び／又は読出／書込チャ
ンネルの状態を試験する。

被試験条件（たとえば、ＰＣＵ／ＲＷＣがビズイ）が存
在するときは、ＰＣＢ命令のＡアドレスが指定する位置
へのプログラム分岐が命令に対してなされる。

Ｃ１制御文字が、状態試験なすべき読出／書込チャンネ
ル又はチャンネル群を指定する。

ＲＷＣ試験が要求されていないときは、ＣＩ文字はすべ
てゼロをもつようにコード化される。

Ｃ２文字が存在するときは、この文字は試験すべきＰＣ
Ｕのアドレスを指定し、それはＰＤＴ命令に対すると同
様にコード化される。

Ｃ３−Ｃｎ文字が存在するときは、これらの文字は制御
及び試験操作を指定する。

ＰＣＢ命令の使用に関する詳しく情報については、上記
プログラミング・マニュアルを参照されたい。

ＰＣＢ命令が、被処理中のＰＣＢ命令のＡアドレスと同
一のＡアドレスをもつと仮定する。

したがって、ＰＣＢ命令が目標システムにおいて被指定
状態の試験のために使われた場合において、試験結果が
積極的でありかつ目標システムによって再度実行された
ときは、それは自分自身へ分岐する。

ＰＣＢ命令の反覆実行がなされるのは、後続命令がフェ
ッチされる（たとえば、リソースを要する）前に目標シ
ステムが特定処理の完了を要求するときである。

これに反して、本発明による構成は、ホスト・システム
が同一命令の反覆実施のエミュレートすることを阻止す
る。

これにより、システム・リソースを他の処理に対して利
用可能にする。

このことを達成するため、試験結果が積極的であるとき
は、エミュレータのファームウェアをして、被指定試験
完了後に、アドレス検査を行わせる。

それは、命令が分岐すべき先のアドレスを検査し、これ
を命令自体に含まれるアドレスと比較スる。

これらのアドレスが同一であるときは、命令が自己に対
して分岐している旨の合図をし、エミュレータのファー
ムウェアはＥＳＰに対して一定の呼出をし、ホスト・シ
ステムを他のタスクの実行に対して解除する。

ＰＣＢが行った試験の結果が命令は自己に対して分岐し
てい旨を表示しているときは、エミュレータのファーム
ウェアが所要の関連情報を貯えかつ後続命令をフェッチ
するための正しいアドレスを与える。

同様にして、試験結果カ消極的であるときは、エミュレ
ータＩ）７アームウエアはＰＣＢ命令に続く命令を７エ
ツチするようにリターンする。

ＰＣＢ命令の処理中にエミュレータが行う操作を第１２
ａ及び１２ｂ図に示す。

説明を簡単にするため、ｐＣＢ命令はＲＷＣビズイ試験
を指定し、したがって０１文字のみをもつと仮定する。

第１２ａ図に示すように、ＰＣＢ命令は、ＰＤＴ命令と
同じ態様で抽出され初期処理される。

次に、エミュレータはＲＷＣコードを試験してその値が
ゼロか７７かを判断する。

これらの試験は、ＰＤＴ命令のＲＷＣコードの初期試験
のようなものと考えられる。

たとえば、ＥＶＣレジスタ０６−８２に貯えられたＣＩ
文字が、ＰＣＢ命令の抽出後に、ＡＣ，ＡＡ、及びＥＷ
レジスタ２０６−３．２０６−５２、及び２０６−８４
にロードされる。

その後、分岐試験回路がＥＷレジスタ及びＡＣレジスタ
の内容を、それぞれ数値７７８及びＯＯに対して試験す
る。

内容の値がゼロであるときは、ＰＣＢ命令が、Ｃ２文字
によって指定されるＰＣＵについて試験をすべき旨（す
なわち、ＲＷＣがビズイでない旨）が示される。

この場合には、エミュレータのファームウェアは、第８
ｂ図のＲＷＣ試験ルーチンを除外してセクタ・試験ルー
チン及び被指定試験完了のための他のルーチンに進むよ
うに要求される。

ＲＷＣコードの値が７７８であるときにも、エミュレー
タのファームウェアはセクタ・試験ルーチンへ直接進む
が、まずＣＩフリップフロップを二進１にセントするマ
イクロ命令を実行する。

これにより、ＥＳＰに対してＲＷＣビズイの合図をする
。

ＲＷＣコードがゼロ又は７７８の値をもたないときは、
エミュレータのファームウェアは第８ｂ図のＲＷＣ試験
ルーチンにはいる。

このルーチンは、Ｐ Ｄ Ｔ 命令に関してファームウ
ェアが実行すべき上記操作を行う。

このとき、第６図のＲＷＣ表からフェッチされたセクタ
・ビットが、ＲＷＣ項目から、位置指示セクタ・コード
に貯えられる。

ＰＤ’ｌ’命令に関して説明したように、この値は、特
定書式に従って、Ｃ２又はＣＥ制御文字内に含まれる値
に応じて変化する。

しかし、この例では、被処理ＰＣＢ命令が０１制御文字
のみを有するので、この値は不変である。

第１２ａ図に示すように、エミュレータは次いで第８ｃ
図に示すセクタ試験ルーチンにはいる。

同図を参照するに、このＰＣＢ命令の書式は一つのＣ１
文字のみを有するから、次に７エツチされる文字は語マ
ークである。

したがって、語マーク試験は積極的になり、被指定位置
に貯えられたセクタ・コードの値はセクタ・コード表へ
のインデックスのために使われる（すなわち、セクタと
ＲＷＣとの間に一定の関係がある。

）セクタ表項目をフェッチしたのち、ＰＤＴ命令につい
て行われたと同一の操作が行われる。

第８ｃ図から明らかなように、この命令は一つのＣ１文
字しかもたないから、エミュレータはＰビット（すなわ
ち、ＣＦ４フリップフロップ）を二進１にセントしない
。

セクタ試験完了ののち、エミュレータは、マイクロ命令
によってＣＦ４フリップフロップ（すなわち、Ｐビット
）の状態を試験したうえで、主ル−チンへリターンする
。

それが二進ゼロであるから、エミュレータは第１２ｂ図
の完成ルーチンへ分岐する。

第１２ｂ図を参照するに、このルーチンは、フリップフ
ロップＣＦ１−ＣＦ３をゼロに対して試験する。

これらのフリップフロップがすべてゼロであるときは、
それはデータ転送が完了したことを意味する。

エミュレータは、次の命令の抽出を開始する。

したがって、エミュレータが、第６図のＩ１０表に含ま
れる情報を使って、リソースの利用可能性の判断につい
て完全な試験をすることができることは明らかである。

リソースが利用可能であってデータ転送操が完了してい
る旨の判断がされると、エミュレータは後続命令の抽出
を開始する。

この場合ＲＷＣである被指定リソースがビズイであると
きは、フリップフロップＣＦ１−ＣＦ’３の一つが二進
１にセットされる←すなわち、ＣＦ２フリツプフ□ツブ
）。

このことは、エミュレータが、位置ＧＲ２に貯えられ実
行中のＰＣＢ命令のＡアドレスを表わすシーケンス・ア
ドレス内容と位置ＧＲ７に貯えられたＰＣＢ命令におけ
る被指定Ａアドレスとの比較をするマイクロ命令の実行
をすることによって行われる。

この試験は、ＰＣＢ命令が自己へ分岐する必要の有無を
判断する。

両アドレスが等しい場合には、エミュレータは、Ｌと呼
ばれる一定のコード及びフリップフロップＣＦ１ないし
ＣＦ３の状態を位置ＧＲＣのＳＣＮコード・フィールド
に貯える（第４図）。

これは、ＥＳＰに対して、特定Ｉ１０操作が完了するま
で同−ＰＣＢ命令が繰返される旨の合図をする。

このとき、ホスト・システムは、利用可能な時間を他の
プログラム処理のために使う。

両アドレスが等しくないときは、エミュレータは、ＬＳ
Ｍのシーケンス・カウンタ位置におけるアドレス内容を
ＬＳＭ２０７−１のＢＣ位置にロードし、かつ、Ａカウ
ンタ位置のアドレス内容をＬＳＭのシーケンス・カウン
タ位置にロードする。

これにより、分岐操作が行われる。

つぎに、ＩＦＵｌｏｌ−３は、第１２ｂ図に示すように
、分岐アドレスが指定する命令をフェッチする。

以上の説明から明らかなように、本発明による構成は、
各種システム条件を指定する各種Ｉ１０命令中の任意数
の命令を迅速に処理することができる。

さらに、本発明によるエミュレーション・システムは、
処理過程の最もはやい時点において、目標システムのＩ
１０命令が有効に実行できるか否かを迅速に判断する。

そうでないと判断されたときには、ただちにＥＳＰを呼
出し、その命令が有効でないと判断された理由を示す状
態情報ヘリターンするＩ１０命令が実行可能であると判
断された場合においては、エミュレータは、エミュレー
タのソフトウェアであるＥＳＰがホスト・システム中の
利用可能な諸機能を使ってＩ１０命令の処理に必要な諸
操作を迅速に行えるような情報を提供する。

以上のほか、本発明によるエミュレーション装置は、多
数の表に含まれる情報を使い、目標システム・プログラ
ムの入出力制御命令の各種のものを完全に実施すること
ができる。

また、本発明によるエミュレーション装置は、制御命令
の継続的実行がシステム処理時間の損失を招く場合には
その旨の合図をする。

これにより、ホスト・システム全体の性能を向上させる
ことができる。

さらに、本発明によれば、目標システムの命令の処理中
に引用される諸表に含まれる各種項目のコード化を適当
にすることにより、目標システム・プログラムによって
加えられるある種のインターロック及び制限を緩和させ
ることができる。

こうして、本発明によるエミュレーション装置は、適正
な命令実行のために目標システムに存在する一部の制限
の影響を受けるような目標システム・プログラムを、一
層効率よく実行することができる。

この構成により、システム・オーバヘッドを大幅に低減
することができる。

当業者には、このほかの利点も明らかである。

当業者の技準水準を考慮したうえで説明の繁雑化を避け
るため、ブロック図によって本発明を説明した。

フリップフロップ回路、シフト・レジスタなどのエレメ
ント及び部品は、上記刊行物の記載その他当業者の技術
水準によって任意に選択できるものである。

個個のマイクロ命令に対する抽出コード・パターンにつ
いては説しなかったが、当業者は各種コーディグ形式か
ら適当なものを任意に選択できる。

この目的のためのコーディングの詳細については、１９
７０年版権のプレンティス・ホール社出版のニス・ニス
・ハツソン著「マイクロプログラミングの原理と実際」
と題する書籍を参照されたい。

上記説明に用いた用語について、次に簡単に補足する。

用語の説明 絶対アドレス：主記憶装置におけるノ・−ドウエアバイ
トの物理的アドレス アドレス・デベロップメントニ多数のアドレス・エレメ
ントに操作を加え、主記憶装置における位置の引用に使
われる絶対アドレスを計算するハードウェア機能 アドレシング：多数の仮想、論理、及び物理的手段のう
ちのいずれかにより対象を位置決めすること アドレス・スペース：あるフロセスに対応して区分され
た論理アドレスのセットであって、そのプロセスの実行
中にＣＰＵが絶対アドレスに変換することを許容される
もの アドレス・スペース語：セグメント表 語配列を指示する一つのプロセス制御ブロックにおける
二つの語のうちの一つ。

セグメント表語配列は、そのプロセスに関連したセグメ
ント表を定義する。

アドレス−シラブル： ＣＰＵハードウェアによって認
識された論理アドレスであって、通常は命令の被演算子
である。

ベース・レジスタ：セグメント・アドレシングにおける
一次エレメント−であって、各アドレス・シラブルにお
ける番号によって引用される。

境界アドレス・レジスタ：ソフトウェアにアクセスでき
る最低メモリ・アドレスを定義する可視ハードウェア・
レジスタ ＣＰＵ（中央プロセッサ・ユニット）：命令の通訳及び
遂行を制御する回路を含む計算機の一部分 チヤンネル：プロセッサ・サツシステムと周辺サブシス
テムとの間の通信手段。

物理的チャンネルと論理チャンネルとの二つがある。

物理的チャンネルはＩＯＣとＣＰＵとの間のノｈ−ドウ
エア接続である。

論理チャンネルは、主記憶装置ト単−周辺装置との間の
ソフトウェア通信経路である。

チャンネル・コマン）ｌ（ＣＣＥ）： チャンネル・プログラムにおける命令 チャンネル・コマンド語：ＣＣＥのエレメントｍ＝つの
チャンネル・コマンド語が一つのＣＣＥを構成する。

チャンネル・プログラム二周辺装置によって遂行される
べき特定のＩ１０操作を行わせる命令の列 互換性フィーチャ（ＣＦ）：フォラ（ｆｏｅ）・エミュ
レーションを与えるためホス） （ｈｏｓｔ ）システ
ムに含まれるロードウェア／ファームウェア 実効アドレス：セグメント表番号、セグメント表の項目
（ｅｎｔｒｙ ） 、及びセグメント相対アドレスから
なる論理アドレスであり、物理的アドレスに対する語。

これらのエレメントは、引用されているセグメントを最
終的に指示する特定セグメント・デスクリプタに至る道
を示す。

エミュレータ・サポート・パッケージ（ＥＳＰ）：エミ
ュレーションを与えるために必要なソフトウェア装置。

ＥＳＰは、互換性フィーチャ（ＣＦ）とサポート制御プ
ログラム（ＳＣＰ）との間のインターフェイスである。

エミュレータ：ハードウェア／ファームウェア／ソフト
ウェアの組合せ。

エミュレータは、（１）互換性フィーチャ（ＣＦ） （２） エミュレーション・サポート・パンケージ、
及び （３）周辺変換パッケージ を含む。

ファームウエア二制御記憶域などのハードウェア・ユニ
ットであって、マイクロプログラムを記憶し、かつ、マ
イクロプログラムされた制御の一形式を形成する。

ゼネラル・レジスタ：プロセスの遂行に使われる３２ビ
ツト・レジスタであって、一般に２進又はビット列デー
タを保持する。

ある種のゼネラル・レジスタはインデクシングに使われ
る。

インデックス：このシステムによって維持され操作され
るデータ構造体。

使用者にとってこの構造体が可視となるのは、使用者が
利用可能とするため又は位置決めのため特定のレコード
発生に対して示すキーとしてだけである。

インデクシング：符号付きの算術値によるアドレスの修
正 インデックス（変位）値：インデックス（変位）値とは
、情報項目をアドレスするためにベース・レジスタに対
して引用される被計算アドレス値（通常は互換性フィー
チャによって計算されインデックス・レジスタに格納さ
れる）である。

インデックス・レジスタ：インデクシングのために使わ
れるゼネラル・レジスタである。

インテグレーテッド・エミュレーション：シミュレータ
がこのシステム内に一体的に組込まれ、オペレーティン
グ・システムのもとで可能なかぎりシステム使用者ジョ
ブとしての外見をとり作動をする。

インターリーブ：メモリ・アクセス時間を短縮するため
にメモリ・モジュールに順次アクセスすること Ｉ１０コントローラ：特定のＩ１０サブシステムに対す
る基本的制御を与えるユニット Ｉ１０プロセス：主として周辺記憶装置又はＩ１０装置
と主記憶装置との間のデータの移動を取扱う同期可能な
システム・プロセス 論理チャンネル二チャンネルの項を見よ 主記憶装置：そこからの命令遂行ができるか又はそこか
らレジスタへ直接にデータをロードすることができるア
ドレス可能なすべての記憶装置磁気テープ・コントロー
ラ：磁気テープ装置を制御し、かつ操作する周辺サブシ
ステムのエレメント（周辺プロセッサ／制御ユニット参
照）マス記憶コントローラ：マス記憶装置を制御し、か
つ操作する周辺サブシステムのエレメント（周辺プロセ
ッサ／制御ユニット参照） 記憶管理：物理的記憶装置の割当て、再割当て、及びデ
ィスアロケーションに対する操作システム装置 マイクロプログラム：プロセッサの制御機能を実践する
ために使われるマシン・コードのセットマルチプレック
ス：時分割によることを通常とする記憶装置などのバー
ド・リソースをシェアすること オフセット：アドレスーデベロツフメントにおいて、セ
グメントの被アドレス部が始まるそのセグメント始点の
あとのバイト数 オペレーティング・システム：使用者ソフトウェアの効
果的サポートをするように設計されたベーシック・ソフ
トウェアのシステム 周辺プロセッサ／制御ユニット二チャンネルプログラム
を遂行しＩ１０操作を行うところのマイクロプログラム
された孤立プロセッサ 周辺変換パッケージ：ＥＳＰとホスト周辺サブシステム
・ハードウェア／ファームウェア・サポート装置とによ
って遂行される入出力変換アルゴリズム 周辺サブシステム・インターフェイス：フリースタンデ
ィングの周辺制御ユニットとＩ１０制御ユニットとの間
における伝送と制御に使われる標準的インターフェイス 物理的チャンネル：チャンネルの項を見よ物理的データ
構造体：媒体に物理的に記録された状態におけるデータ
編成の完全な定義 物理的Ｉ１０：記憶装置と周辺又は端末装置との間のデ
ータ転送を開始させかつ制御するところのオペレーティ
ング・シースチの一部分 物理的記憶領域：データを貯えるために使われるハード
ウェア。

各種の記録媒体及び記録／読出し用ハードウェアから１
よる。

プロセス制御ブロック：任意の与えられた時刻における
プロセスの状態を指定するに必要な情報を含むデータ構
造体（バードウニで定義され、認識できるもの） プロセッサ：ストアト・プログラムに応答してデータを
受取り、これに操作を加え、結果を出し、その演算順序
を制御することができる機能。

中央プロセッサをたんにプロツセと呼ぶことがあり、ま
た、中央プロセッサ、周辺プロセッサ、ハードウェア／
ソフトウェア・プロセッサに対する総称（ｇｅｎｅｒｉ
ｃ ）として使われる。

プログラム：問題を解くに必要な手続き及び関連情報の
仕様 プログラムの遂行ニブログラム仕様にしたがってするプ
ロセスの活動 相対アドレス：ある対象の他の対象に対する増加分／減
少分位置 リング：あるセグメントに対するプロセスの読出し、書
込み、及びアクセスの遂行を匍飯するところのセグメン
トの保護属性 セグメント：連続した主記憶装置の領域であってユニッ
トとして取扱われるもの セグメント化：主記憶装置を、単一の線形記憶領域では
なくセグメントと呼ばれる論理的グループに分けること セグメント・ベース：セグメントの今の原点。

これは、セグメント・デスクリプタ語のフイールドの一
つである セグメント・デスクリプタ：セグメントの特性を定義す
るか又はセグメント・デスクリプタな指示するところの
セグメント表の項目 セグメント化したアドレス：実効アドレスの項を見よ。

セグメント番号：％定のセグメントの標識であって、セ
グメント表の 番号（プロセスの各種セグメント
表及 一つを選ぶ）のセびその選ばれた表
グメント表項目からなる。

スタンド・アロン（互換性）・モード：非インテグレー
テッド形式のエミュレーションであって、これによれば
、ホスト環境が、エミュレートされた目標システムとし
て排他的に機能する。

システム・スケジューラ（５ｃｈｅｄｕｌｅｒ ）は仮
定されず、一つのシステムから他のシステムへ切換える
には、再初期化が必要とされる。

サポート制御プログラム：ＥＳＰが、特殊システム・モ
ジュールとともにプロセス・グループとして動作するよ
うに設計されていることを含むプログラム 以上図示説明した好ましい実施例について、本発明の技
術的範囲を離れることなく各種変更を加え得ることは当
業者には明らかである。

【図面の簡単な説明】

第１図は本発明による装置のブロック図：第１ａないし
１０図は上記ブロック図の各部の説明図；第２ａないし
２０図は各ユニットの説明図；第３図はロー力記憶装置
の説明図；第４及び５図は書式の説明図；第６図はＩ１
０表の説明図：第７ａないし７ｈ図は書式の説明図；第
８ａないし８ｊ図、第９ａないし９ｈ図、第１０及び１
１図、ならびに第１２ａ及び１２ｂ図はフロー・チャー
トである。 １００−１・・・・・・中央処理ユニット、１００−２
・・・・・・入出力コントローラ、１００−３・・・・
・・周辺サブミ′ステム、１００−４・・・・・・主記
憶装置サブシステム、１ｏｏ−ｓ・・・・・・記憶装置
インタフェイス・ジブシステム、１０１−１・・・・・
・データ管理・ユニット、１０１−２・・・・・・アド
レ制御ユニット、１０１−３・・・・・・命令フェッチ
・ユニット、１０１−４・・・・・・制御記憶インター
フェイス・アダプタ、１０１−５・・・・・・制御記憶
ユニット、１０１−６・・・・・・算術・論理ユニット
、１０１−７・・・・・・ローカル記憶ユニット、１０
２−１・・・・・・記憶管理ユニット、１０２−２・・
・・・・サービス・コード・ユニ７）、１０３−１・・
・・・・主記憶シーケンサ、１０３−２・・・・・・緩
衝記憶装置、１０３−３・・・・・・緩衝記憶名簿、１
０４−１ないし１０４−４・・・・・・記憶モジール、
１０５−１及び１０５−２・・・・・・周辺プロセッサ
装置。

Claims (1)

1. 【特許請求の範囲】 １ 複数の書式のうちの任意の一つにコード化された複
   数の命令を含む目標システム・プログラムの命令を処理
   しかつ実行するホスト・データ処理システムにおいて、
   該ホスト・システムは、固有モード及びエミュレーショ
   ン・モードの両方において動作する装置を含み、かつ げ）複数の部分を有する第１記憶装置であって、各部分
   は複数のアドレス可能な記憶位置を含み、上記複数部分
   の内の第１部分は上記目標システム・プログラムを貯え
   るように配置し、上記目標システム・プログラムはＯＰ
   コード文字と及び複数の制御文字をもつ少なくとも一つ
   の入出力命令を含み、上記複数の部分の内の第２部分は
   複数の表を貯え、上記各表は所定数のピットを夫々有す
   る多数のエントリを含み、該多数のエントリハ多数の異
   なったクラスの内の一つのクラスの目標システム資源の
   数に対応する数の複数のエントリであり、上記目標シス
   テム資源は、上記ホスト、システムに存在しておらずか
   つ入出力命令を実行するように通常動作する多数の目標
   システムの任意の一つに含まれるプログラム可能な編成
   の資源の異なった構成を指定する上記入出力命令を実行
   するために要求されること、 （ロ）上記第１記憶装置に結合され、上記入出力命令の
   実行時にその命令の上記制御文字内の所定の文字を記憶
   する複数の記憶レジスタと、？−） 上記複数のレジ
   スタに結合された算術及び論理装置と、 に）複数のマイクロプログラム・シーケンスを含む制御
   記憶装置であって、各マイクロプログラム・シーケンス
   は複数のマイクロ命令を含み、該マイクロ命令は、上記
   ホスト・システムが上記命令を実行するため上記目標シ
   ステムの一つのシステムの動作をエミュレートスる上記
   エミュレーション・モードにおいて動作するように条件
   づげられているとき、デコードされて上記第１記憶装置
   と、上記複数のレジスターと、及び上記算術及び論理装
   置の間における情報バイトの伝送の制御をする制御信号
   を発生すること、及び（ホ）上記算術及び論理装置と、
   上記複数のレジスタと及び上記制御記憶装置とに結合さ
   れており与えられる信号の状態を試験する分岐及び試験
   装置であって、上記制御記憶装置は、所定のシーケンス
   で上記複数のマイクロプログラム・シーケンスのおのお
   のを参照するように作動して、上記レジスタに記憶され
   た上記制御文字の異なったものを使うアドレス信号を発
   生するように上記算術及び論理装置を条件づげるための
   信号を発生することにより上記複数の表の夫々のエント
   リをフェッチし、上記各シーケンスは、上記分岐及び試
   験装置による上記エントリの対応するものの所定ビット
   の試験のため上記算術及び論理装置を条件づげるための
   信号を発生し、それによって上記ホスト・システムによ
   り上記命令の実行が要求されるとき上記１つの入出力命
   令のコード化によって指定された上記目標システム資源
   の異なったものの有効性及び利用可能性を検証しそして
   最小時間内において命令の実行が生じ得るかどうか決定
   すること、 から成るホスト・データ処理システム。 ２ 複数の異なった書式の任意の一つにコード化された
   異なった形式の入出力命令を含む目標システム・プログ
   ラムの命令を処理しかつ実行するデータ処理システムに
   おいて、該システムが、情報の受取り及び伝送をするよ
   うに相互接続された複数のレジスタと、該複数のレジス
   タへ結合された算術及び論理ユニットと、及び上記シス
   テム内の情報の伝送を制御するマイクロプログラム制御
   装置と、を含んでおり、上記システムが、エミュレーシ
   ョン動作モードで動作するとき、 （イ）アドレス可能な複数の部分を含む主記憶であって
   、上記目標システム・プログラムが該複数の部分の内の
   第１部分に記憶され、上記目標システム・プログラムは
   少なくとも一つの形式の入出力命令を含んでおり、該入
   出力命令は、上記処理システムが通常動作モードのとき
   上記処理システムが実行できない動作を指定するＯＰコ
   ート文字と、第１アドレス・フィールドに対応する第１
   グループのアドレス文字と、及び上記目標システム・プ
   ログラムを実行するように編成された目標システムの複
   数のチャンネル資源の少くとも一つを指定するようにコ
   ード化された少くとも一つの第１制御文字と、を含むよ
   うにコード化されること、及び （ロ）上記複数の部分の内の第２部分は複数の表を含み
   、各表は所定のベース参照アドレスによって位置決め可
   能であり、かつ各表は、上記異なった形式の入出力命令
   の実行のために要求されるとき上記プログラムによって
   指定できる複数の異なったタイプの内の１つのタイプの
   各資源の状態を定義するようにコード化された複数のエ
   ントリを含むこと、 を含み、上記マイクロプログラム制御装置が、（−ｆ）
   複数のマイクロプログラム・シーケンスを記憶する制御
   記憶であって、各マイクロプログラム・シーケンスは、
   上記主記憶の上記第２部分の一つの表と、上記複数のレ
   ジスタと、及び上記算術及び論理装置との間の情報エン
   トリの伝送を制御することにより、上記複数の異なった
   タイプの内の任意のタイプの資源の有効性と利用可能性
   を検証すること、 （ロ）上記制御装置へ結合されており、かつ上記算術及
   び論理装置と及び上記複数のレジスタの所定のものから
   信号を受取るように結合された分岐及び試験制御装置と
   、 ←→ 上記制御記憶は、制御及び分岐動作を指定するよ
   うにコード化された上記ｏＰコード文字に応答して上記
   分岐及び試験制御装置により初めに条件づけられて第１
   の主ルーチンへ分岐し、上記第１主ルーチンは、上記：
   ＊Ｉ脚記憶を条件つげして所定のシーケンスで上記ルー
   チンの異なったものを参照させる信号を発生することに
   より上記命令による試験のため指定された資源が上記目
   標システムにおいて有効でありかつ割当て可能であるか
   どうかを決定し、上記主ルーチンはこのルーチン内の指
   定された点においてマイクロ命令シーケンスを含み、該
   マイクロ命令シーケンスは、上記マイクロプログラム制
   御装置を条件づげして、上記指定された資源がビジーで
   あるとき上記命令の上記第１アドレス・フィールドに関
   しアドレス検査を実行させかつ上記資源が利用可能にな
   るまで上記命令のｏＰコード文字によって指定された上
   記動作に関する上記目標システム・プログラム内の他の
   要求を検出するための信号を発生して、上記システムを
   他の動作に対し解放すること、 から成ること、を特徴とするデータ処理システム。 ３ 目標システム・プログラムを記憶する一つの部分を
   含む複数の部分を有する主記憶と、複数の母線によって
   相互接続された複数のレジスタと、上記レジスタの内の
   ある一定のレジスタから信号を受取るように接続された
   算術及び論理装置と、及び内蔵した制御記憶に含まれる
   復号化マイクロ命令によるエミュレーション動作モード
   において上記主記憶と、上記レジスタと、及び上記算術
   及び論理装置の間のデータ伝送を制御するマイクロプロ
   グラム制御システムと、からなるデータ処理システムに
   より、複数の異なった書式の内の任意の一つを有する目
   標システム・プログラムの入出力命令であって夫々複数
   の文字を含むそのような入出力命令のエミュレーション
   を行う方法において （イ）上記データ処理システムに物理的に存在してはい
   ないが上記目標システム・プログラムの入出力命令によ
   り有効に指定できる複数の異なったクラスのうちの一つ
   のクラスにおける各資源の状態を定義するようにコード
   化された複数のエントリをそれぞれ含む複数の表を上記
   主記憶の第２部分に記憶する段階であって、上記各入出
   力命令は上記目標システム命令を実行するため要求され
   る資源を指定する複数の制御文字を含むこと、 （ｌ：Ｉ）上記複数の表の一つにおける上記複数のエン
   トりのうちの異なったエントリにアクセスするための信
   号を夫々発生する複数のマイクロ命令シーケンスを、上
   記クラスの内の所定の一つのクラスの資源の有効性及び
   利用可能性の状態を検証するために、上記制御記憶に記
   憶する段階と、 （／→ 上記入出力命令の夫々によって指定される資源
   の割当てに関する有効性と利用可能性を決定するため、
   上記マイクロ命令シーケンスを所定のシーケンスで実行
   して、上記匍」御文字のうちの対応するものを使って上
   記複数の表の異なったものの上記エントリのうちの所定
   のものにアクセスする段階と、 （−）上記資源の第１のものが無効もしくは割当てには
   利用不能であるとき又は上記マイクロ命令シーケンスの
   実行の完了時を検出するとき、上記マイクロ命令シーケ
   ンスの実行を終了させる段階と、及び （イ）要求されるフログラム援助を表示するメツセージ
   であって、実行される入出力命令の書式と及び検査され
   た資源の状態とを定める情報を含む所定の呼出しメツセ
   ージを発生する段階と、からなるエミュレーション７４
   ゜ ４ 目標システム・プログラムから成る複数の命令を記
   憶する一つの部分を含む複数の部分を有する主記憶と、
   複数の母線によって相互接続される複数のレジスタ、上
   記レジスタの中の一定レジスタから信号を受取るように
   接続された算術及び論理装置と、及び内蔵した制御記憶
   に含まれる復号化マイクロ命令によりエミュレーション
   動作モードにおいて上記主記憶と、上記レジスタと、及
   び上記算術及び論理装置の間のデータ伝送を制御するマ
   イクロプログラム制御システムと、からなるデータ処理
   システムにより、複数の異なった書式のうちの任意の一
   つを有する目標システム・プログラム内に含まれた入出
   力命令であって夫々複数の制御文字を含むそのような入
   出力命令のエミュレーションを行う方法において、 （イ）上記データ処理システムに物理的に存在してはい
   ないが上記目標システム・プログラムの命令により有効
   に指定できかつ上記目標システム命令の実行のため要求
   される複数の異なったクラスのうちの一つのクラスにお
   ける資源の状態を定義するようにコード化された複数の
   エントリをそれぞれ含む複数の表を上記主記憶の第２部
   分に記憶する段階と、 （ロ）上記複数の表〇一つにおける複数のエントリのう
   ちの異なるエントリにアクセスするため夫夫コード化さ
   れた複数のマイクロ命令シーケンスを、あるクラスの資
   源の有効性及び利用可能性の状態を検証するために、上
   記制御記憶に記憶する段階と、 （−ウ 上記マイクロ命令シーケンスのうちのあるも
   のを所定シーケンスで実行して、上記制御文字のうちの
   対応するものを使用する上記エントリのうちの所定のエ
   ントリにアクセスし、上記入出力命令によって指定され
   た資源の夫々状態を試験する段階と、及び に）上記入出力命令によって指定された上記資源がビジ
   ーでないことを検出したときに、上記目標システム・プ
   ログラムにおける上記複数の命令の次の命令を実行する
   ように上記データ処理システムを条件づげする段階と、 かうするエミュレーション方法。