JPS61256455A - 情報処理システム - Google Patents

情報処理システム

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JPS61256455A
JPS61256455A JP61103714A JP10371486A JPS61256455A JP S61256455 A JPS61256455 A JP S61256455A JP 61103714 A JP61103714 A JP 61103714A JP 10371486 A JP10371486 A JP 10371486A JP S61256455 A JPS61256455 A JP S61256455A
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JP
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address
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instruction
processing
memory
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Wang Laboratories Inc
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 命令の取出しと実行および支援オはレーションの実行の
機能強化をする装置と方法とに関する。
玉］」ＪＬ二区里 情報処理システムの演算速度に対する第一の制限は、情
報、即ち命令およびデータを、メモリと情報処理エレメ
ントとの間で移動させるために要する時間によって課せ
られる。例えば、命令およびデータはそれらを処理する
処理装置へメモリから移す必要があり、その結果が処理
装置からメモリへ移される。
従来技術では、メモリから処理装置へ命令やデータを修
す速度を増加させるためにキャッシュや先取り機構を用
いてきたが、一般的にある種の関連した問題を指向する
ものでなかった。その問題の第１は命令やデータを取出
す速度でなく、命令やデータを滑かに流すことに関して
いる。即ち、命令やデータを取出す速度を増加してみて
も命令やデータがなければ処理速度を増すことにならず
、取出し演算が極めて高速であっても命令やデータの取
出し演算を行うために処理を伴出させねばならない。第
２の問題は、メモリへの情報書込み領域にある。即ち、
キャッシュを用いたシステムにおいては、キャッシュに
入力した情報はメモリ内の情報に対応するよう継続的に
更新する必要がある。しかしながら、このためには一連
の演算を必要とし、データ処理演算の円滑な流れを阻害
する。
命令の単に簡単な演算の機能が向上されるのみという点
において「通常」の命令演算実行上別の問題が発生する
。しかしながら、はとんどのシステムにおいて、処理エ
レメントは命令の実行に関連するが、例えば、割込み、
トラップおよび分岐演算のように命令を直接実行しない
多くの演算を実行する必要がある。
最後の問題は、マイクロコービのロードや診断オ（レー
ションのようなシステムの支援オペレーションが、シス
テムの全体性能に影響する重要なデータ処理関連オペレ
ーション群を構成することである。そのため前述の支援
オはレーションを実行する効率と所要電力とがシステム
パフォーマンスに関連するものの、はとんどのシステム
においては二次的な処理に関係している。
以下に説明する本発明は従来技術の前記およびその他の
関連の問題を指向するものである。
発明の概要 本発明は、演算すべきデータと、当該システムの演算を
命令する情報とを記憶するシステムメモリ手段と、該情
報に対して演算する処理手段とを含む情報処理システム
に関する。本発明は第１の局面において、システムメモ
リ手段に記憶された情報のサブセットのコピーを記憶し
、そこから処理手段へ情報を提供するキャッシュ手段を
含む。
該キャッシュ手段はシステムメモリ手段から処理手段へ
接続され、サブセットに含まれた情報のコピーを記憶し
、かつ提供するキャッシュメモリ手段と、処理手段から
システムメモリ手段へ情報を書込む書込みご組合せ手段
とを含む。書込み２組合せ手段は処理手段とキャッシュ
メモリ手段の情報出力側から接続された第１と第２の入
力部と、システムメモリ手段ならびにキャッシュメモリ
手段の情報入力部とに接続された出力部とを含む。
書込み一組合せ手段はキャッシュメモリ手段に位置する
サブセットのコピーに含まれた情報に関するメモリ書込
みアドレスに応答してキャッシュメモリ手段からの対応
する情報を読取り、システムメモリ手段に書込むべき情
報とキャッシュメモリ手段から読取られる対応する情報
とを組合わせ、組合わされた情報をキャッシュメモリ手
段へ書込み、かつ組合わされた情報をシステムメモリ手
段へ供給する。
キャッシュの別の特徴において、キャッシュメモリ読取
り手段はさらに、サブセットに含まれていない情報に関
する読取りアドレスに応答してアドレスされた情報をシ
ステムメモリ手段から読取り、かつシステムメモリ手段
から読取られた情報をキャッシュメモリ手段へ書込み、
その中に含まれたサブセットの一部とするキャッシュメ
モリ書込み手段を含む。キャッシュメモリ書込み手段は
さらに、キャッシュメモリ手段の情報入力部からキャッ
シュメモリ手段の情報出力部に接続され、読取り情報を
キャッシュメモリ手段へ書込むのと同時にシステムメモ
リ手段から読取られた情報を処理手段へ供給するキャッ
シュメモリバイパス手段を含む。
本発明の別の特徴においては、処理装置は命令やオはラ
ンド（演算数）を処理装置に滑かに流すだめの取出し手
段を含む。この取出し手段は、処理装置のオペレーショ
ンに応答して、その各演算の最初に来る第１のエツジ（
ｅｄｇθ）と、該処理装置の各演算の実行の間に来る第
２のエツジとを有する処理装置クロック信号を供給する
手段を含む。
アドレス手段は処理装置手段のオにレーションに応答し
て処理装置のクロック信号の第１のエツジにおいてメモ
リ手段に次のオＲランビのアドレスを供給し、かつアド
レス手段が次のオイランドのアドレスを供給したとすれ
ば処理装置のクロック信号の第１のエツジの後の一定間
隔において、あるいはアドレス手段が次のオイランドの
アドレスを供給していないとすれば処理装置のクロック
信号の第１のエツジにおいてのいずれかで次の命令アド
レスをメモリ手段に供給する。また処理手段は処理装置
のクロック信号に応答して該信号の次に起る最初のエツ
ジにおいて次のオイラント９をメモリ手段から受取り、
かつ処理装置のクロック信号の次に起る第２のエツジに
おいてメモリ手段から次の命令を受取る手段を含む。
取出し機慣の別の特徴において、処理手段は、現在の命
令に応答して次の論理命令アドレスを提供する手段を含
み、オペランドに対する演算を実行する中央処理手段と
、次の論理オＲランドアドレスを発生させる手段を含み
命令に対して演算を実行する命令処理手段と、を含む。
アドレス手段はさらに９次の論理命令アドレスと５次の
論理オにランドアドレスとに応答して対応する次の命令
アドレスと次の第４ランドアドレスア ト３レス変換手段と、中央処理手段の演算に応答して次
の命令アドレスを記憶しかつ供給する次の命令のレジス
タ手段と、および命令処理手段の演算に応答して次のオ
にランドのアドレスを記憶しかつ供給する次のオペラン
ド９のレジスタ手段とを含む。
本発明のさらに別の特徴においては、処理装置は命令に
応答して処理手段の演算を制御するマイクロ命令を供給
するマイクロ命令制御手段を含む。
マイクロ命令制御手段はマイクロ命令アドレスに応答し
てマイクロ命令を記憶しかつ供給するマイクロ命令メモ
リ手段と、命令に応答してマイクロ′命令シーケンスの
最初のアドレスを供給する第４のマイクロ命令アドレス
手段と、およびマイクロ命令に応答してマイクロ命令を
順次選択する第２のマイクロ命令アドレス手段とを含む
。マイクロ命令制御手段はさらに、当該システムの決定
されタオイレーション条件でテストを行い、かつそのテ
ストの結果の真偽を指示する出力を供給するテスト状況
検出手段をさらに含む。第２のマイクロ命令アドレス手
段はテスト出力に応答して、もしテストが正しければ次
のマイクロ命令アドレスを供給し、第１のマイクロ命令
アドレス手段はテスト出力に応答して、テスト結果が正
しくなければ新しい初期マイクロ命令アドレスを供給す
る。
当該システムは支援オペレーションを行うシステム制御
手段と、データ処理手段とマイクロコード制御手段とを
含む少なくとも１個のデータ処理エレメントと、システ
ム制御手段から接続されシステム制御手段とデータ処理
エレメントとの間で情報を導く支援バス手段とをさらに
含む。前記の処理エレメントは、支援バス手段から接続
されエレメント支援手段と支援バス手段との間で指令ワ
ードを転送する指令レジスタ手段を有する支援手段を含
み、情報を含む制御ワードを含む指令ワード１のあるも
のが処理エレメントのオはレーションの現在モードを導
く。制御レジスタ手段は指令レジスタ手段から接続され
制御ワードを記憶し、かクロル−チンを供給する。処理
エレメントのマイクロコード制御手段は制御ワードに応
答して処理エレメントの制御ワードを支援マイクロコー
ド手段へ転送する。
各指令ワード９は、受取る側の処理エレメントを識別す
る目標フィールドと、目標の処理エレメントによって実
行すべき支援オペレーションを識別する命令フィールド
とを含む第１のセクションと、制御ワードあるいは現在
の支援オペレーションの結果として通信すべき情報を含
む情報フィールド９のいずれかを含む第２のセクション
と全含む。情報フィールド９は処理エレメントのマイク
ロコード制御手段におけるマイクロ命令アドレスと、処
理エレメントのマイクロコード制御手段から読取られた
か、また書込むべきマイクロ命令あるいはデータ処理手
段から読取られたか、あるいはそこへ書込むべきデータ
と、を含む。各制御ワードは処理エレメントが指令モー
ドにおいて動作すべきことを示すピッ゛トを含むモード
フィールドを含み、かつ処理エレメントのオはレーショ
ンは支援手段によって制御される。
本発明のその他の目的、利点および特徴は好適な実施例
についての以下の詳細な説明と添付の図面とを参照すれ
ば当該技術分野の専門家には理解される。
好適な実施例の説明 以下の説明は、本発明の現在の好適な実施例を含むコン
ピュータシステムの構成と動作とを記載する。以下の説
明において、当該システムの全体の構成と動作とは全体
的なブロック線図レベルでまず説明する。次いで、例え
ばデータ、命令、アドレス、プログラム制御ワードおよ
び割込みの構成および操作のような当該システムの基本
的な特徴ならびに動作原理について説明する。次いで、
当該システムの説明を、さらに詳細なブロック線図しば
ルで続け、当該技術分野の専門家が本発明をさらに理解
しやすく、さらに詳細なレベルまで展開する。
本発明をより明確にするために以下の説明を通して、参
照番号および図面においである種の数種めを行っておく
。まず、当該システムの関連部分あるいは関連情報を添
付図面の２頁以上にわたり継続する場合、これらの図面
の頁は１個の共通の図面番号で示し、図面の頁は末尾に
文字で指示することにより個々に識別するものとする。
例えば、第１０図があったとしてそれが３頁から構成さ
れる場合、第１０Ａ図、第１０Ｂ図および第１０Ｃ図と
言及するものとする。
当該システムの関連部分間の相互接続については２種類
の方法のいずれかで指示することができる。まず、説明
を判りやすくするには、当該システムの関連部分の間の
相互の接続を、配置ｓあるいはバスを描くのでなく、む
しろ共通の符号あるいは参照番号で指系すればよい。第
２の方法は、当該図面を構成する図面の頁をその文字の
示す順序で並置させて、一枚の大きい図をつくるように
複数の頁からなる図を作成すればよい。この場合、ある
種のバスや接続は図の頁の端で接続するようにし、バス
ならびに接続が１枚以上の図の頁にわたってつながるよ
うにする数種の図に出てくるシステムエレメントについ
ての参照番号は３桁あるいは４桁から構成される。少な
くとも２個（最右端）の桁が特定の図面における特定の
エレメントを示し、１桁あるいはせいぜい２桁（最左端
）が該エレメントが最初に出てくる図を示す。例えば、
特定のシステムエレメントが第１０図において１２）番
目のエレメントとして出てくるとすれば、そのエレメン
トは参照番号１０１２で示す。同様に、第３図において
９番目のエレメントとして最初に出てくるエレメントは
３０９で指示される。前述のように、そのような参照番
号は以下の説明に出てくる特定のエレメントに対して最
初に付与され、該エレメントに言及する場合はいつでも
説明の最後まで使用される。例えば、第３図において最
初に出てくるエレメント３０９は第１０図にも出てくる
場合３０９で言及され続ける。
最後に、かつ説明を判りやすくするため、いずれのフィ
ールド、ワードあるいは命令の最左端部分は、以下の説
明を通して最も重要な、即ち最高位のノ２イトあるいは
ピントとして言及される。同様に、いずれかのフィール
ド、ワードあるいは命令における最古側の部分は、重要
度の低い、即ち最低位のバイトあるいはビットを示す。
Ａ、ブロック線図の構成とオペレーション（第１図）第
１図を参照すれば、本発明を組込れたシステム１０２の
ブロック線図が示されている。図に示すように、システ
ム１０２は処理ユニット（ＰＵ）１０４、主メモ！Ｊ　
（ＭＭ）１０６　、システム制御二二ツ）　（ＳＣＵ）
１０８、および１個以上のサテライト（ｓａｔｅｌｉｔ
ｅ）処理ユニツ）　（ＳＰＵ）１１２を備えたシステム
バスインタフェース（ＳＢＩ）ＩＩＱを含む。これらの
エレメントはシステムバス（ＳＢ）　１１４に双方向的
に接続され、かつ該バスにより相互に接続され、該シス
テムハス１１４ハ、双方向性システムアドレス（ＳＡ）
バス１１６、双方向性メモリ制御（ＭＯ）バス１１７、
双方向性システムデータ（ＳＤ）バス１１８およびシス
テムバス制御（ＳＢＣ）　ＩＪンク１１９とから構成さ
れている。ＳＡババス１４とＳＤパス１１６とはそれぞ
れシステム１０２のエレメントの間でアドレスやデータ
を転送するためのものであり、一方ＭＯバス１１７はＭ
Ｍ１０６の動作の制御を行う。ＳＢＣＩＪンク１１９は
５Ｂ１１４ノ各種ノユーザ、例えばＰＵ１０４、ＭＭ１
０６、ＳＣＵ　１０８　オＪ：　ヒｓＢＩ　１１０　Ｋ
　Ｊ：　’）　ＳＢ　１１４へ０７クセスを制御する機
構を提供する。例えばＰＵ１０４．５ＣＵ１０８、ＭＭ
１０６および５ＢＩＩＩＯのようなシステム１０２のあ
る種のエレメントも支援リンク（ＳＬ）バス１２０によ
りさらに相互に接続されている。以下さらに下記するよ
うに、ＳＬババス２０はＳＣＵ１０８とシステム１０２
のあるエレメントの内部オＲレーンヨンとの間でアクセ
スや通信を提供する。
まずＰＵ１０４を参照すれば、ＰＵ１０４は処理制御さ
れて、即ちプログラムの実行の間受取られる命令によっ
て制御されてデータに対する演算を行う中央処理ユニッ
）　（ＣＰＵ）１２２を含む。以下詳細に説明すルｊ５
１Ｃ１ＣＰＵ　１２２　（！：、ＰＵＩＯ４）関連エレ
メントとは、ＣＰＵ１２２がその各サイクル当り１個の
マイクロ命令を、かつ１回に１個のマイクロ命令を実行
するようにしてマイクロプログラムニより制御［１１さ
れる。
ＣＰＵ１２２は主として、２進および１０進法の整数演
算ならびに論理演算を行い、以下に説明する種類の一般
的な命令を実行する。またｃｐｕ１２２は例えば命令ア
ドレス関連の計算のような′アドレス生成二二ソ）　（
ＡＧＵ）１２４を支援するある種のアドレス生成演算を
行う。さらに、ＣＰＵ１２２はこれも以下詳しく説明す
るシステムプログラム制御ワードを発生させ、かつ持続
する。またＣＰＵ１２２はマイクロ命令ブランチアドレ
スを発生させ、これも以下に詳しく説明するマイクロコ
ービシーケンサから受取られたリテラルフィールド９ヲ
用いてリテラルフィールド常数の演算を行う。第１図に
示すように、ＣＰＵ１２２はＳＬババス２０に接続され
たシステム１０２のエレメントの中の１つである。
ＣＰＵ１２２にはアドレス生成ユニット（ＡＧＵ）１２
４が付属しており、該ユニットは以下説明のように、マ
イクロ命令先取りおよび待ち行列機構を含む。
ＡＧＵ１２４は命令全取出し、命令のフィールドから、
該命令によって演算すべきオペランドを示す仮想アドレ
スを発生させ、これら命令を実行するためにマイクロ命
令ルー・チンを識別するアドレスを送る。ＡＧＵ１２４
はまた現在の命令フィールドから、実行すべき次の命令
の仮想アドレスを発生させる。
以下に詳しく説明するように、ＡＧＵ１２４とＣＰＵ１
２２とはそれぞれ命令演算および実行ユニットといえる
。ＡＧＵ１２４とＣＰＵ１２２とは個別に、かつ同時に
演算して、命令取出し、命令復号化、オにランド取出し
および命令の実行を重複して行い、ＰＵ１０４の内部性
能を向上させる。
ＣＰＵ１２２およびＡＧＵ１２４にはアドレス変換ユニ
ツト／キヤツシユ（ＡＴＵ／Ｃ）１２６が付属しており
、これはＣＰＵ１２２とＡＧＵ１２４とを相互に連結さ
せ、ＰＵ１０４と５Ｂ１１４との間のデータおよびアド
レスパス（ａｄｄｒｅｓｓ　ｐａｔｈ）として、ＰＵ１
０４の内部データおよびアドレスパスによってＡＴＵ／
Ｃ１２６への経路として作用する。前述のように、ＡＧ
Ｕ１２４は仮想アドレス、即ちプロセスのアドレス空間
に対する命令およびオペランドのアドレスを発生させ；
該プロセスはコープに対してプログラムを実行する構成
要素であって、かつアドレス空間およびプログラム実行
の現在の状態によって表わされる。
ＡＴＵ／Ｃ１２５はＡＣ，Ｕ１２４に対して作用し、例
えばＭＭ１０６から読取ったり、かつ書込むためにシス
テム１０２のアドレス空間内の対応する物理的アドレス
に仮想アドレスを変換する。またＡＴＵ／Ｃ１２６はＣ
ＰＵ１２２に対するキャッシュ機構として作用し、即ち
ＣＰＵ１２２の演算に先立ってオペランドと命令ヲ取出
シ、カッ記憶スル。ＡＴＵ／Ｃ１２６４ＣＰＵ１２２と
ＡＧＵ１２４と共に同時に作用する。
ＰＵ１０４は、ＰＵ１０４の他の演算、例えばＣＰＵ１
２２と同時に浮動小数点演算を行う浮動小数点ユニット
（ＦＰＵ）　１２８をさらに含む。ＦＰＵ１２８はＳＬ
パス１２０から接続された、システム１０２の別のエレ
メントである。
第１図に示すＭＭ１０６を参照すれば、ＭＭ１０６はデ
ータや命令を記憶する１個以上のメモリ二二ツ）　（Ｍ
Ｕ）１３０　、！：、ＭＵ１３０カラノ、アルイハＭＵ
１３０へのデータや命令の読取り、書込みを制御するメ
モリ制御ユニット（ＭＣＵ）１３２とを含む。ＭＣＵは
ＳＡババス１６、ＭＣバス１１７、ＳＤババス１８およ
びＳＢＣリンク１１９から接続され、ＳＬババス２０か
ら接続されたシステム１０２のエレメントの中の１つで
ある。
５ＣＵ１０８は主として全体のシステム制御および。客
寄 支援オ　　　う。第１図に示すように、ＳＯｏ　１０８
テム全提供する。また、５ＣＵ１０８は局部的な診断機
能を行い、かつ遠隔診断装置用のリンクを提供すること
ができる。５ｃＵｔｏｓのその他の機能には、停電時の
自動再開機能ならびにエラーロギングおよびシステムの
作動モニタリングを含むことができる。
５ＢＩＩＩＯおよび５ＰＵ１１２を参照すれば、５ＰＵ
１１２は周辺装置、例えばプリンタ、通信リンク、ター
ミナルおよびディスク駆動装置用のインテリジェント制
御装置／インタフェースである。５ＰＵ１１２は入出／
出力（工０）バス１３６を介して５ＢＩＩＩＱに接続さ
れている。５ＢＩＩＩＱは５ＰＵ１１２と協働して、工
○パス１３６およびシステムバス１１４の間の通信イン
タフェースとして作動し、周辺装置とシステム１０２の
エレメントとの間で情報を転送する。
Ｂ、演算の基本的特徴と原理（第２図、第３図、第４図
、および第５Ａ図、第５Ｂ図および第５Ｃ図） 前述のように、以下、データ、命令、アドレス、プログ
ラム制御ワードを含むシステム１０２のある基本的特徴
および演算ならびに割込み構造と演算について述べる。
Ｂ、１．システム１０２の全体の構成（第２図）以下詳
細に説明するように、処理二二ツ）　（ＰＵ）１０４ハ
主メモリ（ＭＭ）１０６をアドレスする装置、情報を取
出し記憶する装置、データの演算および論理処理用装置
、希望する順序で命令を順序付けする装置およびＭＭ１
０６と外部装置との間の通信を開始する装置とを含む。
！」」記１と乙二二 ＰＵ１０４は、その内部演算と関連して１６個の３２ビ
ツト汎用レジスタにおいて情報をアドレスする。
汎用レジスタはアドレス演算およびインデックス作用に
おいてインデックスレジスタとして、かつ固定小数点の
算術および論理演算においてアキュムレータとして使用
しうる。汎用レジスタは〇−１５の数で識別し、かつ以
下述べるように命令フォーマットにおいて４ビツトのＲ
フィールドにより規定される。ある種の命令により、数
個のＲフィールドを有することによって多数の汎用レジ
スタをアドレスする。
Ｂ、１．ｂ、制御レジスタ 制御のためにさらに１６個の３２ビツトレジスタが設け
られており、これらはアドレス可能の記憶装置の一部で
なく、即ち命令の実行においてアドレスしたり使用はで
きない。これらの制御レジスタはプログラム制御ワー）
”　（ＰＣＷ）の外部に存在する制御情報を保持し、か
つ操作する手段を提供し、該ワードは後述のようにシス
テム１０２に位置しプログラムと命令の実行に関する情
報を含む８バイトのワードである。
ＣＲＯからＣＲ１５までの１６個の制御レジスタの用途
と構成とについては当該技術分野の専門家には十分理解
される。システム１０２において、制御レジスタの役割
は以下の通りである。
ＣＲＯ高範囲 ＣＲＩ　　　　　保存領域バックチェイン（Ｂａｃｋ　
Ｃｈａｉｎ）ＣＲｚ　　　　　　システムスタックリミ
ットワードＣＲａ　　　　　低範囲 ＣＲ４修正割込みアドレス ＣＲ５先行命令割込みアドレス ＣＲ６−１１予備 ＣＲＩ　２−１３　時間、日付クロックＣＲ１４−１５
クロックコンパレータ 制御レジスタの全体構成について検討すれば、制御レジ
スタ１はプログラム呼出しの保護されたバックチェイン
とスーパバイザサービス用入口（スーパバイザ呼出し）
とを保持する。制御レジスタ２はスタックハンドリング
装置と関連し、システムスタックリミットワードと称さ
れる。制御レジスタ０および３−５はデバツギングエイ
ドと関連し、制御レジスタ１２−１５はクロックと関連
する。
Ｂ、１．ｃ、メモリ　リファレンス、セグメントおよび
に−ジテーブル システム１０２は、それぞれ有効メモリセグメントと関
連した、１バイト入口の、多数のローカルイージテ・−
プル（ＬＰＴＳ）を保持する。全てのメモリリファレン
スは前記テーブルの１個を用いて仮想メモリアドレスの
変換を行う。
纜−ジテーブルには１個以上のローカルベージフレーム
テーブルが関連しており、該テーブルは物理的メモリの
は−ジフレーム当り２ピツトノ情報、即ち１向の基準ビ
ットと１個の変動ビットとを含んでいる。機械語命令に
よりあるイージフレームにおける何らかの位置が引１用
されると常に、対応スルローカルヘーシのフレームテー
ブルエントリ（入口）の対応する基準ビットがセットさ
れてそのリファレンスを指示する。このリファレンスが
メモリ位置の修正を含む場合には、ローカルイージのフ
レームテーブルの入口における対応する変動ビットもセ
ットされ、その変動を示す。これらの入口がテストされ
て、オ竪レーティングシステム支援命令によりリセット
される。
Ｂ・１・ｄ、　　ＢＵ１０４による算術演算以下詳細に
説明するように、ＰＵ１０４の算術および論理ユニット
は長さが固定の二進法整数、長さが可変の十進法整数お
よび長さが固定か可変かいずれかの論理情報とを処理す
ることができる。
ＰＵ１０４により実行される算術および論理演算は以下
の５種類に入る；即ち固定小数点算術演算浮動小数点算
術演算、十進法の算術演算、十進法の浮動小数点算術演
算および論理演算である。これらの種類は使用するデー
タフォーマット、使用レジスタ、提供される演算、およ
びフィールド長さを示す要領とによって相違する。
Ｂ、１．θ、ＰＵ１０４とＭＭ１０６との間の情報転送
とアドレス例外（第２図） ＭＭ１０６とＰＵ１０４との間で伝達される情報と、Ｐ
Ｕ１０４が演算する情報とは８個のビット、即ちバイト
あるいはその倍数を論理単位として構成される。第２図
を参照すれば、システム１０２によって実行される情報
フォーマットが示されている。
図示のように、ワード９はそのアドレスが４の倍数であ
る４個の連続したバイトのフィールドとして規定され、
ダブルワードはそのアドレスが８の倍数である２個の連
続したワードのフィールドとして規定され、ハーフワー
ドはアドレスが２の倍数である２個の連続したバイトの
フィールドとして規定される。
以下さらに説明するが、システムデータ（ＳＤ）バス１
１８の幅は６４ビツト、即ち８バイト即ち１個のダブル
ワードであって、ＭＭ１０６とＰＵ１０４との間の全て
の情報はダブルワード９の形で転送される。
いずれの情報フォーマット、あるいは以下説明するいず
れの固定長さのオはランドフォーマットにおいても、フ
ォーマットを構成するビット、あるいはバイトは０から
始まって左方から右方へ連続的に番号が付されている。
メモリにおけるバイト位置はＯから始まって連続的に番
号が付され、各番号は対応するバイトのアト３レスと考
えられる。
メモリにおける一部のバイトは核部の最左端のバイトに
よってアドレスされ、核部におけるバイトの番号は演算
により暗に示されるか明示される。
以下さらに説明するように、システム１０２は拡張可能
の３１ビツトである２４ビツトの二進法アト０レスを使
用する。所定の装置において、システム１０２の最大の
アドレス可能の記憶容量の一部のみが利用可能である場
合、利用可能な記憶は通常アドレス０から始まる一連の
範囲の物理的アドレスである。オ被ランドのいずれかの
部分力゛−記憶装置の最大利用可能容量を越えて位置す
る場合はアドレス例外が確認される。データが使用され
、プログラムに割込みが起るとアドレス例外が確認され
る。
後述するように、システム１０２は複数の命令フォーマ
ットを実行し、その各々について下記する。
しかしながら、各命令は２個の主要部分から構成される
；即ち、実行すべき演算を規定する命令コードおよび該
演算に参加するオペランドの指示である。
Ｂ、２．ａ命令コート中 各命令フォーマットにおいて、命令の最も有意性のある
ハーフワードの痕初の、即ち最も有意性のあるバイトは
命令コード（ＯＰコード）フィールドを含む。ＯＰコー
ドフィールド 個のビットは以下示すように命令の長さとフォーマット
とを規定する： ビット位置　　　命令　　　　　命令 ００　　　　ハーフワード　　　　ＲＲｏｌ　　　２個
のハーフワード”　　　ＲＸｌｏ　　　２個のハーフワ
ード　Ｒ８，ＳＩ、Ｓ、ＲＬ。
またはＲＲＬ １１　　３個または４個の　　ＳＳまたはＳＳＩハーフ
ワード ＯＰコートリイールト９の第２のバイトは２個の４ビツ
トフイールド９あるいは１個の８ビツトフイールドのい
ずれかとして使用される。このバイトは以下の情＠を含
むことができる。
４ビツトオにラント９のレジスタ指定（Ｒ１、Ｒ２また
はＲ３）； ４ビツトのインデックスレジスタ指定（Ｘ２）　；４ビ
ツトのマスク（Ｍｌ）； ４ビツトのオにランド長さ指定（ＬｌまたはＬ２）；８
ビツトのオペランド長さ指定（Ｌ）；８ビツトの即値デ
ータ（１２）　；または４ビツトのスタックベクトル指
定（Ｓ）。
ある種の命令において、４ビツトフイールドあるいは最
初のハーフワードの全体の第２のバイトは無視しうろこ
とを注目すべきである。
命令の第２）第３および第４のハーフワードは後述のよ
うに、特定の命令に応じてフオニマッド　を変えること
ができる。
Ｂ、ｚ、ｂ、命令によるオペ２７ドのリファレンスシス
テム１０２において、命令はそのフォーマットに応じて
３個のオペランド９まで辱Ｒ１することができる。オペ
２ント９のリファレンスはさらに３種類にまとめること
ができる：レジスタに位置するオはランビニ即値オペラ
ンド、および主メモリ（ＭＭ１０６）におけるオペラン
ド、であって、かつ黙示あるいは明示ができる。
レジスタオペランドは一般的に浮動小数点あるいは制御
レジスタに位置することができ、かつ命令において、Ｒ
フィールド９と称される４ビツトのフィールドにおいて
レジスタｔ−識別することにより規定される。ある種の
命令に対してはオペランド９は黙示されたレジスタに位
置する。
即値オペランドは命令内に含まれ、即値オペランドを含
む８ビツトのフィールドはエフイールド９と称される。
ＭＭ　１０６におけるオペランドの長さは、１ビツトの
マスクにより黙示規定されるか、Ｌフィールド９と称す
る４ビツトあるいは８ビツトの長さのパラメータにより
規定される。ＭＭ１０６における第４ランドのアドレス
はアドレスの一部として全体的、即ちペースレジスタの
中味を用いるフォーマットにより規定される。全体レジ
スタにおけるアドレスはＢフィールドと称され、さらに
移動したアドレス（０でもよい）はＤフィールド９と称
される。
Ｘフィールド９は、ペースレジスタアドレスに追加され
るアドレスをインデックスレジスタにおいて指示する。
命令実行を説明するために、オペランドを第１、第２お
よび第３のオペランド９として指示する。一般的に、２
個のオペランド９が命令実行に参加し、その結果第１の
オペランド１に代替する。しかしながら、ある命令にお
いては、結果として第２のオにランドに代替することが
ある。最終結果を記憶することを除いて、演算のアドレ
シングあるいは実行部分に関係する全てのレジスタおよ
びメモリ位置の中味は不変のままである。
は４個の３　　）−であって、ＭＭ１０６において、−
貫したハーフワード境界に位置する必要がある。
第３Ａ図から第３工図までを参照すれば、９個の命令フ
ォーマットが示されている。９個の基本的す命令フォー
マットはフォーマツトコ−）”、　ＲＬ。
ＲＲ，ＲＲｌ、、　ＲＸ、　Ｒ３％ＳＩ、ｓ、ｓｓオヨ
ヒｓｓ工テ指示くれ、それらは一般的に実行すべきオペ
レーションを示す。
冊　レジスタからレジスタへのオペレーションを示ス；
ＲＬ　　レジスタからレジスタへの〔相対的〕オペレー
ションを示す； ＲＸ　　レジスタおよび割出された記憶のオペレーショ
ンを示す； 怒　レジスタおよび記憶のオペレーション全示す；ＳＩ
　　記憶および即値オはランドのオはレーションを示す
； Ｓ　　黙示オにランドと記憶のオペレーションを示す； ＳＳ　　記憶から記憶へのオにレーションを示す；およ
び ＳＳＩ　　記憶と即値オはラント９のオイレーンヨンを
示す。
Ｂ、３プログラム制御ワービ（第４図）前述のように、
システム１０２は各プロセスに対して、８バイトの長さ
で、適正なプログラム実行に必要な情報を含むプログラ
ム制御ワーｐ　（ｐａｗ）全保持する。ＰＧＷは状態お
よび制御情報、割込みコードおよび命令アトａ　ｖスと
を含む。一般に、ＰＣＷは命令の順序付けを制御し、現
在実行されつつあるプログラムに対するシステムの状態
を指示するために使用される。
命令のシーケンスを実行するために、ＰＵ１０４はＰＣ
ｗから命令のアドレスを取込み、その命令を実行し、命
令の長さによってＰＣＷの命令アドレスを増加する。次
いでＰＵ１０４はＰＣＷから新しく・命令アドレス全取
入れ、割込みあるいはＨＡＬＴ　（停止）工１０命令が
受取られるまでプロセスが継続する。
使用中即ち制御中のＰＣＷは現在のＰＣＷと称される。
現在のＰＣＷの記憶を介して、ＰＵ１０４の状態全欠の
検査のために残すことができる。新しいＰＣＷ、即ちＰ
ＣＷの一部を装填することによりＰＵ１０４の状態を変
えることができる。
ＰＣＷは１バイトの割込みコード、３バイトの命令アド
レス、２バイトの状態フィールドおよび１バイトのプロ
グラムマスクフィールドから構成され、１バイトは他の
目的に残しておく。
第４図を参照すれば、システム１１０２ｐｃの構成が示
されている。以下はＰＣＷにおける各ビットの機能の詳
細説明である。
ｐａｗビット　簡略記号　　　　機　能０−７　　　　
　　　　　　割込みコード８−３１　　　　　　　　　
現在命令アドレス状態フイールド エヱニニ血ヱ１２ユ ３２　　　　Ｗ　　　待機状態 〇−作動状態 ニー待機状態 ３３　　　　　Ｇ　　　制御モート９ 〇−通常動作モード １−制御モード ３４　　　　　Ｐ　　　メモリ保護阻害および特権命令
割込み ０−メモリ保護阻害、即ち 特権命令に割込まない １−メモリ保護阻害即ち 特権命令への割込み ３７　　　　　Ｉ　　　Ｉ１０割込みマスク０＝Ｉ１０
割込み使用不可 １　＝　エフ０割込み使用可能 ３８　　　　Ｔ　　　クロック割込みマスク０＝クロッ
ク割込み使用不可 ｌ−クロック割込み使用可能 ３９Ｍｆｉ械チェック割込みマスク ０−＠械チェック割込み使用 不可 １−機械チェック割込み使用 可能 ステー　スフイールビ ４０　　　　　Ｂ　　ｐｅｗシングルアドレス比較割込
み（トラップ） Ｑ　＝　ＰＳＷシングルアドレス比 較割込みが実施されない １＝ｐｃｗシングルアドレス比 較等値割込み ４１　　　　　Ｄ　　　シングルバイト修正割込み０＝
ニシングルバイト正割込 みが実施されていない ｌ＝特定バイトにおけるバイ トとの非等値比較割込み ４２　　　　Ｅ　　　Ｐ（Ｖ　範［ＦＩＪ込ミＱ　＝　
Ｐ（ｍ範囲割込み実施され ていない １＝特定のｐａｗ範囲における バイトとの非等値比較割込み ４３　　　　　Ｓ　　　シングルステップ割込み０＝ニ
ステップ外なし １＝次の命令実行後側込み ４４　　　　ＥＭ　　　修正割込み延長４５　　　８Ｔ
　　　ブランチによる割込み４６−４７　　　　　　　
予備 ４８−４９　　　ＣＯ状況コード プロクラムマスクフィールド９ ０＝オーバフローに割込まない １＝オーバフローが割込みをさ せる ５１ＤＯＩＱ進法オーバフローマスク Ｏ＝オーバフローに割込まない １＝オーバフローが割込み全さ せる ５２　　　　　ＥＵ　　　指数部アンダフローマスク（
浮動小数点命令） ０＝アンダフローに割込まない １＝アンダフローが割込みをさ せる ５３　　　８Ｇ　　有意性マスク（浮動小数点命令）０
＝オーバフローに割込まない １＝オーバフローが割込みをさ せる ５４．５５　　　　　　予備 予備バイト ５６−６３　　　　　　　予備 ｐｓｗ状態コートリイールト頁ＢＩＴＳ４８−４９）は
その機能については以下詳細に説明するが、セットし、
多くの命令によってテストし、ある種の命令によって変
更しうろことに注目すべきである。
Ｂ、４．アドレシング（第５Ａ図、第５Ｂ図および第１
）前述のように、オペランドは３種類にグループ化でき
る。即ち、ＭＭ１０６において明示されてアドレスした
オにランド、ＭＭ１０６における命令の流れの一部とし
て位置した即値オペランドおよびレジスタに位置したオ
ペランド“である。これらのオペランドはオペランド３
を参照する命令に応じてベース（ｂａｓｅ）を変位した
相対的あるいは直接的なアドレス発生によりアドレスで
き、これらアドレシングモードの各々については所定の
順序で以下に説明する。
８．４ａベース、変位アドレス生成 プログラムセグメントを簡単に移し換え、かつ入力、出
力および作業領域に対して弾力的な仕様を提供するため
に、ＭＭ１０６を参照する全ての命令は、前述し、かつ
システム１０２の以下の説明において詳述するが、完全
な２４あるいは３２ビツトのアドレスを採用することが
できる。
ＭＭ１’０６を参照するために使用されるアドレスは以
下の３種類の２進数字から発生する二三二二乙二二玉旦
は命令のＢフィールビにおいてプログラムにより規定さ
れる汎用レジスタに含まれる２４ビツト数である。Ｂフ
ィールドは各アドレス仕様に含まれている。ベースアド
レスはプログラムおよびデータの静的再配置手段として
使用できる。アレイ計算においてベースアドレスはアレ
イの位置を規定し、記碌処理においてはレコードを識別
できる。ベースアドレスは全てのメモリをアドレスする
。またベースアドレスは索引用にも使用しうる。
ゴニニ！コニ２二９四、は命令のＸフィールドにおいて
プログラムにより規定される汎用レジスタに含まれる２
４ビツトの数である。これはＲｘ命令フォーマットに規
定されたアドレスのみに含まれる。ＲＸフォーマット命
令は二重索引を可能とし、即ちプレイ内でエレメントの
アドレスを提供するために使用できる。
変位ｆｆ））即ちオフセットは命令フォーマントに含ま
れる１２ビツトの数である。これは各アドレス計算に含
まれる。変位はエレメント即ちベースアドレスを越えて
４０９５バイトまでの相対アドレシングを提供する。ア
レイの計算において、変位はエレメントと関連した多く
の項目の中の１個を規定するために使用できる。レコー
ドの処理において、変位はレコード内の項目の識別に使
用できる。
ば−ス変位アドレスの形成において、ベースアドレスと
インデックスとは符号なしの２４ビツト２進整数として
扱われる。変位も同様に符号なしの１２ビツト２進整数
として処理される。オーバフローを無視してるが２４ビ
ツトの２進数字として追加される。各アドレスはベース
を含むので、総和は常に２４ビツトの長さとなる。
プログラムハイースアドレス、インデックスあるいは変
位フィールド９において零の直を示す。零は対応するア
ドレス成分９ないことを示す。ペース、即ち零のインデ
ックスは、零の値がアドレス形成に使用されるべきであ
って、汎用レジスタ０の中味を参照しないことを意味す
る。このように、レジスタｏ２ベースレジスタとして使
用することにより必然的にプログラムの再配置を不可能
とする。零の変位は何ら特別な意義を有しない。（−ス
アドレスおよびインデックスの開始、修正およびテスト
は固定小数点命令、あるいはある種の分岐命令により達
成することができる。
Ｂ、４．ｂ、相対アドレス生成 相対的な命令フォーマツ）　（ＲＬおよびＲＲＬ）のア
ドレシングに対してはベースレジスタは不要である。現
在の命令アドレスは暗示されたベースアドレスであって
、相対的なオフセットが該ベースアドレスに追加され有
効アドレスを形成する。このフォーマットの使用はある
種の分岐命令に限定される。
ＭＭ１０６を参照するために使用する相対アドレスは以
下の３個の２進・種麹から発生する：】亘二血土１上二
二は暗示されたベースアドレスである。そのため、もし
例えばＸとＬの値が零であれば、命令はそれ自体分岐す
る。
インデックス閃は命令中に規定されるとすれば、命令の
Ｘフィールドにおいてプログラムにより規定される汎用
レジスタに含まれる２４ビツトの数である。
相対的オフセラ１４は命令におけるビットの数から２４
ビツトの数まで伸ばされる。
相対的アドレスの形成において、前記３個の数字はオー
バフローを無視した符号なしの２４ビツト２進整数とし
て追加される。さもなければ、相対アドレス生成に関す
る規則はベース変位アドレス生成規則と同じである。
Ｂ、４．ｃ、直接アドレス生成 アドレス０−４０９５はベースアドレスあるいはインデ
ックスが無くても生成可能である。この特性は例えば、
ＰＣＷおよび汎用レジスタの中味が保存され、かつプロ
グラムスイッチの間復帰する必要のある場合使用される
。これらのアドレスはさらに、例えば古いＰＧＮと新し
いＰＣＷのような一定の目的に対してシステム１０２が
使用する全ての保存アドレスを含む。
Ｂ、４．ａ、アドレス変換（第５Ａ図、第５辺および第
５Ｃ図）アドレス変換は、ユーザの仮想アドレス空間内
の位置、即ちユーザのプログラムあるいはプロセス内の
アドレス空間内の位置を参照する仮想アドレスを、ＭＭ
１０６の位置を参照する物理的アドレスに変換するプロ
セスである。
システム１０２　用のＭＭ１０６ハページフレームへ局
部的に論理的に組織され、かつ後述するように３１ビツ
トまで拡大し付加的なアトレシンゲスに−スを提供スる
２４ビツトのアドレスによりスパンされる、バイトでア
ドレス可能のランダムアクセスメモリ（ＲＡｍ　）から
構成される。
第５Ａ図を参照すれば、ＭＭ１０６はそれぞれ、ＭＭ１
０６のアドレス空間内で特定のページフレームを識別す
る１３ビツトのに一ジフレーム番号フィールドと、ペー
ジ内の位置を識別する１１ビツトのバイトインデックス
フィールド９とから構成される。本実施例においては、
各ページフレームは２にノミイトの情報を含み、２にバ
イトの境界に整合し、正確に１４−ジの情報を含む。以
下さらに・　説明するように、ＭＭ１０６は１，２．４
あるいは８バイトのバイト整合書込み操作ならびに８バ
イトの二重ワードと整合した読取り操作を支援する。
例えばディスク記憶装置に位置する仮想メモリ空間は論
理的にページとセグメントとに分割される。第５Ｂ図に
示すように、仮想メモリアドレスはそれぞれ、仮想アド
レス空間内で仮想ページを識別する１３ピツトの仮想に
一ジインデックスフイールド９と、仮想ページ内の位置
を識別する１１ビツトのバイトインデックスとから構成
される。
また、仮想ページのサイズは２にバイトであって、２に
バイトの境界から開始する。物理的には各ページは例え
ばディスクプラッタの１セクタを占有する。セグメント
の方は１メガ（財）バイトの境界で始まるページのブロ
ックである。仮想メモリの被−ジは必要に応じて、後述
するように、ＭＭ１０６の使用可能なページフレームに
コピーすることができる。システム１０２は、ＭＭ１０
６において物理的に利用可能なメモリの量より大きいデ
ィスク記憶装置において命令およびデータについて、同
時に１Å以上のユーザに対して仮想アドレス空間を提供
することができる。しかしながら、命令とデータとはＭ
Ｍ　１０６に介在する必要があるので、処理されている
間に仮想メモリからＭＭ１０６へ必要に応じてコピーで
きる。仮想メモリからＭＭ１０６へ情報をコピーするプ
ロセスはイージングと称され、２にバイトの単位、即ち
１イージにおいて達成される。さらに、プログラム命令
を実行可能な前に、アドレス変換と称する変換をその中
で規定された仮想アドレスに対して実施し、仮想アドレ
スを物理的アドレスに変換する必要がある。
アドレス変換機構の一部は１個以上のＲ−ジテーブルか
ら構成され、各ユーザの作業あるいはプロセスに対して
ページテーブルがありかつ各Ｊ　−ジテーブルはＭＭ１
０６のページフレームに対して対応した作業の仮想アド
レス空間をマツピングさせる。ページテーブルの各入口
は例えば主メモリにページが存在するか、かつ各ページ
に対して読取りおよび書込み保護が行われているか否か
とは関係なく仮想ベージアドレスに関する情報を含んで
いる。
アドレス変換機構あ第２の部分はセグメント制御レジス
タ（ＳＣＲ）ｓ、即ちタスクのＭＭ１０６ページテーブ
ルのアドレスおよび対応するタスクが実行される場合仮
想メモリの所定セグメントに対してその他の関連情報が
ロー費テれるＰＵ１０４レジスタから構成されている。
第５・０図全参照すれば、仮想アドレスを物理的アドレ
スへ変換するプロセスが示されている。アドレス変換の
第１のステップはＭＭ　１０６の一一ジテーブルが仮想
アドレスに対するＲ−ジフレーム番号全含んでいるか否
か検出することである。もし含んでおれば、ＰＵ１０４
がこの１３ピツへの数を１１ビツトの仮想バイトインデ
ックス（オフセット）と連結して第５Ａ図に示すように
２４ビツトの物理的アドレス全形成する。次いで、ＰＵ
１０４はこの物理的アドレスを用いてＭＭ１０６におけ
るデータにアクセスする。仮想アドレスに対してページ
テーブルかに一ジフレーム番号全含んでいないとすれば
、ＰＵ１０４は仮想メモリから使用可能なページフレー
ムへの仮想ページのコピーを開始し、タスクのページテ
ーブルにおいて選定したページフレームの番号を記録す
る。次いでタスクが実行を再開できる。
Ｂ、５０割込み機構 最後に、システム１０２は入力／出力Ｃｌ１０）装置、
即ちＰＵ１０４において、システムに対する外部条件の
結果としてＰＵ１０４が演算の状態を変えうるようにす
る割込み機構を含む。システム１０２の実現においては
５種類の割込み状況が確認される；即ちＩｌｏ　、クロ
ック、プログラム、スーパバイザ呼出しおよび機械チェ
ックである。
スーパバイザ呼出しを除く各種類の割込みは永続的に指
定されたＭＭ１０６の位置において「新」と「旧」の２
個の関連したＰＣＷｓを有する。割込みは情報全記憶し
、割込みの原因を識別し、現在のＰＣＶｆ：その古い位
置において記憶し、■Ｍを新しい位置において現在のＰ
ＧＷにすることを含む。
割込みのスーパバイザ呼出しは永続的に規定されたＭＭ
１０６の位置において新しいＰＣＷのみを有する。しか
しながら、スー・ξバイザの古いｐａｗの呼出しはシス
テムスタックの頂部に記憶される。
古いＰ口１は割込みの時必要なＰＵ１０４の状況の情報
を有する。もし、割込みによって阻止されるプログラム
の結論において、割込みが実施され、古いＰＧＷを現在
のＰＣＷにした場合、ＰＵ１０４は割込みの前の状態に
戻され、割込まれたプログラムが継続する。
割込みは命令単位の間で、即ち一方の命令の実行後で、
かつ次の命令の開始の前に許容され、かつ割込み可能命
令に対しては割込み実行中に行われる。割込みに先行す
る命令が完了する要領は割込みの原因によって変りうる
。命令は完了、停止、アボート（ａｂｏｒｔ）、抑制、
あるいは再開が可能である。
割込みの各種の種類を簡単に検討してみると；Ｉ１０割
込みは、Ｉ１０装置からの信号にＰＵ１０４が応答する
手段を提供し； クロック割込みはシステム内にセットされた調時状況に
ＰＵ１０４が応答する手段を提供し；プログラム割込み
は命令やデータの使用が不適正なために発生し； スーパバイザ呼出しの割込みはスーパバイザ呼出し命令
の発生から発生し；および 機械チェック割込みは機械の故障の発生に起因する。
システム１０２の基本的特徴ならびに原理のあるものに
ついて説明してきたが、次にシステム１０２のエレメン
トの作動について説明する。
Ｃ，ＰＵＩＱ４の詳細説明（第６図、第７図、第７Ａ図
および第８図） 第６図、第６Ａ図、第７図および第８図を参照すれば、
ＣＰＵ１２２）ＡＧＵ１２４およびＡＴＵ１０１２６の
それぞれについての詳細ブロック線図が示されており、
以下この順序で説明する。第６図、第７図および第８図
はその順序で左から右へ横に並べればよく、第６図の下
に第６Ａ図を置くと、ＰＵ１０４の部分の全体ブロック
線図を構成することになる。第６図、第６Ａ図、第７図
および第８図を以下の説明のために並べることが好まし
い。前述のように、ＡＧＵ１２４とＣＰＵ１２２とは個
別に、かつＡＴＵ／Ｃ１２６と同時に作動して命令の取
出し、命令の復号化、オペランドの取出しおよび命令の
実行をオーバラップさせる。以下はＣＰＵ１２２）ＡＧ
Ｕ１２４およびＡＴＵ／Ｃ１２６ｔその順序で説明し、
かつこれらエレメントの全体的および協働動作を説明す
る。これらエレメントのあるものについての特徴のある
ものは説明の便宜上、これら３個のエレメントの全ての
動作を説明した後に説明する。
Ｃ０１ｃｐｕ１２２（第６図および第６Ａ図）まず第６
図および第６Ａ図を参照すれば、前述のＣＰＵ１２２は
プロセスの制御によって、即ち、プログラムの実行中受
取られる命令の制御によってデータに対して演算する。
以下詳しく説明するようにＣＰＵ１２２と、ＰＵ１０４
の関連エレメントとはマイクロプログラムにより制御さ
れ、ＣＰＵ１２２はＣＰＵの各サイクル毎に１個のマク
ロ命令と、一時に１個のマイクロ命令とを実行する。
ＣＰＵ１２２は２進と１０進の整数の算術および論理演
算を行い、かつ前述したタイプの一般的な命令を実行す
る。また、ＣＰＵ１２２はＡＧＵ１２４を支援しである
種のアドレス生成演算、例えば分岐命令アドレス計算を
行う。ＣＰＵ１２２はさらに、これも前述したシステム
のプログラム制御ワードヲ発生し、かつ保持する。また
、ＣＰＵ１２２はマイクロ命令分岐アドレスを生成させ
、以下詳細に説明するマイクロコート９シーケンサから
受取ったリテラルフィールビニを用いてリテラルフィー
ルビの一定演算を実施する。また前述のように、ＣＰＵ
１２２は＄ノ之ス１２０と接続したシステム１０２のエ
レメントの中の１個である。
第６図および第６Ａ図に示すように、ＣＰＵ１２２は中
央処理装置（ＣＰ）　６０２）マイクロコードシーケン
サ（ＭＳ）６０４およびＣＰＵ支援リンクバスインタフ
ェース（ＣＰＵ−５ＬＩ）６０６とを含む。第６Ａ図に
示すＭＳ６０４およびＣＰＵ　−ＳＬＩ　５Ｑ５は、Ｃ
ＰＵ１２２）λＧＵ１２４およびＡＴＵ／Ｃ１２６を説
明した後に以下説明する。
ＣＰ６０２を参照すれば、ＣＰ６０２は、例えばデータ
やアドレスに対して算術および論理演算を実行するため
に、３２ビツトの算術および論理二二ツ）　（ＡＬＵ）
６０８　ト関連ｃＤ　ＡＬＵ　シフ　ｐ　（ＡＬＵＳ）
６１０　ト全含む。
ＡＬＵ５Ｑ８へのデータ入力は、それぞれ３２ビツトの
Ａポート（ＡＰ）バス６１２および３２ビツトのＢポー
）　（ＢＰ）バス６１４から接続された３２ビツトのＡ
ＬＵ　Ａ入力ポートおよび３２ビツトのＡＬＵ　Ｂ入力
ポートを介して提供される。第６図に示すよ５Ｋ、ＡＰ
ババス１２とＢＰババス１４とには後述する複数のデー
タ源と出力側とが設けられている。
ＡＰババス１２およびＢＰババス１４に対する前述のデ
ータ源の１つはそれぞれレジスタファイル（ＲＦ）６１
６の３２ビツトのＡおよびＢ出力側であって、該ファイ
ルは本発明の実施例においては３２ビツト幅で２５６ワ
ート９のレジスタファイルである。
ＲＦ　６１６　Ｋ対”ｊる３２ビツトのデータ入力はレ
ジスタファイルのデータマルチプレクサ（ＲＦＤＭ）　
６１８から提供され、該マルチプレクサは３２ビツト（
１ワード°）データＢ　（ＤＢ）バス６００からの第１
の３２ビツト入力側と、３２ビツトのＧ　ハ、１．６２
０からの第２の３２ビツトの入力側とを有する。
ＡＧＵ１２４とＡＴＵ／Ｃ１２６の以下の説明において
さらに説明するように、ＤＢババス００はＰＵ１０４の
第１の内部データバスであって、ＣＰＵ１２２）ＡＧＵ
１２４およびＡＴＵ／Ｃ１２６とに連結される。
第６図に示すように、Ｃパス６２０はＡＬＵＳ６１０の
３２ビツトの出力側から接続されている。Ｃバス６２０
からＲＦＤｍ６１８へのパスは、ＡＬＵ６０８とＡＬＵ
Ｓ６１０の演算による結果を、例えば繰返し演算スるた
めＲＦ６１６のデータ入力側に戻すことができるように
設けられている。
Ｃバス６２０からも３２ビツトの作業用レジスタＡ　（
ＷＲＡ）　６２２および３２ビツトの作業用レジスタＢ
　（ＷＲＢ）　６２４が接続サレテオリ、ｗＲＡ６２２
ト５ＲＢ６２４の出力側はそれぞれＡＰババス１２とＢ
Ｐババス１４とに接続されている。これらのデータバス
によって、ＡＬＵ６０８とＡＬＵＳ６１０の演算の結果
がそれぞれＡＰババス１２とＢＰババス１４とへ、例え
ばＡＬＵ６０８のＡおよびＢポートの入力側あるいは以
下説明するプログラム制御ワードレジスタへ戻ることが
できるようにする。
３２ビツトの双方向性データバスが双方向性のＡｙｔ？
−））ランシーバ（ＡＰＩ）を介してＡＰババス１２と
ＤＢババス００との間に設けられ、データがＤＢハス６
００とＡＰ　ハス６１２との間で転送できるようにする
。このパスは例えばＡＬＵ　５Ｑ８／ＡＬＵＳ６１０の
演算結果をＤＢババス００へ転送あるいはＤＢババス０
０からのデータをＡＬＵ　６０８のＡ入力ポートへ転送
するために使用しうる。
ＡＰババス１２とＢＰババス１４とにはさらにＡ＃？−
トマルチプレク丈（ＡＰｍ）６２８とＢポートマルチプ
レクサ（ＢＰＭ）６３０からのデータ源が設けられてお
り、それらは複数のデータソース（源）からの情報をそ
れぞれＡＰババス１２およびＢＰババス１４とへ選択的
に転送しうる。次に以下説明するように、ＢＰババス１
２に関連したデータ源は主として算術演算に係り、部分
的に上述のように、ＣＰ６０２とＤＢ　’バス６００と
の間のデータ転送、即ちデータに対すルオペレーション
に係る。ＡＰババス１４に関連したデータ源は主として
システムプログラム制御ワード、および命令アト０レス
の計算、即ちシステムオ（レーションの制御に係る。
まずＡ２ｍ６２８を参照すれば、Ａ２ｍ６２８の第１の
入力側は当該技術分野の専門家には周知のように、２進
のＡＬＵ　６０８／ＡＬＵＳ　６１０において１０進法
の算術演算を実行するために使用される１０進の補正常
数ＤＣＣから構成される。前記の第１の入力側へのその
他の接続には前述の制御レジスタからの入力側ＣＲと、
アドレス計算に使用される変位フィールド”ＤＳＰとを
含むことができる。ＡＰＭ６２８の第２の入力側は、こ
れも当該技術分野において周知のように、ＭＳ　６０４
から提供される汎用マイクロ命令リテラルフィールドか
ら構成されている。この経路は例えば、マイクロ命令分
岐アドレスを発生させ、あるいは以下に説明するプログ
ラム制御ワードレジスタである機械の内部レジスタを操
作する上でリテラル常数を提供するために使用しうる。
第６図および第６Ａ図に示すように、ＡＰババス１２に
はまた。　ＣＰｔＬＳＬＩ　６０６に関する以下の説明
において説明するＣＰＵ−ＳＬＩ　６０　からの双方向
性接続が設けられている。
ＢＰＭ６３０を参照すれば第６図と第７図とに示すよう
に、ＢＰＭ６３０への第１の入力は現在実行されつつあ
る命令を表わすＡＧＵ１２４からの３２ビツトの入力で
ある。第２の入力は、６４ビツトのＰｆｆレジスタ（Ｒ
Ｃ′ｗＲ）　６３２に位置する現在のプログラム制御ワ
ー１　（ＰＧＷ）の６４ビツトを３２個組合せたものか
ら構成され、これらの３２ビツトは現在実行されつつあ
る命令を表わす、ＰＣＷの部分を構成する。第６図にさ
らに示すように、Ｐ（ｎ６３２にはＢＰ）Ｚス６１４か
らの３２ビツトの入力側が設けられ；このＰＣＷＲ６３
２の入力側は、現在実行されつつある命令を表わすＰＣ
Ｗの部分を構成し、かツ一般的ニ、ＰＣｗＲ６３２カラ
ＢＰＭ６３０ニ提供サレる３２ビツトに対応する。ＣＰ
６０２の誠路はＡＧＵ１２４およびｐｃＷＲ６３２から
の現在の命令入力側と、ＰＣ′ｗＲ６３２への現在の命
令の出力側とを含むことにより、ＣＰ６０２がＰＣＷな
らびに現在の命令を操作しうるための手段全提供する。
前述のように、これらのＰＣＷと命令操作とはＡＧＵ１
２４ｔ”支援して、例えば命令アドレスに関連する計算
ならびに分岐アドレス演算のようなアドレス生成演算を
含む。
第６図と第７図とに示すように、前述のＢＰババス１４
の接続と演〜算とには、バッファ）”　（ｂｕｆｆｅｒ
ｅｄ）　−レジスタ（ＢＲ）バス６３４を介してＡＧＵ
１２４の入力へＡＬＵ６０８の出力側から提供される３
２ビツトの出力が関連している。この経路は、ＣＰ６０
２が例えばＣＰ６０２によって直接ＡＧＵ１２４へ計算
されるブランチアドレスを提供することができる。
第６図に示すように、命令アドレスレジスタ（ＩＡＲ）
６３６はＢＲババス３４から、かつＡＰババス１２まで
接続されている。ＩＡＲ５３５は順番に接続された２個
のアドレスレジスタから構成されている。
第１のレジスタはその入力側をＢＲハス６３６から接続
している、次の命令のアドレスレジスタであって、次に
実行すべき命令のアドレスを記憶する。
次の命令アドレスレジスタは２乃至４のカウンタにより
増分されて次の命令アーレスを発生させ、この増分は現
在実行されつつある命令のサイズ、即ち３２．４８また
は６４ビツトに関するＡＧＵ１２４からの情報に応答し
てマイクロコードルーチンにより制御される。
第２のＩＡＲ６３６レジスタはその入力を次の命令アド
レスレジスタの出力側から接続され、出力が好バス６１
２に接続されている、現在実行されつつある命令のアド
レスを記憶する命令アドレス実行レジスタである。以下
説明のように、これらのレジスタ、かつ特に次の命令ア
ドレスレジスタはＰＣＷの一部を構成し、例えば命令の
分岐演算に使用される。ＡＴＵ／Ｃ１２６およびＣＰＵ
１２２）ＡＧＵ１２４およびＡＴＵ／Ｃ１２６の協働動
作についての以下の説明で説明するように、ＡＴＵ／Ｃ
１２６による命令の通常の順序の実行中、命令アドレス
が生成される。
最後に、第６図と第７図に示すように、ファイルデータ
出力が、パンツアト９・ファイルデータ（ＢＦＤ）バス
６３８を介してＣＰ６０２からＡＧＵ１２４が提供され
、該バスはＲＦＤＭ　５１８の出力側から接続されてい
る。この軌道はデータが、ＲＦ６１６への書込みと同様
に以下説明のＡＧＵ１２４レジスタファイルへ書込みで
きるようにする。前記データの例としてはＤＢババス０
０からのデータおよび、前述した汎用レジスタおよびベ
ースアドレスのよ５　すＣＰ６０２アドレス計算の結果
を含む。
ＣＰＵ１２２について説明したので、次にＡＧＵ１２４
について以下説明する。
Ｃ，２，ＡＧＵ　１２４　（第７図および第７Ａ図）前
述のよ５　Ｋ、　ＡＧＵ　１２４の機能は命令を取出し
、命令のフィールド９から、該命令により演算すべきオ
ペランド３についての仮想アドレスを生成させ、かつこ
れら命令を実行するためのマイクロ命令ルーチンを識別
するアドレスを取出すことである。
第７図に示すように、ＡＧＵ１２４の主要なエレメント
はｃｐｕ１２ｚによる命令の実行に先立って命令を取出
し、かつ記憶するための命令ラッチ（ＩＬ）７０４を備
えた命令待ち行列（ＩＱ）７０２を含む。以下説明する
ように、マイクロ命令ルーチンのアドレスを取出すため
に使用する命令コー）”（ＯＰコード）フィールドなら
びにマイクロ命令ルーチンにより演算すべきオペランド
を識別するオペランド関連フィールド９を命令から抽出
するに必要なロジックを含む。
オペランドのアト３レシングに関して、前述のようにオ
ペランドに関する情報を含む命令フィールｒは、オペラ
ンドを含むレジスタあるいはオペランド９のアドレスの
計算に使用しうるアドレス情報を含むレジスタを規定し
うろことに注目すべきである。典型的なオペランド９の
アトレシング演算において、オペランド９は特定化され
たベースアドレスに関して識別することができる。この
場合、命令ノ中オイラント９に関連したフィールド９は
ベースアドレスを含むレジスタを識別する第１のフィー
ルド９と、ベースアドレスからのオフセット、即ちベー
スアドレスに対するオペランド９の位置を含む第２のフ
ィールドを含むことができる。オペランドの実際のアド
レスは次いで、識別されたレジスタカラベースアドレス
を読取り、かつオフセットをベースアト０レスに追加す
ることにより検出される。
以下詳細に説明のように、ＡＧＵ１２４はアドレスの計
算に使用される情報を記憶するためのアドレス生成レジ
スタフアイル（ＡＧＲＦ）　７０６　’＆：含む。
ＡＧＲＦ７０６は例えばベースアドレスを記憶するよう
定められたレジスタを含むことができる。
ＡＧＲＦ７０６にはＡＧＲＦセレクトロジック（ＡＧＲ
ＦＳ　）７０８が関連しており、該論理はＩＱ７０２か
らのオペランド１アビレシングフイールト“を受取り、
対応するアドレス出力ｔ−ＡＧＲＦ　７０６と、オにラ
ンビアドレス計算において算術演算を実行するために使
用されるけた上げ合計伝播加算器（Ｃ８ＰＡ）７１０と
へ提供する。
最後に、ＡＧＵ１２４は仮想アドレスマルチプレクサ（
ＶＡＭ）　７１２および仮想アドレスレジスタ（ＶＡＲ
）７１４とを含む。さらに以下説明するように、ＶＡＭ
７１２ハＡＴＵ／Ｃ１２６へのオペランド９と命令アド
レスとの供給源であって、このため、ＡＧＵ１２４のオ
イラント９アドレス出力側、即ちＣ３ＰＡ　７１０の出
力側から、かつＣＰＵ１２２の次の命令アドレス出力側
、即ち、ＩＡＲ６３６から、かつＢＲババス３４を介し
て提供される次の命令アドレスから接続されている。
以下説明するように、ＭＡＲ７１４は、例えばメモリか
らメモリへの転送のような、ある種のアト９レシング操
作に用いられるバッファレジスタで・ある。
Ｃ，２，ａ　ＡＧＲＦ７０６およびＡＧＵ１２４出力論
理（第７図）前述のように、ＡＧＲＦ７Ｑ５は現在実行
している命令のフィールドから、これら命令により演算
すべきオにラント９に関する仮想アダレスを発生させる
情報を記憶するレジスタファイルである。前記情報の例
としては、システム１０２のアーレンング構造において
前述したように、ば−スアドレス、インデックスアドレ
ス、変位および第４ラント９レジスタアドレスとを含む
。
本実施例において、ＡＧＲＦ　７０６は３２ビット幅で
１６ワート３のレジスタファイルであって、該ファイル
はＡＧＲＦＳ　７０８によりアト３レスされ、かつＢＦ
Ｄバス６３８を介してＣＰ　６０２からのデータ入力を
受取る。この点に関して、ＧＰ６０２が、例えば命令分
岐アドレスを発生する上でＡＧＲＦ７０６に記憶される
情報のあるものに対してアクセスする必要のある限りに
おいては、ＡＧＲＦ７０６の中味のコピーがその目的に
対してＲＦ６０８に記憶されることに注目すべきである
。
前述のように、ＡＧＲＦ７０６の３２ビット仮想アドレ
ス出力側がＣ３ＰＡ７１０への１つの入力側として設け
られ、一方第２の出力側がＩＱ７０２から設けられてい
る。以下の説明のように、ＩＱ７０２から設けられたＧ
ＳＰＡ７１０入力端は、インデックスの相対アビレシン
グ即ちエレメントに対するアゝレスあるいはＡＧＲＦ　
７０６の出力として提供されるぺ−７スアドレスを生成
させるために使用される。
Ｃ３ＰＡ　７１０　（７）出力側の方はｖＡＭ７１２へ
の１ツの入力側として提供される。ＢＲババス３４から
ＶＡＭ７１２６の第２の入力側が設けられており、該・
２ス６３４は前述のように、ＣＰ６０２のＡＬＵ　６０
８の出力側から接続されている。前述のように、ＶＡＭ
　７１２への前記ＢＲバス６３４の入力にヨッテＣＰ６
０２カ例えば仮想分岐アドレスを直接生成かつ提供でき
るようにする。
ｖＡＭ７１２への第３ノ入カバｖＡＲ７１４カラ提供す
れ、ＭＡＲ７１４は本実施例においてはＶＡＭ　７１２
の仮想アドレス出力側から入力側が接続されて（・る２
個の並列の３２ビツトレジスタで構成される。
ＭＡＲ７１４は特にメモリからメモリへの演算、即ち一
方のアドレス位置から第２のアドレス位置へ情報を転送
するため連続した順序で１つ以上の読取りおよび書込み
が行われる演算において使用される。
第７図と第８図とに示すように、ＶＡＭ７１２の出力側
は仮想アドレス（ＶＡ）バス７００　を介してＡＴＵ／
Ｃ１２６に提供され；前述のように、ＡＧＵ１２４によ
って提供される仮想アドレスはＡＴＵ／Ｇ１２６によっ
て物理的アドレスに変換される。ＶＡＭ７１２の出力側
も前述のように、ＶＡＲ７１４の入力側へ、かつＤＢバ
バス００へ接続される。
Ｃ，２，ｂ、　ＩＱ７０２および工Ｌ７０４　（第７図
および第７Ａ図 前述のように、ＩＱ７０２は指令の実行のために下記す
るＡＴＵ１０１２６のキャッシュから命令を取出し、命
令フィールドを復号化して仮想アドレスを発生させ、か
つこれら命令を実行するためマイクロ命令ルーチンを識
別するディスパッチアト３レスを生成させる。前述のよ
うに、ＡＧＵ１２４とＩＱ７０２とは独立して、かつｃ
ｐｔｙ１２２およびＡＴＵ／Ｃ１２６と協働して動作す
る。ＡＧＵ１２４とＩＱ　７０２とには独立した制御機
構、詳しく有限状態機械が設けられる。前記制御機構の
構造と作動については特にＩＱ　７０２の構造と動作に
ついての以下の説明を読めば当該技術分野の専門家には
十分理解されるので説明の都合上第７図には示していな
い。
システム１０２をまず参照すれば、ＩＱ７０２により取
出され、かつ復号化された命令は前述の命令と同様本実
施例においては長さが３２ビツト（４バイト）、４８ビ
ツト（６バイト〕あるいは６４ビツト（８バイト）であ
る。各命令の溌初のバイトは実行すべき演算を規定する
命令コード（ＯＰコード）フィールドから構成されてい
る。残りの命令バイトはオ（ラント９関連のフィールド
を含み、それぞれ１個以上のバイトと命令により演算す
べきオペランドに関する情報を含んでいる。以下説明す
るように、この情報は主としてオペランド“のアト９レ
シングに関する。
まず命令のオペランド関連フィールドについて検討する
。これらフィールド３の例としては前述のようにオ被う
ンド全含むレジスタを規定するＲ１、Ｒ２およびＲ３フ
ィールビと、即値オペランドを含むエフイールドとを含
む。Ｂ１およびＢ２フィールドはベースアドレスを含む
レジスタを規定し、一方Ｄフィールド９は変位フィール
ビを含むレジスタを規定し、Ｘ２フィール−はアドレシ
ングインデックスフィールト９を含むレジスタを規定す
る。前述のように、前記フィールドが関係するレジスタ
はＡＧＲＦ　７０６に位置し、命令フィールドはＡＧＲ
ＦＳ７０８を介して前記命令フィールドに対応するＡＧ
ＲＦＳ７０８全アドレスするために使用しうる。その他
のオペランド関連フィールドはオペランドの長さを規定
するしフィールドと、スタックベクトルを含むＳフィー
ルド９と、マスクを含むＭフィールドとを含み、またこ
れらフィールド９のあるものはＡＧＲＦＳ７０８レジス
タに関し、かつ対応する。
前述のフィールドの中、Ｒ２）Ｒ３、Ｘ２）Ｂ１および
Ｂ２ならびにＤＩおよびＤ２フィールドを含ムサブセッ
トは仮想アドレスを発生するために直接使用され。この
アドレシングサブセットの中、Ｒ２）Ｒ３、Ｘ２）Ｂｌ
およびＢ２フィールド９は、それらの仮想アドレスがＡ
ＧＲＦ７０６に位置するレジスタを規定し、そのためこ
れらフィールドはＡＧＲＦ７０６へのアドレス入力とし
て提供される。Ｒ２）Ｒ３およびＸ２フィールドはＩＱ
　７０２の出力側ＡからＡＧＲＦ７０６アドレス入力側
へ直接提供され、一方Ｂ１およびＢ２フィールビがＩＱ
　７０２の出力側ＢからＡＧＲＦＳ７０８を介してＡＧ
ＲＦアドレス入力側へ提供される。第７図に示すように
、ＡＧＲＦＳ　７０８にはＢＲババス３４からの別のア
ドレス入力側が設けられ、該入力側はＡＬＵ６０８の出
力側から筬続されており；この峠跡はＰＣＷ関連アドレ
シング、即ち命令分岐アト９レシング用に用いられる。
最後に、前述のようにＤｌおよびＤ２フィールド９はエ
レメントに、即ちベースアドレスに関連するアドレシン
グに対して変位、即ちオフセットを含む。そのため、Ｄ
ｌおよびＤ２フィールド９はＲまたはＢフィールド９ア
ルス入力に応答してＡＧＲＦ７０６から提供される仮想
アドレスに追加され、したがってＩＱ７０２出力側Ｃか
らＣ５ＰＡ７１０への入力として提供される。
命令ＯＰ　コードフィールド 前述のようにＩＱ　７０２は、命令からＯＰコードフィ
ールド ためマイクロコービルーチンを識別するディスパッチア
ドレス全生成する際他の情報と共にこれらのフィールｒ
を用いる。
ＯＰココーフィールｒはＩＱ　７０２の出力側りからデ
ィスパッチアドレスゼネレータ（ＤＡＣ）７１６の入力
側へ提供される。ＤＡＣ７１６はディスパッチアドレス
を生成させるのに必要なロジックを含み、かつ前述し、
かつ第６図と第７図とに示すように、以下さらに述べる
ＭＳ６０４ヘデイスパツチアドレス出力を提供する。最
も単純な状態において、ＤＡＧ７１６はディスパッチア
ドレス出力を介して直接ｏｐコードをＭＳ６０４を通す
ことができ、ＯＰココーフイールト９はＯＰコート１フ
ィールド９により指示される演算を実行するためにマイ
クロコー）”／ｌ／−チンを選定するため直接使用され
る。その他の状態においては、ＤＡＣ７１６は例えば命
令を完成し、かつ命令を準備する状態、停電あるいはシ
ステム開始演算、クロックおよびデバッグベンディング
状態、ページ境界状態、命令モード状態、ＩＱ　７０２
への書込み状態あるいはディスパッチ阻止状態に必要な
ディスパッチアドレスを提供する。また、ＤＡＣ７１６
は、例えば命令分岐演算においてアドレスの有効性をチ
ェックし、かつアドレスが無効になると対応するディス
パッチアドレスを提供するアト３レスコンパレータを含
む。ＤＡＧ７１６ｉｄ、ＤＡＧ７１６が従来のものであ
り、かつ当該技術分野の専門家に十分理解される限り詳
しくは説明しない。
最後に、かつ前述し、かつ第６図と第７図に示すように
、ＡＧＵ１２４は現在実行すべき命令を表わす出力ｉ　
ＣＰＵ　１２２に提供する。この３２ビツトの出カバＯ
Ｐコードフィールド の次の一連の２４ビツトを含み、工Ｑ　７０２の出力側
Ｅから命令レジスタの実行（工ＲＥ）７１８の入力側へ
提供される。工ＲＥ７１８の出力側の方は前述し、かつ
第６図と第７図とに示すようにＢＰＭ６３０の入力側へ
接続される。
工Ｑ７０２とＩＬ　７０４の外部接続および演算につい
て説明してきたが、次にＩＱ　７０２とＩＬ　７０４の
詳細構造トオはレーションについて以下説明スル。
再び、システム１０２のＩＱ７０２により取出されかつ
復号化された命令全参照すれば、前述のように長さが３
２ビツト、４８ビツトあるいは６４ビツトである。即ち
、命令は長さが整数倍数の７・−フワート９であって、
一方ワードについては３２ビツト、・・−フワードは１
６ビツトと定義ずみである。
各命令の第１のバイト（８ビツト）は実行すべき演算を
規定する命令コート”（ＯＰコー白から構成されている
。残りの命令バイトはオペランド関連フィールドヲ含み
、該フィールドは１個以上のバイトからなり、かつ命令
により演算すべきオペランドに関する情報を含む。
第７Ａ図全参照すれば、ＩＱ　７０２と工Ｌ　７０４の
詳細構造が示されている。ＩＬ　７０４は、ＤＢババス
００から接続され、ＩＱ　７０４へ３２ビツトの出力を
提供する３２ビツトの入力側を有する３２ビツト（１ワ
ービ）のランチとして示されている。本実施例において
、ＩＬ　７０４は、それぞれＤＢババス００から接続さ
れＩＱ　７０２へ１６ビツトの出力を提供する１６ビツ
トの入力側を有する、２個の並列１６ビツト（ハーフワ
ー−）のランチとして実行される。一方のラッチはＤＢ
ババス００に現われる３２ピントワードの高位ノ１−フ
ワート９を受取り、かつ提供し、一方他方のラッチは低
位のＩ・−フワード全受取りがつ提供する。
ＩＱ　７０２は、それぞれＩＲｏ　７２０、ＩＲＩ　７
２２）ＩＲ２７２４およびＩＲ３　７２６として指示さ
れる４個の１６ビント（ハーフワード９）の命令レジス
タ（　ＩＲ）を含むものとして第７Ａ図に示されている
。ＩＲ３７２６のデータ入力側はＩＬ　７０４の高位の
ハーフワードから直接接続されている。ＩＲ２　７２４
、ＩＲｔ７２２およびＩＲＯ　７２０のデータ入力側は
、それぞれＩＭＯ７２８、工ＭＩ　７３０およびＩＭ２
　７３２として指示される入力マルチプレクサを介して
提供され、それらの入力側の方はＩＬ７０４から、かつ
命令レジスタの他方のレジスタの出力側から接続されて
いる。
第７Ａ図に示すように、１Ｍ２７３２の入力側、したか
ってＩＲ２　２７４の入力側はＩＬ　７０４０２個の１
６ビツトの出力側およびＩＲ３　７２６の１６ビツトの
出力側から接続されている。ＩＭＩ　７３０　したがっ
てＩＲＩ　７２２の入力側はＩＬ　７０４の２個の１６
ビツトの出力側、ＩＲ３　７２６の１６ビツトの出力側
およびＩＲ２　７２４の１６ビツトの出力側から接続さ
れている。
そのため、ＩＱ　７０２は１６ビツト「即ちハーフワー
ドのセグメントに分割される６４ビツトのレジスタから
なる。ＩＱ７０２のセグメントは個々のセグメントある
いは１個以上のセグメントからなるブロックとして、か
つ１個以上のセグメントの倍数だけ順方向、即ちＩＲ３
７２６からＩＲＯ７２０の方向にシフトすることができ
る。ＩＬ　７０４は命令を記憶した別の３２ビツト、即
ち°２個のセグメントを提供スる。ＩＬ　７０４の３２
ビツトは２個のセグメントブロックとして１個以上のセ
グメントの倍数だケＩＱ　７０２へ順方向にシフトでき
る。
したがって、ＩＱ７０２およびＩＬ　７０４からな不命
令待ち行列の全体容量は９６ビツト、即ち４ワードまた
は８ハーフワードのセグメントである。
可能なら６４ピツ）ＳＳＩフォーマント指令を除いて、
命令の待ち行列はしたがって常に少なくとも２個の命令
を含む。さらに、選定可能のセグメントの整数倍だけセ
グメン）６るいはセグメントのブロックを命令待ち行列
がシフトできることによって、その中に含まれた命令が
順方向にシフトできるようにして、現在復号化されつつ
ある命令の中の第１のセグメントがＩＲＱ７２　　Ｋ、
第２のセグメントがＩＲＩ　７２２に位置するようにさ
せる。現在の命令に続く命令は同じ量によって順方向に
シフトされ、そのため復号すべきＩＱ７０２を介して命
令が連続的に流れる。この点罠関して、かつＣＰＵ１２
２）ＡＧＵ１２４およびＡＴＵｌｏ　１２６についての
協働オはレーションに関する以下の詳細に説明するよう
に、ＩＱ　７０２は命令待ち行列制御機構は、ｌＲ２７
２４トＩＲ３７２６トが令ニナル毎ニＡＴＵ／ｃ１２６
カラ命令の別の３２ビツトを取出そうとする。
前述のように、ＩＱ　７０２は現在復号化されつつある
命令の第１のセグメント（ビット０−１５）がＩＲＯ７
２０に位置し、第２のセグメント（ビット１６−３１）
がＩＲＩ　７２２に、第３のセグメント（ピッ）　３２
−４７）　カＩＲ３７３２に位置する等のように演算す
る。まず、命令オはランドブイールドび前述のＩＱ７０
２の出力側Ａ，　ＢおよびＣとを検討すれば、第７Ａ図
に示すように、前述のＩＱ　７０２１４５力１１１ＪＡ
（Ｒ２）Ｒ３、オ！ヒＸ２　フィール）”）　ｉｌ；１
．ＭＩ７３０のビット１２−１５から接続され；工Ｑ７
０２出力側Ｂ　（ＢＩおよびＢ２フィールド９）はｌＲ
１７２２の出力ビット０−３から、かつＩＭ７３０の出
力ビットＯ−３から接続され、かつＡＧＲＦＳ７０８に
位置するマルチプレクサによってシングル４ビツト出力
に組合わされ；かつＩＱ　７０２出力Ｃ　（１）１およ
びＤ２フィールド）はＩＲＩ　７２２のぐアト４−１５
から接続される。命令ｏＰコードフィールド９およびＩ
Ｑ７０２の出力側りおよびＥを検討すれば、第７Ａ図に
示すように、ＩＱ　７０２の出力側Ｄ　（　ＯＰコート
９フィールドａ）はｒＲＱ　７２０の出力ビット０−７
から接続され、３２ビツトのＩＱ　７０２の出力側Ｅ（
現在実行されつつある命令）がＩＲＱ　７２０の出力ビ
ット０−１５オ！びＩＲ　７２２　Ｏ出カビ−）０−１
５から接続されている。これらＩＱ７０２の出力と各種
の命令フォーマットの前述のフィールｒと全比較した結
果、前述の命令フィールｒは前述のＩＱ７０２の出力側
に対して選択的に提供しうる。
ＡＧＵ１２４の構造ならび和演算について説明したので
、ＡＴＵ７Ｃ　１２　６の構造と動作とについて次に以
下に説明する。
ｃ．３．　ＡＴＵ　　１２６　（第８図）前述のように
、アドレス変換ユニツト／キヤツシユ（ＡＴＵｌｏ：）
　１２６はＰＵ１０４と、システム１ｏ２のその他のエ
レメントとの間のデニタおよびアドレスパス（経路）と
して動作する。％に，　ＣＰＵ１２２とＡＧＵ１２４と
は相互に、カつＯＢバ，（　６００とｖＡハス７００ト
ヲ介シテＡＴＵ／Ｃ１２６ニ連結サレ、Ａ′ｒＵ／Ｃ１
２６ハ前記エレメントとＳ′Ａバ，’．　１１６　オよ
びＳＤ　ハス１１８との間の連結を形成する。ＡＴＵ／
Ｃ１２６ハ、ＡＧＵ１２４により提供される仮想アドレ
スを、システム１０２の物理的アドレス空間、例えばＭ
ＭＩＱＱ内の対応する物理的アドレスへ変換し、キャッ
シュ機構として動作し、ＣＰＵ１２２の演算に先立って
オペランドならびに命令を取出しかつ記憶する。この点
に関して、かつ以下に説明するように、ＡＧＵ１２４と
ＣＰＵ１２２とはＡＴＵ１０１２６と共に動作し、命令
取出し、命令復号化、オはランド取出しおよび命令実行
をオーバラップさせる。
第８図に示すように、ＡＴＵ／Ｇ　１２　６はアドレス
変換ユニット（ＡＴＵ）８０２　、！ーデータキャッシ
ュ（ＤＣ）８０４とを含み、それらについてはその順序
で説明する。ＡＴＵ８０２はＶＡバス７０ｏとＳＡババ
ス１６トＯ間のアダレス経路を含み、かつ仮想アドレス
を物理的アドレスに変換するキャッシュ機構を部分的に
含む。ＤＣ　８０４はＤＢババスｏｏトｓＤハスｌ１８
トの間のデータ経路であって、命令やオイラント９を取
出し、かつ記憶するキャッシュ機構を含む。キャッシュ
機構が当該技術分野の専門家に周知である限り、ＡＴＵ
８０２とＤＣ　８０４との従来のキャッシュ機構の詳細
については以下詳しく説明しないととに注目すべきであ
る。しかしながらＡＴＵ８０２とＤＣ８０４の本発明に
関連する特徴については詳細に説明する。
Ｃ，３，ａ、　ＡＴＵ８０２　（第８図）前述のように
、ＡＴＵ８０２は命令やオはランドに関する仮想アドレ
スをＡＧＵ１２４から受取り、これらの仮想アドレスを
、システム１０２の物理的アト０レススは−ス即ちＤＣ
８０４またはＭＭ１０６における命令やオＲランドの対
応する物理的アドレスに変換スる。仮想アドレス物理的
アドレスへの変換操作についての前述の説明について簡
単に触れてみると、仮想アドレススペースが情報を含む
論理は一ジに分割され、仮想ページ内の情報はバイトレ
イルまでアドレスしうることが示された。システム１０
２の物理的アドレススＲ−スはページフレームに分割さ
れ、各ページフレームは情報の１個の仮想は−：）ヲ含
み、その中の情報もバイトレベルまでアドレス可能であ
る。特定のページフレームに位置する情報の特定の仮想
ページは、システム１０２によって現在実行されつつあ
る演算に依存しており仮想バージはシステム１０２の物
理的アドレススば一ス、即ちＭＭＩＱ５と、仮想メモリ
例えば、必要に応じてディスクユニットとの間でスワッ
プされる。
仮想および物理的アドレスはそれぞれ２４のアドレスビ
ットから構成される。仮想アドレスはアト３レスされた
情報を含む仮想ページｔ−識別する１３ビツトの仮想ペ
ージ数フィールｒと、仮想バージ内の特定バイトの情報
の位置全確認する１１ビツトのノＺイトインデックスフ
ィールｒとから構成される。対応する物理的アドレスも
同様に、仮想アドレスのページ数フィールｒに対応する
１３ビツトのページフレーム番号フィールド９と、仮想
アドレスのバイトインデックスフィールト０に対応スる
１１ビツトのバイトインデックスフィールｒとから構成
されている。仮想ページと、該仮想バージを含むよう定
められた対応する物理的ページとの間で１対１でバイト
アドレスが対応するこトニ注目すべきである。即ち、仮
想ページと物理的ページフレームとの間に可変関係があ
り、該関係においてページフレームは対応するページや
ページフレームの内部構造に位置しない仮想バージを保
持するようにされている。そのため仮想アドレスの物理
的アト“レスへの変換は本質的に仮想バージ番号フィー
ルド９を対応するｄ−９フレ一ム番号フィールド９への
変換である。仮想アト０レスのバイトインデックスフィ
ールド９は直接、即ち変換することなく対応する物理的
アドレスのバイトインデックスフィールド３として用い
ることができる。
さらに、プログラムの内部構造は一般的に、命令のシー
ケンスおよびデータエレメントのグループが一連のアド
レス位置、即ち、順次隣接したアドレスを占めるもので
あることに注目すべきである。そのため、所定のページ
内で多数のアドレス変換が行われ；即ち仮想アドレスお
よび対応する物理的アドレスのバイトインデックスフィ
ールＶのみが、例えば命令シーケンスの中の次の命令あ
るいはデータエレメントの群から次のデータニレメント
ラ選定する上で変更可能である。しかしながらば−ジフ
レームフィールド変換に対するバージエレメントは、バ
ージと４−ジフレームの境界を横切る際圧発生する。
さて第８図を参照し、かつＡＴＵ８０２の基本的キャッ
シュ機構の構造を検討すれば、第８図に示すように、Ａ
ＴＵ８０２は仮想ページ番号に対応する物理的−＜−ジ
フレームフィールドをキャッシングするアドレス変換記
憶装置（ＡＴＳ）８０６を含む。ＡＴＳ８０６にはタッ
グ記憶コンパレータ（ＴＳＧ）　８１０と保護機構記憶
装置（ＰＲＴ）８１２とを付属した変換タグ記憶装置（
’ｒ’ｒｓ）ｓｏｓが付属している。
従来のキャッシュ機構におけるよさに、ＴＴＳ８０８　
ハＡＴＳ　８０６にキャッシュされた物理的４−ジフレ
ームフイールドを代表するタグを記憶する。
第８図に示すように、ＴＴＳ　８９ｇのアドレス入力側
はＶＡハス７００かも、接続され、該バスに出てくる仮
想アドレスの４−ジ数フィールドを受取る。前記仮想ペ
ージ番号はバッジ−され、・・ツシュの結果は’ｒ’ｒ
ｓｓｏｓへのアドレス入力として用いられる。
’ｒ’ｒｓｓｏｓが前記アドレス入力に対応するタグｉ
含むとすればそのタグは出力として提供され、そのため
ＡＴＳ８０６が仮想ページ番号に対応する、キャッシュ
に入力された物理的ページフレーム番号を含むことがで
きる。これらのタグは’ｒｓａｓｘｏによｌ１ｌ）仮想
アドレスのページ数フィールドに比較され、’ｒｓｃｓ
ｔｏは特定の仮想アドレスページ数フィールドに対応す
る物理的ページフレームフイールドカＡＴＳ８０６に記
憶されているとすれば対応する出力を提供する。第８図
に示すように、例えばＴＳＣ８１０は、ＡＴＳ８０６で
キャッシュされた対応する物理的アドレスベージフレー
ム番号フィールド全盲さない仮想アドレスイージ番号フ
ィールドが発生すればいつでも長いアドレス変換（ＬＡ
Ｔ）出力を提供する。次いで、この出力は必要な仮想ア
ドレスから物理的アドレスへの変換を行うマイクロルー
チンを開始する。
ＰＲＴ８１２はシステム１０２の保護機構、即ち現在実
行されているプロセスにより記憶されタテータとプログ
ラムへのアクセスに関する情報に関する情報を記憶する
。第８図に示すように、ＰＲＴはそのアドレス入力側を
ＶＡバス７００から接続させており、ＶＡバス７００に
出てくる各仮想アドレスに応答して、前記アドレスに位
置する情報に関する所定の演算が可能か否かを指示する
。アクセスが許容されないとすれば、適当な保護マイク
ロルーチンが開始する。
再びＡＴＳｇＱ５を参照すれば、ＡＴＳ　８０６には仮
想アドレスハツシングバッファ（ＶＡＨ）　８１４と仮
想アドレスバツフア（ＶＡＢ）　８１６とが付属してい
る。前記エレメントはＡＴＳ８Ｑ５と共に仮想アドレス
から物理的アドレスへの変換機構を構成し、以下説明の
ように、物理的アドレス出力をＶＡババス００に出てく
る仮想アドレスに応答して３２ビツトのアト’ｔｚス変
換ローヤル（ＡＴＬ）バス８１８、物理的命令アドレス
レジスタ（ＰＩＡＲ）８２０および物理的アドレスレジ
スタ（ＰＡＲ）８２２に供給スる。
ＶＡＨ８１４はＶＡバスアドレス７００から仮想アドレ
スページ番号フィールドあるいは仮想アドレスを受取る
。このアトし２シング入力はＡＴＳ８０６からキャッシ
ュに入力された物理的ページフレーム番号フィールビを
読取り、かつ物理的ページフレーム番号フィール）”ｉ
　ＡＴＳ　８Ｑ５へ入力即ち書込むための双方に用いら
れる。
ＶＡＢ８１６はＶＡバス７００に出てくるアドレスを受
取りかつ記憶するためにＶＡバス７００から接続された
バッファレジスタである。第１の局面において、ｖＡＢ
８１６は物理的に一ジフレーム番号フイ・−ルビをＡＴ
Ｓ８０６へ入力即ち書込むデータ経路として用いられ、
この目的に対してＡＴＳ８０６のデータ入力側に第１の
１３ビツトの出力側を接続している。ＶＡＢ８１８もＣ
ＰＵ１２２により直接発生する物理的アドレス用のＡＴ
Ｕ８０２のアドレス出力経路として用いられ、かつ３２
ビツトの出力側をＡＴＬ８１８に接続しＣＰＵ１２２に
より発生する物理的アドレスを直接ＡＴＬハス８１８へ
通す。
さて、仮想アドレスの物理的アドレスへの変換について
検討すれば、前述のように各物理的アドレスは物理的ペ
ージフレーム番号とバイトインデックスフィールドとか
ら構成されている。これらのフィールドはそれぞれ仮想
は−ジ番号フィールドならびに仮想アドレスのバイトイ
ンデックスフィールドとに対応する。また前述のように
、仮想アドレスのバイトインデックスフィールドは物理
的アドレスのバイトインデックスフィールドとして直接
用いることができ、一方仮想ページ番号フィールドは対
応する物理的ページフレーム番号フィールビに変換する
必要がある。
ＶＡＢｓｔ６は仮想アドレスから物理的アドレスへの変
換におけるバイトインデックスフィールド９のソース（
源）であり、かつこの目的のために、第３の１１ビツト
のバイトインデックスフィールド出力側を有する。第８
図に示し、かつ以下説明するように、ＶＡＢ８１８のバ
イトインデックスフィールドの出力側はＰＩＡＲ８２０
とＰＡＲ８２２の入力側に接続されている。
ＡＴＳ８０６は前述のように、仮想アドレスから物理的
アドレスへの変換における物理的ページフレーム番号フ
ィールドの源であり、この目的に対して、ＡＴＬバス８
１８に接続された１３ビツトのに一ジフレーム番号フィ
ールビを有する。第８図に示し、かつ後述するように、
ＰＩＡＲ８２０とＰＡＲ８２２とは、ＡＴＬバス８１８
から物理的アドレスの被−ジフレーム番号フィールド全
受取るためにＡＴＬバス８１８から接続された１３ビツ
トのページフレーム番号フィールド９入力端を有する。
第８図にするように、ＡＴ［Ｊ８０２にはＡＴＳ８０６
とＶＡＢ８１６からの２個の物理的アドレス出力経路が
設けられ、第１の級路はＡＴＬ８１８を通りＤＢ−ζス
６００まで、第２の誠跨はＰＩＡＲ８２０とＰＡＲ８２
２を含む物理的アドレスレジスタを通っており、かつ物
理的アドレス（ＦＡ）パス８００が設けられている。
まずＡＴＬ８１８に検討すれば、ＡＴＬ８１８は３２ビ
ツトの双方向性物理的アドレスバツフア（ＰＡＢ）８２
４を介してＤＢババス００に接続されており、ＶＡＢ８
１６からの物理的アドレスとＡＴＳ８Ｑ５からの物理的
アトゝレス投−ジフレーム番号フィール）”　、！＝　
カＰＡＢ８２４を介してＤＢババス００に読取ることが
できる。同様に、ＤＢババス００に出てくる、例えばＣ
ＰＵ１２２により発生した物理的アドレスはＡＴＬバス
８１８に読取ることができる。
物理的アドレスレジスタ全通りＰＡババス００までの物
理的アドレス出力経路を検討すれば、ＡＴＵ８０２には
命令およびデータ用の個別の物理的アドレスを備えてい
る。即ち、ＰＩＡＲ８２０は命令用の物理的アドレスを
記憶しかつ提供し、一方ＰＡＲ８２２ｄデータ用の物理
的アドレスを記憶し、かつ提供する。以下詳しく説明す
るように、個別の命令およびデータアドレスレジスタを
設けることによって命令およびオペランドの取出しを、
即ちＣＰＵ１２２の１回における命令およびオペランド
の双方の取出しを重ねることができる。
前述のように、物理的アドレスは２４ビツトとするが、
３１ビツトに拡張してもよい。物理的アドレス全拡張し
たアドレスフィールド１はプログラム制御ワードの一部
として位置し、かつｃｐｕ１２２カラ、ｖＡハス７００
オヨヒ■ＡＢ８１６ヲ通シテＡＴＬバス８１８まで読取
ることができる。第８図に示すように、物理的アドレス
レジスタはさらに物理的アドレス拡張フィールド９を受
取りかつ記憶するために入力側がＡＴＡＬバス８１８か
ら接続された物理的アドレス拡張レジスタ（ＰＡＲＸ）
８２８　を含む。
ＰＡＲＸ８２８の出力側は以下説明するようにＰＡババ
ス００に提供される。
第８図に示すように、再びＰＩＡＲ８２０およびＰＡＲ
８２２を参照すれば、ＰＩＡＲ８２０およびＰＡＲ８２
２はそれぞれ、ＡＴＬバス８１８から物理的なページフ
レーム番号フィールド９を受取るためにＡＴＬパス８１
８かもの第１の１３ビツト入力側が設けられている。前
述のように、これらの４−ジフレーム番号７　（−ルＶ
源ハＡＴＳ　６０６．６　ルイハＶＡＢ　８１６を介し
てＣＰＵ１２２およびＶＡバス７００から転送された物
理的アドレスのいずれかでよい。また、ＰＩＡＥ８２０
　トＰＡＲ８２２ハソレソレ、ＶＡＢ８１６（７）対応
する出力側からの第２の、１１ビツトバイトインデツク
スフイールド入力側が設けられている。
再び前述のように、前記バイトインデックスフィールド
源はＡＧＵ１２４からＶＡＢＢ１６によって受取られる
仮想アドレスあるいはＣＰＵ１２２からＶＡＢ８１６に
よって受取られる物理的アドレスのいずれかでよい。
個別ページフレーム番号およびバイトインデック、＜ｙ
イ−ルに源オＪ１．ヒＰＩＡＲ８２０オ！ヒＰＡＲ８２
２用入力側とを設けることによって、ある状況下におい
ては、仮想アドレスを物理的アドレスへの変換速度を速
める。前述のように、データシーケンスおよびプログラ
ム内のデータエレメントの内部構造は所定のページ内で
多くのアドレス変換が行えるようなものとされている。
前記アドレスのシーケンス、即ち１個のページ内のアド
レスのシーケンスが発生すると、アドレス変換は各アド
レスに対して新しい物理的ページフレーム番号フィール
ド９を発生させる必要はない。即ち、物理的ｄ　−ジフ
レーム番号フィールドはシーケンスにおける各アドレス
に対して残留し、バイトインデックスフィールＦのみが
変化する。ページフレーム番号およびバイトインデック
スフィールド用にＰＩＡＲ８２０およびＰＡＲ８２２へ
の個別の電源ならびに入力側全段けることによってその
中に含まれる４−ジフレーム番号フィールドが、　ＶＡ
Ｂ１３１５から新しいバイトインデックスフィールドが
装填されている間ゴ定になるようにできる。所定（−ジ
内のアドレスのシーケンスに対して仮想アドレスの物理
的アドレスへの変換は、ＡＴＵＢ０２のキャッシュ機構
がページ番号フィールドをＲ−ジフレーム番号フィール
ドへ変換しうる速度ではなく、むしろＡＧＯ１２４が新
しいバイトインデックスフィール）”ｌ！供しうる速度
で進行することができる。そのため、仮Ｍアドレスの物
理的アドレスへの変換速度は１個のは−ジ内のアドレス
リファレンスに対して向上する。
前述のように、ＡＴＵＢ０２の基本的な物理的アドレス
出力経路は３２ビツトの物理的アドレス（ＰＡ）バス８
００を通る。
第８図に示すように、ＰＩＡＲ８２０とＰＡＲ８２２の
物理的アドレス出力側は物理的アドレスマルチプレクサ
（ＰＡＭ）８２６を介してＰＡババス００に接続され、
そのため命令あるいはオペランドのいずれをアドレスす
べきかによって物理アト“レスの現在の源として選択し
うる。ＰＡＲＸ８２８のアドレス拡張フィールド９出力
側はＰＡパス７００に直接接続されることによって必要
に応じ３１ビツトのアドレシングを提供する。
゛第８図に示すように、ＰＡバス７００はＭＭ１０６な
らびにデータキャッジ−（ＤＯ）８ｏ４へ直接読取りお
よび書込むためにシステムアドレスドライバ８３０を介
してＳＡババス１６へ物理的アドレス出力を提供する。
書込み命令待ち行列検出装置（ＷＩＱＤ）８３２を説明
した後ＤＣ８０４について次に説明する。
前述のように、命令待ち行列はいずれかの所定の時罠少
なくとも２個の命令を記憶することができる。そのため
、例えば現在の命令の実行から発生する書込み演算は命
令待ち行列に現在位置し実行を待機している、塞１０６
またはＤＣ８０４における命令のオリジナルコピーをあ
る点において修正することができる。例えば自己修正モ
ードにおけるように前述のようなことが発生すれば、命
令待ち行列に位置するコピーはもはや有効ではなく、新
しいオリジナルに代える必要がある。
第８図に示すように、ＷＩＱＤ８３２はその第１のアド
レス入力側をＰＩＡＲ８２０から接続させ、現在取出さ
れつつある命令のアドレスを表わし、第２のアドレス入
力側をＰＡバス７００から接続させ、例えば、現在書込
まれつつあるアドレスを表わす。
ＷＩＱＤ８３２はＰ工ＡＲ　８３２からの第１の入力か
ら、現在待ち行列に位置する命令のアドレス範囲を検出
し、現在の書込みアト０レスを命令待ち行列のアドレス
範囲と比較することができる。命令待ち行列に現在位置
するアドレス範囲内で書込み操作が起きるとすれば、Ｗ
ＩＱＤｓａｚがマイクロコードルーチンピ開始させ命令
待ち行列の現在の中味を消去し、ＭＭ１０６またはＩ）
ｃｓｏ４からの命令待ち行列を再充填し、そのため待ち
行列における修正ずみの命令を命令の新しいオリジナル
に取替よる。そのためＷＩＱＤ８３２は、命令待ち行列
が実行されつつあるコードの現在の有効なバージョンを
常に含むように保証する。
ＡＴＵ／Ｃ　１２　６のＡＴＵ８０２部分の構造とオペ
レーションとについて説明したので、ＤＣ８０４につい
て次に説明する。
Ｃ．３．ｂ．データキャッシュ（ＤＣ）８０４（第８図
）前述のように、Ｉ）ｃｓｏ４はＤＢパス６００とＳＤ
ババス１８との間のデータ経路であって，　ＣＰＵ１２
２の演算に先行して命令やオペランドを取出しかつ記憶
するキャッシュ機構を含む。ここでも、キャッシュ機構
が当該技術分野の専門家に対して周知のものである限り
、ＤＣ８０４の従来のキャッシュ機構の特徴については
以下に詳細には説明しない。
しかしながら、本発明に関連するＤＣ８０４の特徴につ
いては詳細に説明することとする。
第８図に示すように、ＤＣ８０４は、そのデータキャッ
シュメモリ命令を構成するデータ記憶装置（ＤＳ）８３
４　を含む。以下に説明するように、ＤＳ８３４はＳＤ
ババス１８からＤＢババス００までの入力経路を含み、
即ちＰＵｌｏ４に提供される全てのデータおよび命令が
ｔｏｓ　８３４からＰＵ１０４の残りのエレメントに提
供される。また以下に説明するよ５に、ＤＢババス００
からＳＤババス１８までの出力経路も同様にＤＳ８３４
に関連したロジックとバスエレメントとから構成され、
ＤＳ８３４はＰＵ１０４からＭＭ１０６へのデータの書
込みに関係する。
前述のように，　ＳＤババス１８は８バイト、即ち６４
ビツトあるいは１個のダズルワードの幅を有している。
ＤＣ８０４とＭＭ１０６との間の全ての情報の転送はダ
ブルワードで行われ、情報はダブルワードでＤＳ８３４
に記憶され、ＤＳ　８３４へ書込まれかつ読取られる。
情報は一時に１個のダブルワードの割合でＤＳ８３４か
ら読取られるが、ＤＳ８３４は可変ブロックサイズのキ
ャッシュであり、情報は１個以上のダブルワードを含む
ブロックの形でＤＳ８３４へ書込むことができる。
本実施例においては、ＤＳ８３４書込みブロックサイズ
はマイクロコードにより選択可能であって、ＤＳ８３４
へのブロック書込みを実行する目的によって１個、２個
あるいは４個のダブルワードを含むことができる。例え
ば、キャッシュ取出しミスの場合、４個のダブルワード
９のメロツク書込みが実行され、そのため３２バイトの
データあるいは命令をＤＳ８３４へ転送する。プログラ
ムの前述のロジック構造、即ち一連のアドレスにおいて
前記シーケンスの命令および関連データエレメントが全
体的に位置するため、４＠のダブルワードをブロック転
送することＫよって、別のブロック書込みが必要とされ
る前に次の３２バイトのキャツシュヒツト（ｅａｃｈθ
ｈｔｔ）を提供することが多い。
ＤＳ８３４への情報の書込みおよびＤＳ８３４からの情
報の取出しはＰＡＣバス８００通してＡＴＵ８０２から
提供される物理的アドレスによって制御される。
第８図に示すように、ＤＳ８３４のアドレス入力側はデ
ータ記憶アドレスバッファ（ＤＳＡＢ）８３６の出力側
から接続され、ＤＳＡＢ８３６の方はＰＡババスＯＯか
ら接続されている。
前述のように、ＤＳ８３４は部分的に、ＳＤババス１８
からＤＢパス６００への入力経路全構成し、ＤＳ８３４
　＊−？ツシュａｍと関連したエレメントがＤＢババス
００からＳＤババス１８までの出力経路を構成する。入
力経路をまず検討すれば、第８図に示すように、Ｉ）ｃ
ｓｏ４は双方向性のシステムデータバストランシーバ（
ＳＤＩ）８４０を介してＳＤババス１８から接続されて
いる。ＤＣバス８３８の方はＤＳ８３４のデータ入力側
に接続され、そのためＳＤＸ　８４Ｑと共に、ＳＤババ
ス１８からＤＳ　８３４へ情報が書込まれる経路を構成
する。以下説明するように、ＤＣバス８３８および５Ｄ
Ｘ８４０もＤＢババス００からＳＤババス１８までの出
力経路の一部を構成する。
ＤＳ８３４の６４ビツト（ダブルワード）のデータ出力
側は６４ビツトのデータ記憶ラッチ（ＤＳＬ）　８４２
に接続され、ＤＳＬ８４２の方は読出し伝送再指令バッ
ファ（ＲＴＲＢ）８４４に６４ビツトの出力を提供する
。
前述のように、情報はダブルワード９の形でＤＳ８３４
から読取られ、一方ＤＢバス６００は幅が単一ワード（
３２ビツト）である。さらに、はとんどのＣＰＵ１２２
の演算はダブルワービ以下のデータエレメント、即ち、
バイト、ハーフワード寅ダブルバイト）およびワード９
に対して実施され、ｃｐｕ１２２によって演算するデー
タエレメント全ダブルワード９の境界に位置させなくて
もよい。ＲＴＲＢ８４２は基本的に右／左＋７）シフタ
で、かっＤＳ８３４から読出されたダブルワードに対し
てバイトシフトおよびワード当りの選択撞作を実行する
マルチプレクサであって、そ（７）　タメＲＴＲＢ８４
２はＤＳ８３４から読取られるダブルワード９からバイ
ト、ハーフワード９およびワード９が抽出され、ＤＢバ
バス００に提供すべき単一の３２ビツトワードにフォー
マット化できるようにする。
ＤＳ８３４を通る経路の他に、第８図に示すように、Ｄ
Ｓ８３４の出力側へ、即ちＤＳＬ８４２の入力側へＤＣ
バス８３８からキャッシュバイパス経路が提供される。
この経路はキャッシュミスから発生スるＤＳ８３４の装
填の間必要とされる情報を提供するに要する時間全減少
するために使用できる。即ち、キャッシュミスを発生さ
せるデータ即ち命令に対する要求がＤＳ８３４における
ブロックの他のる。プロンクロ４完了するのを待機し、
次いでＤＳ８３４から必要とされる情報を読取るのでな
く、情報がＤＳ８３４に書込まれると同時にバイパス経
路を通して必要な情報をＤＳＬ８４２に提供することが
できる。
第８図に示すように、ＲＴＲＢ８４２の単一ワード９（
３２ビツト〕の出力側は双方向性の読取り伝送（ＲＴ）
バス８４６に接続されている。ＲＴババス４６の方は双
方向性のＤＢパストランシーバ（ＤＢＸ）８４８を介し
てＤＢババス００に接続され、そのためＤＳ８３４から
読取られた情報がＤＢパス６００からＣＰＵ１２２およ
びＡＧＵ１２４へ転送できるようにする。次に下記する
ように、ＲＴババス４６およびＤＢＸ　８４８モＤＢバ
ス６００からＳＤババス１８マでの出力経路の一部を構
成する。
さて、ＤＢババス００からＳＤババス１８までの出力経
路を検討する。まず物理的経路について説明し、次いで
ＭＭ１０６への情報の書込みに関して前記経路とＤＳ８
３４の動作について説明する。
第８図に示し、かつ丁度前述したように、ＤＢババス０
０からＳＤババス１８までの経路の第１の部分は双方向
性のパストランシーバＤＢＸ８４８と双方向性のＲＴバ
バス４６とを含む。即ち、情報はＤＢ　６００から、Ｄ
ＢＸ　８４８全介してＲＴババス４６へ、３２ビツトの
単一のワード９の形で読取ることができる。
第８図に示すように、単一ワード幅のＲＴババス４６は
書込み組合せ装置（ＷＲＴＭＲＧ）８５０の第１の入力
側に接続され、以下説明するように、ＤＳＬ８４２のダ
ブルワード９幅の出力側がＷＲＴＭＲＧ　８５０の第２
の入力側に接続されている。前述のように、ＤＣバス８
３８が５ＤＸ８４０を介してＳＤババス１８に接続され
、そのためＷＲＴＭＲＧ　８５０の出力側に出てくるダ
ブルワード９がＳＤババス１８．したがってＭＭ１０６
へ書込むことができる。
さて、ＭＭ　１０６への情報の書込みに関してＤＳ８３
４と関連の論理の演算について検討する。ＭＭ１０６へ
の書込みを実行するＤＣ８０４のオペレーションハ、一
般的な問題を以下説明した後での方がより理解できる。
前述のように、ＤＣ８０４とＭＭ　１０６との間の情報
の全ての転送はダブルワードであって、情報はダブルワ
ードの形でＭＭ　１０６に記憶される。そのため、ＭＭ
１０６に書込むべきバイト、ノ・−フワーピあるいはワ
ード１はＭＭ１０６ヘダプルワードで転送する必要があ
り、かつ当該アドレス位置を含む記憶されたダブルワー
ド内のアドレス位置へ書込む必要がある。
従来のシステムにおいては、前記演算は通常システムメ
モリにおいて読取り一修正−書込み演算によって実行さ
れる。即ち、書込むべき情報はダブルワードにフォーマ
ット化され、ダブルワード９の未使用ビットは例えば零
で充填し、零を充填したダブルワード９がメモリに転送
される。メモリにおいて、情報を書込むべきアドレス位
置全含むダブルワードがメモリから読取られ、零を充填
したダブルワードからの情報ビットを含むよう修正され
、メモリへ書戻される。
システムメモリへの情報の書込みに関する別の問題はシ
ステムの演算に先立って命令やデータを記憶するキャッ
シュを含むいずれのシステムにおいても発生する。即ち
、キャッシュはＭＭ１０６に記憶された情報の中のある
もののコピーを含み、鹿１０６への書込みによってその
中に位置する情報のオリジナルバージョンを修正させ、
そのためＤＳ８３４における情報のキャッシュ化された
コピーはもはやＭＭ１０６における新規情報分には対応
しなくなる。従来のシステムにおいては、この問題はメ
モリ内の情報を前述のように読取り一修正−書込み操作
によって更新された後メモリからの修正された情報をキ
ャッシュに入力することＫより対処することが多い。
ＣＰＵ１２２からＭＭ１０６への情報の書込みについて
の一般的な問題について説明したので、前述の書込みを
実行するＤＣ８０４のオペレーションについて以下説明
する。
前述のように、プログラムの内部論理構造は、命令なら
びにデータエレメントの群のシーケンスが一連のアドレ
ス位置、即ち順次の隣接する位置を極めて頻繁に占処す
るようなものである。また、前述のように、データある
いは命令全問わず、ＭＭ１０６からＰＵ１０４へ読取ら
れる全ての情報は８から３２バイト、即ち１個から４個
のダブルワードのブロックの形でＤＳ８３４においてキ
ャッシュされる。そのため、いずれかの所定の書込み操
作に対して書込みアドレスに位置する情報エレメントが
キャッシュに入力され、そのためＤＳ８３４で使用可能
となる。
書込みアドレスに位置するエレメントがＤＳ８３４でキ
ャッシュに入力される、システム１０２のＣＰＵ１２２
力ラＭＭ１０６への書込みにおいて、書込み操作は、Ｍ
Ｍ１０６によって実行される読取り一修正−書込み操作
に、読いてキャッシュを再鴫〉守ることにより実行され
るのではなく、ＤＣ８０４において書込み一組合せ操作
により実行される。書込み一組合せ操作においては、書
込みアドレスはＤＳ８３４から、ＤＳＬ８４２ト、ＷＲ
ＴＭＲＧ　８５０　Ｏ第２の、ダブルワード幅の入力側
でキャッシュに入力された情報エレメントを読取るため
に使用される。同時に、書込むべき情報を含むワードは
ＣＰＵ１２２およびＤＢパス６００から、ＷＲＴＭＲＧ
　８５０の第１の、単一ワード幅の入力側へ提供される
。この点に関して、前述のように、ＣＰＵ１２２の機能
にはその中で発生した情報を、ＷＲＴＭＲＧ　８５０へ
の書込み入力として使用すべき、単一の、３２ビツトの
ワードへフォーマット化する機能力を含む。
ＷＲＴＭＲＧ８５０　ハ基本的には、ＭＭ１０６へ書戻
されるべき情報を、書込むべき情報に対応する、ＤＳ８
３４から読取られたダブルワードの部分に代替させるマ
ルチプレクサである。次いで、ＷＲＴＭＲＧ８５０は出
力として、新しいダブルワード９′ｉｔ提供し、その新
しいダブルワードはその中の適当なバイト位置において
、メモリに書込むべき情報と、ＤＳ８３４から読取られ
たダブルワードのオリジナルの未修正の部分とを含む。
次いで、前記の新しいダブルワードはＤＳ８３４へ書込
まれ、その中に位置するオリジナルのダブルワードを重
複書込みし、かつ代替することによって更新された情報
がＤＳ８３４から直ちに得られるようになる。同時罠、
新しいダブルワードは５ＤＸ８４０およびＳＤババス１
８を介してＭＭ１０６へ書込まれ、そこで中に位置する
オリジナルのダブルワードに重複して書込まれ、ＭＭ　
１０６の中味を更新する。
このように、ＤＳ８３４はメモリ修正速度およびキャッ
シュ再充填速度ではなく、キャッシュの動作速度で更新
され、ＭＭ　１０６はメモリの読取り一修正−書込み速
度でなくメモリ書込み速度で更新される。このように、
キャッシュｔ−”−スにした書込み、組合せ操作はメモ
リへの書込み実行においてキャッシュおよびシステムメ
モリの演算速度を著しく向上させる。
メモリへの書込みの実施におけるＤＣ８０４の演算につ
いての別の例としては、メモリからメモリへのオ被し−
ションならびにストリング移動操作である。メモリから
メモリへの移動において、情報は第１の、元々のメモリ
位Ｒから第２の行き先メモリ位置へ書込まれる。ストリ
ング移動は基本的にはメモリからメモリへの移動のシー
ケンスから構成され、データエレメントはアトｅ　ｖス
の第１のシーケンスから順に読取られ、同じシーケンス
でアドレスの第２の対応するシーケンスに書込まれる。
まずメモリからメモリへの移動操作について検討する。
該操作の各々における最初のステップは読取りであって
、そのため移動すべき情報はＤＳ８３４においてキャッ
シュに入力される。情報はブロックペースでキャッシュ
に入力されるので、移動操作の行き先アドレスもＤＳ８
３４においてキャッシュされる。次いで、　ＤＳ８３４
の元々のアドレスカラＤＳＬ８４２オヨヒＲＴＲＢ８４
４ｆ：介シテ、ＷＲＴＭＲＧ８５０の第１の、単一ワー
ド幅の入力側まで移動すべき情報を読取ることにより前
記移動が実行される。次いで行き先アドレスに位置する
情報はＤＳ８３４カラ読取ラレ、ＷＲＴＭＦｊＧ８５０
　Ｏ第２　Ｏ、ダブルワード幅の入力側へ提供され、元
々の情報は行き先のダブルワードと組合されて新しい行
き先ダブルワートヲ発生する。前述のように、次いで新
しい行き先のダブルワードはＤＳ８３４とＭＭ１０６と
へ同時に書込まれ、その中に位置するオリジナルの行き
先ダブルワードと重複書込まれる。
ストリング移動も同様に行われ、即ち、前述のように、
ストリングが元々のアドレス位置の第１のシーケンスか
ら行き先アドレス位置の第２のシーケンスまで移動して
しまうまでメモリからメモリへの移動のシーケンスとし
て実行される。前述ｃｖｘ５ｔｔｃ、ＶＡＲ７１４１ｄ
　ＡＧＵ　１２４に提（１ｈ、元々のおよび行き先アド
レスのシーケンスがストリング移動操作において発生し
うる速度全増加させることに注目すべきである。さらに
、特にストリング移動において、前述の移動は単一の論
理は−ジのアドレススペース、即ち単一の物理的に一ジ
フレーム内で発生することがほとんであることに注目す
べきである。そのため、元々のおよび行き先アドレスの
仮想アドレスを、元々および行き先アドレスの物理的ア
ドレスに変換する上で全てのアドレスを変換する必要は
ない。即ち、前述のように、所定被−ジ内での仮想アド
レスから物理的アドレスの変換のシーケンスは各新アド
レスに対して新しいは−ジフレーム番号金発生させる必
要は・なく、単に新しいバイトインデックスフィールド
９全仮想アドレスから物理的アドレスへ変換するだけで
ある。したがって、ス）ＩＪソング動において実際の情
報の動きと、アドレス発生および変換のシーケンスとは
最大キャッシュ速度において行いうる。
うる。
最後に、システム１０２０本実施例においては、先の演
算あるいはＭＭｌｏ　６への書込みから発生する演算の
一部のいずれかとして行き先アドレス情報がＤＳ８３４
においてキャッシュに入力されないとすれば、ＭＭｌｏ
６への書込みに対して書込み一組合せ操作を使用しない
こと全注目すべきである。
ＤＳ８３４において行き先アドレス情報がキャッシュ罠
入力されないような場合、システム１０２は前述した従
来の、メモリ読取り一修正−書込み操作を用いる。しか
しながら、代替の実施例においては、ＤＳ８３４Ｖｃお
いて行き先アドレス情報をキャッシュに入力し、かった
とえ、特定の書込み操作に対して特にキャッシュに入力
する必要があるとしても、ＭＭｌｏ６への全ての書込み
に対して書込み一組合せ操作全実行することが有利のこ
ともある。
入力および出力経路および書込み一組合せ操作について
のＤＣ８０４のオペレーション全説明したので、　ＤＳ
８３４に関連するキャッシュ機構のあるエレメントの構
造とオペレーションとについて次に以下説明する。
はとんどの従来のキャッシュ機構におけるように、ＤＣ
８０４はＤＳ８３４と関連して、ＤＳ８３４においてキ
ャッシュに入力された情報に関するパリティ情報を記憶
するメモリと、タグと、ＤＳ８３４人力に関するタグ有
効情報とを記憶するメモリと金含む。
パリティおよびタグ有効ビットメモリとは第８図に示し
ておらず、かつ当該技術分野の専門家には周知なので以
下詳しくは説明しない。しかしながら、タグ記憶メモリ
のオはレーションについてはＤＣ８０４のオはレーショ
ンに係るので以下説明する。
第８図に示すように、ＤＳ８３４には、ＤＳ８３４でキ
ャッシュに入力されたダメルワート９の情報エレメント
と関連するタグを記憶し、かつ提供するデータタグ記憶
装置（ＤＴＳ）　８５２が関連している。ＤＴＳ８５２
の完全な構造体は第８図に示されておらず、類似のタグ
記憶装置（’ｒ’ｒｓ８０Ｂ）の構造と動作については
前述したので、ＤＴＳ８５２の演算については詳細に説
明しない。
前述のように、キャッシュの中味が常にシステムメモリ
の中味と確実に対応するようにする。上で、キャッシュ
機構を組込んだいずれのシステムにおいても問題が介在
する。ＰＵ１０４から発生するＭＭ　１０６の書込み操
作に対してＭＭｌｏ５およびＤＳ８３４の中味全対応さ
せることに関するＤＣ８０４のオペレーションについて
はすでに前述した。しかしながら例えばＰＵ１０４から
発生しない、５ＢＩＩＩＯからの書込みのようにＭＭｌ
ｏ６への書込みに関して別の問題がある。
第８図に示すように、ＤＴＳ８５２のアＰレス入力側は
タグ記憶アドレスマルチプレクサ（ＴＳＡＭ）８５４か
ら接続されており、ＴＳＡＭＢ　５４の方はＤＳ８３４
の通常のタグチェックおよびアト９レシングに対してＰ
Ａババス００から第１の入力側が接続されている。
また、ＴＳＡＭ８５４の第２の入力側が外部メモリアド
レスランチ（ＸＭＡＬ）８５６を介してＳＡババス１６
から接続されており、ＰＩ）１０４に対しては外部の源
から提供された全てのＭＭ　１０６の書込みアドレスを
受取り、即ちＰＵ　１’０４から発生しないＭＭｌｏ６
の全ての書込み操作を検出する。したがって、外部から
の鹿１０６書込み操作に対して、ＤＴＳ８５２の中味が
アドレスされ、かつ検査され、ＤＴＳ８５２が対応する
タグ全含むか、したがって、ＤＳ８３４が外部書込みア
ドレスに対応する入口１含むか全検出する。
ＤＴＳ８５２からのタグとＴＳＡＭ　８５４の出力とが
タグ記憶パイプライン（ＴＳＰＬ）８５８の入力側に提
供され、ｉ　ＴＳＰＬ８５８はハツシュした外部からの
書込みアドレスと対応するＤＴＳ８５２とがあればそれ
とを受取りかつ記憶する。ＴＳＰＬ８５８はＰＵ１０４
および後述のλ４Ｍ１０６とパイプラインされた演算の
結果パイプラインされたレジスタとして提供される。ハ
ツシュされた外部書込みアドレスと対応する。ＤＴＳ８
５８から読取ったタグとは次いでタグ記憶コンパレータ
（ＴＳＣ）　８６０に提供され、・・ツクユした外部書
込みアドレスとタグとを比較して、ＤＴＳ８３４が、四
１０６への外部書込み操作の行き先アドレスに対応する
入口全台むか否か検出する。その通りであれば、マイク
ロルーチンが開始して再ロート９し、ＤＴＳ８３４の対
応する中味を車１０６の修正された中味と対応するよう
更新する。
ＡＴＵ１０１２６即ちＡＴＵ８０２とＤＣ８０４の構造
とオペレーションについて説明したので、それぞれＡＧ
（Ｊ１２４およびＣＰ６０２への命令とオペランド９の
インタリーブされ、かつオーバラップした取出しを実行
するＣＰ６０２）ＡＧＵ１２４、ＡＴＵ　８０２および
ＤＣ８０４のオペレーションを次に説明する。
Ｃ，３，ｃ、命令およびオペランドの取出しく第８Ａ図
）前述のように、ＤＣ８０４はＰＵ１０４のオペレーシ
ョン全予定してＭＭ　１０６から命令およびオペランド
９を取出し、かつ記憶し、これら命令およびオイランド
ヲ必要に応じてそれぞれＡＧＵ１２４とＣＰＵ１２２と
へ供給するよう操作する。ＤＣ８０４からＡＧＵ１２４
、即ちＩＱ　７０２への命令の読取りはＣＰ６０２とＡ
ＴＵ８０２のＰ工ＡＲ８２０の操作によって供給される
次の命令アＰレスに応答して実行される。
ＰＵ　１０４および特Ｋ　ＣＰＵ　１２２の演算速度は
部分的には命令およびオペランｒ１ｚｐｃ＄０４からｃ
ｐｔｙ１２２とＡＧＵ１２４とから転送しうる速度によ
って決定され、ＣＰＵ１２２の演算結果は次にＭＭ１０
６へ転送するようＤＣ８０４へ転送される。この理由に
より、ＣＰＵ、１２２）ＡＧＵ１２４オ！ヒＡＴＵ／Ｃ
１２６ｉｊ、オーバラップされかつインタリーブされた
命令／オはラント９読取り／書込みサイクルにおいて相
互に協働するよう構成されており、そのためＰＣ８０４
とＣＰ１２２との間で命令およびオペランドが効率的に
連続して流れる。
前記読取り／書込みサイクル全実行するＰＵ１０４、即
ちＣＰ１２２）ＡＧＵ１２４、ＰＡＲ８２２およびＰ　
ＩＡＲ８２０を含むＡＴＵ　８０２およびＩ）ｃｓｏ＋
の個々のエレメントのオペレーションについて上述して
きた。
ＤＢハス６００　ｆ：介して命令およびオペランドの読
取りおよび書込みをオーバラップして行う前記エレメン
トの協働のオペレーションについて以下説明する。
第８Ａ図を参照すれば、ＡＧＵ１２４およびＣＰＵ１２
２への命令およびオペランド９の重複取出しならびにｃ
ｐｔｙ１３３からＤＣ’８０４へのオペランド９の書込
み金示すタイミング線図が示されている。第８Ａ図は、
イベント、即ちプログラム実行中の命令おびよオペラン
ド９の取出しおよびその結果の書戻しの連続したシーケ
ンスが入るウィンド９つを示す。
第８Ａ図に出てくるイベントのシーケンスはプログラム
の実行の間ＰＵ１０４のエレメントによる命令とオペラ
ンドの取出しおよび書込みにおいて発生しうる典型的な
オペレーション１示すよう選定したものである。
以下の説明は各ＣＰＵ１２２サイクルにおける「命令」
の取出しに関するものであることを注目すべきである。
前述のように、ＤＢババス００のＩ［は３２ビツトであ
り、そのため３２ビット即ち１ワードが各演算において
ＤＢババス００ヲ介して取出される。しかしながら所定
の命令の長さは１６，３２．４８または６４ビツトでよ
い。そのため以下の説明において「命令」の取出しは実
際の命令の取出しでなく、１ワードとして３２の命令ピ
ントの取出したものを参照するものとする。即ち、取出
された「命令」を構成する３２の命令ビットは１個の命
令、２個の命令、命令の一部あるいはそれらの組合せを
構成することができる。
第８Ａ図の最上部の線を参照すれば、そこから全てのＰ
Ｕ１０４の動作のタイミングが得られるシステムクロッ
ク（ＳＹＳＣＬＫ）が示されている。システム１０２の
本実施例において、５ＹＳＣＬＫは６０ナノ秒（ｎ８）
の時間を有する。
一連のタイママーク、ｔｌから１２０までが５ＹＳＣＬ
Ｋの上方に示され、各タイムマークは５ＹＳＣＬＫ時間
の開始エツジ、即ち立上りエツジと一致して現われる。
これらのタイムマークは以下の説明全通じて参照するタ
イムリファレンススケールを提供する。この点に関して
、以下の説明はｔｌからｔ２０のウィンドつ内で発生す
るイベントに関し、かつｔｌの前で発生しｔｌからｔ２
０のウィンド９つへあるいはウィンドウの後でオーバラ
ップするイベントは説明の都合上触れないことに注意す
べきである。しかしながら、ｔｌからｔ２０のウィンド
ゝつで示し、かつ説明するイベントについては連続した
イ（ントのシーケンスの一部を示すものであること全想
起すべきである。
第８Ａ図の第２の線はＣＰＵクロック（ＣＰＵＣ）を示
し、該クロツクはＣＰＵ１２２の演算により発生し、基
本的にＣＰＵ１２２の演算の実行状態を示す。システム
１０２の本実施例においては、ＣＰＵＣサイクルは１回
の演算、即ち１個の命令全実行するに要する時間である
。第８Ａ図に示すように、命令実行の開始はＧＰＵＣの
立上りエツジにて指示され、ＣＰＵＣ：時間の終り、即
ち次のＣＰＵＣ時間の始まりは次の命令の実行の開始２
示すＣＰＵＣの次の立上りエツジにて指示される。第８
Ａ図に示すように、ＣＰＵＣの基本的時間、即ち１個の
命令を実行するに要する時間は１２０　ｎｓである。し
かしながら、ＣＰＵＣ時間は、例えばマイクロコードの
分岐の結果ある種の演算で必要に応じて、あるいはＤＣ
’ｓ　０４力ＭＭ１０６から要求されたオ投ラント９あ
るいは命令全取出す必要がある場合５ＹＳＣＬＫ時間に
おいて６Ｑｎｓ増分させて延長することができる。
第８Ａ図の次の３本の線はそれぞれＣＰＵアドレス（Ｃ
ＰＵＡ）、ＣＰＵデータ（ＣＰＵＡ）およびＣＰＵロー
ド（ＣＰＵＬ）と名付ける。これらの線はそれぞれＰＡ
Ｒ８２２からＤＣ８０４へのオペランドの読取りあるい
４は書込みアドレスの提供、オペランドの読取り、また
は書込みアドレスに応答してＤＢババス００へのオペラ
ンドの出現、および読取り操作においてはＣＰＵ１２２
へのオにラント９のロードあるいは書込み操作において
はＤＣ８０４へのオはランドのロードを示す。
最後の４本の線は部分的には、ＣＰＵの読取りおよび書
込み操作を示す３本の線に対応し、ＤＢババス００全通
してＤＣ８０４からの命令の取出し、および前記命令の
ＩＬ　７０４とＩＱ７０２へのロードを表わす。
ＩＱアドレス（工ＱＡ）と名付けた線はＰＩＡＲ８２０
からＤＣ８０４への命令アドレスの提供を示し、ＩＱデ
デー（ＩＱＤ）と名付けた線はＤＣ８０４からＤＢババ
ス００とのアドレスされた命令の出現を示す。ＩＬラン
チ（ＩＬＬ）と名付けた線はＤＢババス００からＩＬ　
７０４への命令のラッチング１示し、ＩＱロード（ＩＱ
Ｌ）と名付けた線はＩＬ　７０４からＩＱ　７０２への
命令のロード２示す。
説明の便宜上、第８Ａ図に示すよう選択したイベントの
シーケンスは、ＤＣ８０４からＣＰＵ１２２”−のオペ
ランド９の２＠の読取り、ＣＰＵ１２２からＤＧ８０４
へのオイラント℃膚込み、Ｉ）ｃｓｏ４から、ＭＭ１０
６からＤＣｆ３０４の充填を要するＣＰＵ１２２へのオ
ペランド′読取り、および最後にオペランドの読取り、
書込みのいずれも必要としない２回のＣＰＵ１２２の演
算の順である。以下に説明するように、Ｑぞのサイク・
ル毎に命令がＩＱ７０２へ取出され、オペランドの読取
り、書込みおよび命令の取出しをオーバラップかつイン
タリーグすることによって。
ＣＰＵのサイクル毎に命令の取出しおよびオペランドの
読取りまたは書込みを実行するととができる。
第８Ａ図を参照すれば、ｔｌにおいてはオ（ランドの読
取りはベンディングであり、かつＣＰＵＡが指示するよ
うに、ｔｌで始ま、６　ｃｐＵ、ｃの時間の開始即ち立
上りエツジにおいてＰＡＲ８２２からオペランドアドレ
スがＰＡババス００に位置付けされる。
５Ｑｎｓ後、即ちｔ２において、とのｃｐｕｃサイクル
に対する命令の取出しは、ＩＱＡで指示するように、Ｐ
ＩＡＲ８２２からＰＡババス００に命令アドレスを位置
させることにより開始される。命令アドレスはｔ２にお
いてｃｐｕｃの立下りエツジにおいて発生するものとし
て示されているが、このイベントはＣＰＵＣの立下りエ
ツジによって起動することはないとと圧注目すべきであ
る。即ち、所定のＣＰＵＣサイクルにおいてオペランド
の読取りあるいは書込みが行われつつある際、オペラン
ド９の読取りあるいは書込みアドレスは常にｃｐｕｃの
立上りエツジにおいて発生し、命令アドレスは常に６０
ｎｓ後、その時ＣＰＵＣが立下りエツジ全盲しているか
否かには関係なく次の５ＹＳＣＬＫにおいて常に発生す
る。
またｔ２において、かつＣＰＵＤが示すように、ＤＣ８
０４は要求されたオにランドをＤＢパス６００ニ位置さ
せることによりｔｌで提供されるオイランド読取りアド
レスに応答する。ＤＣ８０４ヘアドレスの提供と、ＤＯ
８０４からの対応する出力の発生との間での６０ナノ秒
（ｎｓ）　、即ち１回の５ＹＳＣＬＫ時間は、要求され
たオはランド即ち命令がキャッシュに入力される時のＤ
Ｃ８０４の応答時間を示す。即ち、ＤＯ８０４は要求さ
れたオペランド９あるいは命令がＤＣ８０４においてキ
ャッシュに入力されるとすればアドレスヲ受取った後天
の５ＹＳＣＬＫにおいてオペランドあるいは命令アドレ
スに常に応答する。
ｔ３において、次のＣＰＵＣサイクルの開始と、次のＣ
ＰＵ１２２の演算の実行の開始を示すｃｐｕｃの別の立
上りエツジが発生する。この時点で、次のオにランドの
読取り操作に対するオはランドの読取りアドレスが、Ｃ
ＰＵＡで示すようにＤＣ８０４へＰＡＲ８２０から提供
され、前のオペランドの読取りアドレスの結果ＣＢハス
６００において出現したオ投−ランドはＣＰＵＬで示す
ようにＣＰＵ１２２ヘラツチされる。
またｔ３において、かつＣＰＵＤで示すように、ｔ２に
おいて提供された命令アドレスの結果としてＤＣ８０４
から読取られた命令はＤＢババス００に現われる。
ｔ４において、ＣＰＵＤで示すように、ｔ３で提供され
るオにラント９の読取りアドレスにより要求されるオＲ
ラント１はＤＢババス００に現われる。ｔ４において、
ＩＱＡで示すように、第２回のｃｐｕｃサイクルでの命
令の取出しはＰＩＡＲ８２２からＤＣ８０４へ次の命令
アドレス全提供することにより開始される。この命令ア
ドレスはｔ３において前記ＣＰＵＣサイクルの開始後５
Ｑｎｓで現われる。
またｔ４において、かつＩＬＬで示すように、ｔ２で提
供された命令アドレスに応答してＤＢババス００に現わ
れた命令はＩＬ　７０４にランチされる。ＤＢパス６０
０かうＩＬ７０４への命令のラッチングは対応する命令
アドレスがＤＣ８０４に提供されたＣＰＵＣサイクルの
後天のＣＰＵＣサイクルで発生するＣＰＵＣ：の立下り
エツジによって起動する。この例においては命令がアド
レスされた後ＣＰＵＣ：サイクルにおけるＣＰＩＪＣ，
の立上りエツジはｔ４で発生した。
ｔ５において、再び次のｃｒｔｔｃサイクルの開始と、
次のＣＰＵ１２２の演算を示すＣＰＵＣの立上りエツジ
が再び発生する。この時点で、オペランドの書込み操作
用のオペランド書込みアドレスがＧＰＵＡで示すように
、ＰＡＲ８２０からＤＯ８０４へ提供され、前のオ（ラ
ンどの読取りアドレスの結果ＤＢパス６００に現われた
オペランドはＣＰＵＬで示すようにＣＰＵ１２２ヘラン
チされる。
また℃５において、かつＣＰＵＤで示すように、ｔ４で
提供された命令アドレスの結果ＤＣ８０４から読取られ
る命令はＤＢババス００で現われる。
ｔ５において、かつＩＱＬで示されるように、ｔ４にお
けるＣＰＵＧの立下りエツジによってＩＬ　７０４ヘラ
ツテされた命令はＩＱ　７０２ヘロードされる。
ＩＬ　７０４からＩＱ　７０２への命令のロート９はＣ
ＰＵの上下６．エツジにより実行される、即ちｃｐｕｃ
の立下りエツジでＩＬ　７０４ヘラツチされたいずれか
の命令はＣＰＵＣの次に発生する立上りエツジにおいて
ＩＱ　７０２ヘロードしうろことに注目すべきである。
この場合、ｃｐｕｃの次の立上りエツジはｔ５で発生ず
みである。
ここで、命令アドレスに応答してＤＢババス００に現わ
れる命令は、ＣＰＵＣの次の立下りエツジにおいてＩＬ
　７０４へ常にランチされることに注目すべきである。
しかしながら、命令はＩＱ　７０２に必ずしもロードさ
れるとは限らない；即ち、もしＩＱ　７０２が一杯であ
ればＩＱ７０２はＩＬ　７０４から命令全受入れないか
らである。
ＣＰＵＣサイクル毎の命令の取出しとラッチングならび
にＩＱ７０４が一杯の場合のＩＱ　７０４への命令の非
ロードとの間の矛盾は２つの理由で排除される。最初の
理由は通常の演算において命令は各ＣＰＵサイクルで実
行され、そのためＩＱ　７０２は各ＣＰＵサイクルの終
りにおいて新しい命令全受取る状態となる。即ち、命令
はそれらが実行されるにつれてＩＱ７０２の待ち行列を
移動し、そのためＩＴ。
７０４から新しい命令を受取るスイースが、先に行列化
された命令が動く際各ＣＰＵ？イクルの終りにおいて待
ち行列内で利用できるようになる。
第２の理由は、ＰＩＡＲ８２２に位置する命令アドレス
は、先の命令が完了したときのみ新しい命令を表示する
よう変化することである。したがって、命令からの完了
に１回以上のＣＰＵＣサイクルを要するいずれの場合に
おいても、命令の完成の発生する各ｃｐｕｃサイクルに
おいて同じ命令アドレスがＤＯ８０４に供給される。そ
の結果、命令を完了させるに要する各ｃｐｕｃサイクル
において同じ命令力ＤＣ８０４から読取られ、かつＩＬ
　７０４ヘラツチされる。したがって、ＩＬ　７０４は
命令が完了し、ＩＱ　７０２がＩＬ　７０４から新しい
命令を受取る状態となるまで、各コピーをその前のコピ
ーの上に書込ませて単に同じ命令のコピー全繰返し受取
る。
第８Ａ図に戻れば、ｔ６において、ｔ５で提供されたオ
ペランド１の書込みアドレスに応答してＤＣ８０４に書
込まれるべきオ被ラント“は、ＣＰＵＤの状態が示すよ
うにＤＢパス６００に位置され、かつ取出すべき次の命
令のアドレスはＩＱＡの状態が示すように、ＤＣ８０４
に提供される。
またこの時点で、ｔ４で提供された命令アドレスに応答
してｔ５においてＤＢババス００で現われる命令は、ｔ
６で発生するＣＰＵＣの立下りエツジによりＩＬ　７０
４ヘラツチされる。
ｔ７において、次のｃｐｕｃサイクルの開始と、次のｃ
ｐｕ１２２の演算の実行の開始を示すＣＰＵＣの立上り
エツジが再び現われる。この時、次のオペランドの読取
り操作用のオペランド読取りアドレスがＣＰＵＡで示す
ようにＰＡＲ８２０からＤＣ８０４へ提供される。前述
のように、この読取り操作は本実施例においては、要求
されたオペランドがＤＣ８０４でキャッシュに入力され
ず、ＭＭ１０６から取出す必要のある場合オ投うントド
命令の取出し操作を示すために選んだものである。
またこの時点で、ｔ５で提供されるオにランドの書込み
アドレスにより開始される書込み操作においてＣＰＵ１
２２によりＤＢババス００に位置付けされたオペランド
は、ＣＰＵＬが示すように、ｃｐｕｃの笠上りエツジに
よりＤＯ８０４ヘランチされる。
またｔ７において、七６において供給された命令アドレ
スの結果、ＤＯ８０４から読取られた命令はＩＱＤで示
すようにＤＢババス００に現われ、ＩＬ　７０４ヘラツ
チされた命令はＩＱＬにより示されるように、ＣＰＵＣ
の立上りエツジによりＩＱ７０４ヘロードされる。
七８において、ｔ６で提供された命令アドレスによって
ｔ７でＤＢババス００に現われた命令はｃｐｕｃの立下
りエツジによりＩＬ　７０４ヘランチされる。
前述のように、ｔ７で開始されたオペランド取出し操作
はＤＣ８０４がＭＭ　１０６から要求されたオはランド
ヲ取出す必要のある取出し操作を示すために選択した。
アト３レスされたオペランドをＭＭｌｏ　６から読取る
に要する時間と、オペランドがＩ）ｃｓｏ４の出力側に
現われるための時間とは、オペランドアドレスがＤＣ８
０４へ供給されるｔ７と、ＣＰＵＤが示すようにｔｌＯ
においてＤＢババス００にオはラント９が現われるとき
との間の遅れとして本図において示されている。
第８Ａ図、特にＣＰＵＣにより示されるように、ＣＰＵ
１２２の演算はこの時間有効に停止され、即ち、ｔ７に
おいてＣＰＵＣの立上りエツジで開始したｃｐｕｃサイ
クルはｔｌｌまで延長される。ｔｌｌにおいて、次のＣ
ＰＵ１２２はＣＰＵＣの立下りエツジで示すように開始
し、オペランドはｃｐｕｃの立下りエツジによりＣＰｕ
ｔ２２ヘラツチされる。七６でアドレスされ、ｃｐｕｃ
の立下りエツジにより七８でＩＬ７０４ヘラッチされた
命令も、ＧＰＵＣ，の立上りエツジによりｔ□１におい
てＩＱ　７０２ヘロードされる。
要求されたオペランド９がＤＣ８０４でキャッシュに入
力されない場合を前記イベントのシーケンスは示したが
、このイベントは命令ｔ−ＭＭ１０６から取出丁必要の
ある場合同様のシーケンスを辿ることに注目すべきであ
る。即ち、オペランド９／命令の取出しシーケンスは、
ＤＢババス００に命令が現われるまで停止され、次いで
前記時点で再開する。
前述のように、本実施例においては、オペランド９が何
ら読取られたり書込まれないＣＰＵ１２２のサイクルに
おける命令の取出しｔ示すよう次の２回のＣＰＵｔ２２
サイクルを選別した。これら２回のＣＰＵ　サイクルは
それぞれｔｌｌおよびｔ１３で開始し、ＣＰＵＡが示す
ように、ｃｐｕｃの前記立上りエツジにおいてはＤＣ８
０４にオーラント９アドレスは何う供給されない。
前記２回のＣＰＵサイクルの開始時においてはオペラン
ドの読取りあるいは書込みは何らベンディングではない
ので、命令アドレスはＣＰＵＣの立上りエツジの後６Ｑ
ｎｓで発生するのではな（ｔｌ□およびｔ１３で発生す
る前記ＣＰＵ０の立上りエツジにおいてＤＣ８０４に供
給される。アドレスがＤＣ８０４に供給された後６Ｑｎ
ｓで、即ちＩＱＤが示すようにｔ１２とｔ１４と忙おい
てＤＢババス００で対応する命令が現われる。
前記命令はｃｐｕｃの次に発生する立下りエツジにおい
て、即ちＩＬＬが示すように１１２とｔ１４とにおいて
それぞれＩＬ　７０４にランチされ、ｃｐｕｃ　の次に
発生する立下りエツジにおいて、即ちＩＱＬが示すよう
にｔ１３とｔ１５においてＩＱ　７０２にロート９され
る。
本実施例に対して選定したオにレーションの典型的なシ
ーケンスはｔ１５で完了し、かつ第８Ａ図で示すように
、次のオはレーショラー、各ＣＰＵサイクルの間にオペ
ランドの読取りあるいは書込み、および命令の取出しが
行われるオペレーションのあるシーケンス全再開する。
取出し／書込み機構についての前述のオペレーションを
要約すると、この機構はオーバラップしかつインタリー
ブした形で操作してＤＣ８０４から命令を取出し、たつ
ＧＰＵ１２２とＤＣ８０４の間でオペランドの読取りお
よび書込みｔ行う。ＣＰＵサイクルが命令の実行により
規定され、かつＣＰＵクロック（ｃｐｔｙｃ）の一連の
エツジによって描かれるいずれかのＣＰＵサイクルにお
いては、命令は取出され、かつオペランドはＤＣ８０４
かも読取られるか、あるいは書込むことができる。
各ＣＰＵサイクルの開始はｃｐＵｃの第１の、即ち立上
りエツジによってマークされ、その後発生すルイベント
のｔケンスは、オペランドの読取りあるいは書込みがベ
ンディングか否かによって変る。
もしオペランドの読取りあるいは書込みがベンディング
であれば、ＣＰＵＧの最初のエツジ、即ちＣＰＵサイク
ルを開始するｃｐｕｃエツジにおいてＤＯ８０４に供給
され、命令アドレスは、ＣＰＵの最初のエツジの後６Ｑ
ｎｓ、即ちシステムクロック（ＳＹＳＣＬＫ）の−回の
時間の後ＤＣ８０４に供給される。オペランドの読取り
あるいは書込みが何らベンディングでなければ、命令ア
ドレスはＣＰＵ０の最初のエツジ、即ちＣＰＵの時間の
開始時にＤＣ８０４に供給される。
まず、オペランドの読取りおよび書込みＫついて検討す
る。オペランドがＤＣ８０４でキャッシュされるオペラ
ンド読取りあるいはオペランド９の書込みにおいて、ア
ドレスの後の次の５ＹＳＣＬＫにおいてオペランドはＤ
Ｂババス００に現われ、かつＣＰＵＣの次に発生する最
初のエツジ、即ち次のＣＰＵサイクルを開始するｃｐｕ
ｃのエツジにおいてそれぞれＣＰ０１２２″！！たけＤ
Ｃ８０４ヘラッチされる。
オペランドがＤＣ８０４でキャッシュされず、鹿１０６
から取出す必要のあるオペランド読取りの場合、アドレ
スの後オペランド９は５ＹＳＣＬＫの何回かの後ＤＢパ
ス６００に現われ、ｃｐｕｃの次に発生する最初のエツ
ジ、即ち次に発生するＣＰＵサイクルの開始時ＣＰＵ１
２２へ再びラッチされる。
即ち、オペランド９の読取りあるいは書込みを行うべき
いずれかのＣＰＵサイクルにおいて、そのＣＰＵサイク
ルを開始するＣＰＵＣのエツジにおいてオペランドのア
ドレスがＤＣ８０４に提供され、オペランドは前記ｃｐ
ｕａの開始後１回以上の５ＹＳＣＬＫＳ（７）後ＤＢ、
ニス６００に現われ、ＣＰＵサイクルｔ−開始させるＧ
ＰＵＣの次に発生するエツジにおいて、行き先、即ちＣ
ＰＵｔ２２またはＤＣ８０４のいずれかヘラツチされる
。
命令の哉出しにおいて、アドレスされた命令は　゛アド
レス後通常１回の５ＹＳＣＬＫ時間の後ＤＢハス６００
に現われ、ＣＰＵＣの次に発生する第２）即ち立下りエ
ツジにおいてＩＬ　７０４にランチされ、かつもしＩＱ
　７０２が命令を受入れるスペースがある場合ＣＰＵサ
イクルを開始させる、ＣＰＵＣの次に発生するエツジに
おいてＩＱ７０２にロート９される。
ＩＱ　７０２が命令を受取ることができなければ、ＩＱ
７０２において命令全受入れるスペースが得られるｃｐ
ｕｃの最初のエツジが発生するまで命令はＩＬ７０４に
保持される。
前述のオにレーションにおけるＰＡＲ８２０，ＰＩＡＲ
８２２およびＩＬ　７０４の役割全検討する。まず、４
田８２２およびＰＩＡＲ３２Ｑを設けることにより１２
０ｎｓの一回のＣＰＵサイクルにおいて命令とオペラン
ド９の双方の取出しを促進し、かつ可能とすることに注
目すべきである。即ち、１２０ｎｓのＣＰＵの一回のサ
イクル内でオはランヒラ読取りあるいは書込み、かつＤ
Ｃ８０４から命令全読取るには、ＤＣ８０４にはこの時
間内において２個のアドレス、即ち命令用に１個とオペ
ランド用に１個のアドレスを設ける必要がある。
しかしながら、１個のアドレス源はいずれか所定の１２
０ｎｓ時間において１個のアト＝し局みを供給しうる。
即ち、システムにおいて論理演算を行いうる速度は、６
０ｎ８の時間を有する５ＹＳＧＬＫによって決められる
。１個のアドレス源はアドレス＝＜ＤＣｊ８０４へ読取
るために１回の５ＹＳＧＬＫ時間と、該アドレス全増分
したり、あるいは新しいアドレスをロードするために第
２の５ＹＳＧＬＫ時間を必要とする。そのため、１個の
アドレス源の最大速度は１２０ｎ８毎に１個のアドレス
となる。
しかしながら、前述のようにＡＴＵ８０２は、２個のア
ドレスの流れ、即ちＰＩＡＲ８２０からの命令アドレス
の流れと、ＰＡＲ８２２からのオペランドの読取り／書
込みアドレスの流れと全供給する。前述のように、ＰＩ
ＡＲ８２０とＰＡＲ８２２はそれぞれ、２回の５ＹＳＧ
ＬＫ時間毎に１個のアドレスを供給できる。
しかしながら、ＡＴＵ８０２においては、ＰＩＡＲ８２
０とＰＡＲ８２２とは交互に読取りおよび増分、即ち新
しいアドレスをロードされ、即ち、他方が増分あるいは
再ロードされている間に一方が読取られるので、Ｐ工Ａ
Ｒ８２０とＰＡＲ８２２とは一緒になって６Ｑｎｓ毎に
１個のアドレスｔ−ＤＯ８０４に供給することができ、
前記アドレスは交互に命令アドレスであったり、オペラ
ンドの読取り／書込みアドレスとなる。
ＩＬ　７０４の役割について検討すれば、ｃｐＵ１２２
はその演算の性格上、ＣＰＵ１２２がオペランド全受取
る状態となるまでＤＣ８０４からのオペランドの読取り
を要求しない。即ちＣＰＵ１２２はそれが第４ランドを
受取る入力側バッファに余裕がなければオペランドを受
取らない。したがって、ＣＰＵ１２２はオペランド９が
現われるや直ちオペランＫｙＤＢバス６００から常に動
かすことができ、そのためＤＢババス００は、通常次の
５ＹＳＧＬＫ時間において現われる命令を自由に保持で
きる。
しかしながら、命令の場合については、ＣＰＵの各サイ
クルにおいて新しい命令が取出されている間、命令は均
一速度でＩＱ　７０２　ｔ−通って進行しない。
したがって、いずれたの所定のＣＰＵサイクルにおいて
、新しく取出された命令を受取るスペースがＩＱ　７０
２に無い可能性がある。しかしながら、ＩＬ７０４’を
設けることによって、ＩＱ　７０２にスペースができる
まで取出された命令をＤＢババス００から外しＩＬ　７
０４に保存できるようにし、そのため次のオペランドが
現われたとしてもＤＢババス００　ｔ−自由にしておく
ことができる。
ＰＵ１０４の基本的な命令およびデータ処理エレメント
、即ちＣＰ６０２）ＡＧＵ１２４、ＡＴＵ８０２　　お
よヒＤＣ８０４の構造ならびにオペレーションならびに
それらの個々および協働状態の演算について説明したの
で、次にＭＳ６０４およびＣＰＵ　−ＳＬＩ　６０６に
ついて以下説明する。
Ｃ，４，？イクｏシーケンサ１ｖｌｓ６ｏ４（ｉ６Ａ６
Ａ前述のように、ＤＵ１０４はプロセス制御により、即
ちプログラムの実行の間受取られる命令の制御により演
算を実行するマイクロコード制御の機械である。このマ
イクロコート９制御は、例えばＡＧＵ１２４のＤＡＧ７
１６から提供されるディスパッチアドレスおよびＰＵ１
０４の演算の間発生するある条件およびテストに応答し
てＭＳ６０４により提供される。
第６Ａ図を参照すれば、ＭＳ６０４のブロック線図が示
されている。前述のように、第６図、第７図および第８
図はその順序で横に並べればＰＵ１０４の全体のブロッ
ク線図を構成することができる。
この全体ブロック線図を続けるには、ＣＰＵ　−５ＬＩ
６０６　ｔ−含む第６８図全第６図のすぐ下方に置き、
ＭＳ６０４を含む第６Ａ図を第６Ｂ図のすぐ下方に位置
させればＭＳ６０４、ＣＰＵ　−ＳＬＩ　６０６、ＣＰ
６０２）ＡＧＵ１２４およびＡＴＵ／Ｃ１２６の間の接
続ならびに関係をさらに明瞭に示すことができる。
第６Ａ図に示すように、ＭＳ６０４はＰ［Ｊ１０４の演
算全制御するマイクロルーチンを記ｔｌる、マイクロル
ーチン制御記憶装置（ＭＣ：５）６４０を含む。本実施
例においては、ＭＣ３６４Ｑはマイクロコート９制御記
憶装置の２個のバンクから構成され、第１のバンクは、
永久的に存在するマイクロルーチンを記憶する読取り専
用メモＩＪ　（ＲＯＭ）からなり、第２のバンクはロー
ド可能のマイクロコード用の読取り／書込みメモリであ
る。各バンク井水実施例においては８ビット幅４にワー
ドのメモリである。
ＭＣ３ｓ４０の書込み可能バンクには以下説明するＣＰ
Ｕ　−ＳＬＩ　６０６の内部バスから接続された双方向
性のデータ人力／出力側が設けられている。ＣＰＵ−Ｓ
ＬＩ　６０６、ＳＬｌバス１２０よびＳＣＵ　１０ｇと
共にこの経路はマイクロコードがＭＣ３６４０へ書込み
、あるいは読取られうる経路である。
また第６Ａ図に示すように、ＭＣ３６４０にはマイクロ
命令アドレス（ＭＩＡ）パス６４２がら接続されたアド
レス入力側が設けられている。以下説明するように、マ
イクロ命令アドレスはＭＩＡバス６４２を介して提供さ
れ、ＭＣ８６４０からの個々のマイクロ命令を選別し、
かつ読取りかつＭＣ８６４０へのマイクロコート９ノ装
填ノ間ＭＣ８６４０へのマイクロコービの書込みを制御
する。
ＭＣ３６４０のマイクロ命令出力側はマイクロ命令ゼネ
レータとレジスタ（ＭＩＧＲ）６４４の入力側に接続さ
れている。ＭＩＧＲ６４４は現在のマイクロ命令を記憶
するレジスタと、現在のマイクロ命令を復号化しマイク
ロ命令レジスタ（ＭＩＲ）の出力であるマイクロ命令機
械制御信号を提供する論理とを含む。ＭＩＲの方は制御
のためにＰＵ１０４の残りの部分に供給され、かつ前述
のようにＡＰＭ６２８の入力側へのマイクロ命令のリテ
ラル出力として供給される。ＭＩＧＲ６４４の制御出力
の一部はＭＩＧＲ６４４への入力として提供され、その
演算全部分的に制御する。ＭＩＧＲ６４４は従来の内部
構成のものであって、当該技術分野の専門家には周知の
ものなので詳細には説明しない。
マイクロ命令アドレスは、マイクロ命令アドレス出力側
がＭＩＡバス６４２に接続されている２個のアドレス源
のいずれかからＭＩＡパス６４゛２に提供することがで
きる。これらのアドレス源はそれぞれ、マイクロ命令ア
ドレス入力側Ｒ’ＯＣＭＡｃＯ’）６４６およびマイク
ロ命令制御装置１　（ＭＡＧｆ）６４８として指示され
ている。
まずＭＣ３６４０を参照すれば、ＭＣ３６４０はマイク
ロルーチンにおけるマイクロ命令の順次的選別、マイク
０命令スタツク演算およびマイクロ命令ループ演算を基
本的に制御する。この目的に対して、ＭＡ０１６４８は
マイクロ命令カウンタ、マイクロ命令スタックおよびマ
イクロ命令ループカウンタとを、関連のある種の制御機
能と共に含む。ＭＡＣ１６４８には制御入力側と、オペ
レーションの必要に応じて、ＭＣ３６４０の出力側から
のマイクロ命令分岐アト３レスおよびＭｌバス６４２か
らのマイクロ命令アドレスとが設けられている。ＭＡＣ
ｌ　ｃ＋４０はさらに、以下説明するマイクロ命令アド
レス選定および制御装置（ＭＡＳＣ）６５０からの制御
入力側が設けられている。ＭＡ０１６４８も従来の内部
構成のものであるので詳細には説明しない。
ＭＡ０１６４８のオペレーションは基本的にはＭＡＳＣ
６５０によって制御され、ＭＡＳＣ６５０は例えばテス
トの結果を示す入力、サイクルの終り、全体的なアドレ
ス選択状況およびＭＩＧＲ６４４の出力側からの入力を
受取る。ＭＡＳＣ６５０にはテストマルチプレクサ（Ｔ
ＳＴＭ）６５２が付属しており、ＴＳＴＭ　６５２は状
態ビット入力全受取り、ＭＡＳＣ６５０に対して、状態
関連テストの結果を示すテスト出力全供給する。ＭＡＳ
Ｃ６５０が発生する出力の中にはテスト状況の結果、Ｍ
Ｓ６０４の他のエレメントに対スるある制御信号および
あるシステムクロック信号がある。
ＡＴＵ／Ｃ１２６からの命令およびオイラント９の取出
しに関する以下の説明においてさらに説明されるカＭＡ
Ｓ０６５０　Ｋより提供されるクロクク信号の中にはシ
ステムクロック（ＳＹＳＣＬＫ）およびＣＰＵ１２２ク
ロア　り（ＣＰＵＣ）　カ；ｈ　ル。５ＹＳＣＬＫハＰ
Ｕ　１０４ノｊ−Ｌ／　メントの論理的演算に対する基
本的なタイミングを提供し、かつシステム１０２の本実
施例においては６０ナノ秒（ｎｓ）の時間を有する。Ｃ
ＰＵＣはＣＰＵ１２２の演算に応答して発生し、基本的
にはＣＰＵ１２２の演算実行状態を示す。システム１０
２の本実施例においては、ＣＰＵＣｔイクルは１つの演
算を行うに要する時間、即ち１個の命令全実行するに要
する時間である。命令およびオペランドの取出シに関す
る以下の説明において詳しく説明するが、命令の実行の
開始はＣＰＵＣの立上りエツジによって示され、かつｃ
ｐｕａ時間の終り、即ち次の（２）Ｃ時間の始まりは次
の命令の実行の開示を示す（ＦＵＧの次の立上りエツジ
により示される。ｃｐｕｃの基本的時間、即ち１個の命
令を実行するに要する時間は１２Ｑｎｓである。しかし
ながら、ｃｐｕｃ時間は、例えばマイクロコード分岐の
結果としである種の演算に必要であるように、あるいは
ＤＣ８０４が■１０６から要求されたオペランドあるい
は命令を取出す必要がある場合６０ｎ８増分、即ち５Ｙ
ＳＣＬＫ時間だけ延長することができる。
ＭＡＣＯ６４６ｔ−参照すれば、ＭＡＣＱ　６４６はデ
ィスパッチ時およびトラップ状態あるいはケーステスト
の発生時マイクロ命令アドレスを供給する。
ＭＡＣ０６４６マイクロ命令アドレスはマイクロ命令ア
ドレスマルチプレクサ（ＭＩＡＭ）６５４の出力側から
供給され、ＭＩＡＭ６５４の方はマイクロ命令保存／戻
りレジスタ（ＳＲＲ）６５６とケース／トラップ／ディ
ス・ぐツチゼネレータ（ＣＴＤＧ）　６５８から入力を
受取る。
まず５ＲＲ６５６を検討すれば、５ＲＲ６５６はマイク
ロ命令アドレス保存および戻り機構を提供し、トラップ
戻りレジスタ（ＴＲＡ）６６０からの保存／戻りマイク
ロ命令アドレスを備えている。ＴＲＡ６６０の方は実行
マイクロ命令アドレスレジスタ（ＸＭＩＡ）６５２を介
してＭＩＡバス６４２に現われるマイクロ命令アドレス
を受取りかつ保存し、前記レジスタは現在実行すべきマ
イクロ命令のＭＩＡバス６４２に現われるアドレスを捕
捉し、かつ記憶する。ＣＰＵ　−３ＬＩ６０６に関する
以下の説明でさらに詳しく説明するように、ＳＬＩ：ｘ
ｌｚｏあるいはＧＰ６０２のいずれかからＭＣ８６４０
にマイクロ命令が提供されうる経路全提供する。第６Ａ
図に示すように、この経路はＣＰＵ　−ＳＬＩ　６０６
の内部バス、Ｃ３Ｉ６６６から５ＲＲ６５６に提供され
る入力側から構成され、例えばＭＣ３６４０へのマイク
ロルーチンの直込みあるいは診断オペレーションに使用
しうる。
ＣＴＤＧ６５８はディスパッチ、ケースおよびトラップ
状態になるとマイクロ命令アドレスを発生させる。第６
Ａ図に示すように、ＣＴＤＧ　６５８のディスパッチア
ドレス入力がＤＡＣ７１６から供給される。
マイクロ命令アドレスの発生の結果から発生するその他
のディス・ξツチ演算は例えばＤＡＣ７１６による不当
なアドレスの検出から発生するディスパッチ例外、ある
いは特定のファイルレジスタヲ選定する、あるいは浮動
小数点演算を実行する演算を含む。ＣＰＵ　−ＳＬＩ　
６０６に関して下記するように、ＣＴＤＧ６５６にもＣ
ＰＵ　−８部６０６から、特にＣＰＵ−８ＬＩ　６０６
の５ＣＲ６７４から入力が供給される。
トラップベクトルマイクロ命令アドレスは例えば、不当
な有効アドレス、長いアドレスの変換、キャッジユズロ
ッククロシンＩ　（ｃｒｏｓｓｉｎｇ）　ＪＨ）１例外
、取出し操作、あるいはその他の一般的なトラップ状態
から発生しうる。マイクロ命令アドレスから発生するケ
ーステストは例えば、変数を正規化し浮動小数点変数即
ち浮動小数点指数差を比較し、命令待ち行列をマツプし
、ＡＬＵの結果あるいは一般制御除外を検査するオペレ
ーションを含む。
第６Ａ図に示すように、ＣＴＧＤ６５８への入力はマイ
クロ命令アドレスコンパレータ（ＭＩＡＣ）６６４から
供給される。ＭＩＡＣ６６４は、ＸＭＩＡ　６６２から
接続されかつ現在のマイクロ命令アドレスを示す第１の
入力側と、以下説明するＣＰＵ　−ＳＬＩ　６０６の内
部バスから接続された第２の入力側と１有する。
選定されたマイクロ命令アドレスはＣＰＵ５ＬＩ６０６
レジスタに記憶され、ＸＭＩＡ　６６２の出力側に出て
くるそれぞれの現在のマイクロ命令アドレスに対してＭ
ＩＡＣ６６４によって比較できる。次いで、ＭＩＡＧ　
６６４は、現在のマイクロ命令が記憶されたマイクロ命
令アドレスと比較されるとＣＴＤＧ６５８に出力を発生
させ、例えば選定可能なマイクロ命令アドレスにおいて
トリップ（ｔｒｉｐ）点を提供する。この機能は例えば
、マイクロ命令を通して順次ステツピイングしたり、あ
るいは選定したマイクロ命令においてＭＳ６０４の動作
を停止させる診断オはレーションで用いることができる
。
前述のように、ＭＡＧＯ６４６はディスパッチ、ケース
およびトラップ状態のためにマイクロ命令アドレス全発
生させ、一方ＭＡＧ１６４８はマイクロルーチンにおけ
るマイクロ命令全順次選択するため、マイクロ命令スタ
ック演算およびマイクロ命令ループ演算のためのマイク
ロ命令アドレスを発生させる。ＭＡｃ０６４６あるいは
ＭＡ０１６４８のいずれかは所定のマイクロ命令サイク
ルの間のマイクロ命令アドレス源であって、いずれかが
１＠のティクル内において前述のマイクロ命令アドレス
を供給する。
前述の２種類のマイクロ命令選択操作に対して２個の個
別の並列したマイクロ命令アドレス源金設けることによ
って、以下述べるように、１回のマイクロ命令サイクル
においてマイクロ分岐演算全実行することができる。
マイクロコード分岐は一般的に、規定された状態に対し
てテストを実施する結果発生する。もし例えばテスト結
果が正しいとすれば、現在のマイクロルーチンは次のマ
イクロ命令アドレスに継続する。テストの結果が間違っ
ておれば、ズランチマイクロルーチン用のマイクロ命令
アト３レスが発生し、次のマイクロ命令アドレスとして
使用する。
従来のマイクロ命令機械においては、第１のマイクロ命
令サイクルがテスト状態を発生するために使用され、第
２のマイクロ命令サイクルは、テス）ｔ−実行するため
、かつ必要に応じマイクロ命令分岐全選定するために使
用される。ＭＳ６０４においては、かつ並列の現在演算
中のアドレス源′ｈｌＡｃＯ６４６トＭＡＣ１６４８ト
カアルタメニ、テスト力発生し、かつ１回のマイクロ命
令サイクルの間ＭＡＣ０６４６によりテストが実施され
る。もしテスト条件が正しければ、ＭＡＣｌ　６４８に
よりすでに発生しているアドレスがそのサイクルの間、
次のマイクロ命令アドレスとして使用される。もしテス
ト条件が正しくなければ、マイクロ命令サイクルが延長
され、ＭＡＣ０６４６により発生したアドレスが次のマ
イクロ命令アドレスとして使用される。
テスト結果は、ＭＳ６０４の動作原理を変えることなく
分岐／非分岐決定に関し反転しうろことに注目すべきで
ある。即ち、分岐において正しいテスト結果が得られ、
かつ非分岐に偽の結果が得られることが可能である。
分岐で発生するテストが延長したマ、イクロ命令すイク
ル金使用する限りにおいては、ＭＳ６０４の動作速度の
全体的な増加は通常の演算において発生する命令のパー
セントによって左右される。このパーセントが低ければ
低いほど、演算速度を増加することによる利点は大きい
。したがって、マイクロ命令ｒの設計者は経験あるいは
試験によってテスト条件を選定し正偽を問わず非分岐決
定において発生する、テスト結果のパーセントラ最小に
するようマイクロ命令ルーチンを構成すべきである。
ＭＳ６０４の構造とオイレーションについて説明したの
で、ＣＰＵ　−ＳＬＩ　６０６の構造とオイレーション
とについて次に下記する。
Ｇ、５．　ＣＰＵシステムリンクインタフェース（ＣＰ
Ｕ−前述のように、システム１０２のあるエレメント、
例えば、ＰＵ１０４．５ＣＵ１０８、ＭＭ１０６および
５Ｂ１１１０は、５Ｃ０１０８と、前記エレメントの内
部オ被し−ションとの間でアクセスおよび通信ｔ−ｍ供
−ｒべく支援リンク（ＳＬ）バス１２０全介して相互に
接続されている。このアクセスおよび通信は、以下の説
明のように、例えばマイクロ命令ビの開始およびロード
かつ診断オペレーションのように一般的に支援オイレー
ションとして分類されるものの実行を主として制御する
ために使用される。例えｔｄ　ＣＰＵ　−ＳＬＩ　６０
６　ハＣＰＵ　１２２　トＳＬバス１２０との間のリン
クであって、したがってＳＯＵ　ＩＱ３とＣＰＵ１２２
のエレメント、４！にＣＰ６０２とＭＳ６０４との間で
リンク全提供する。
以下の説明はＣＰＵ　−ＳＬＩ　６０６による例を中心
としたものであるが、ＣＰＵ−５ＬＩ　６０６の全体的
な構造とオペレーションとはシステム１０２の情報処理
エレメントの各々において提供されるシステムリンクイ
ンタフェースを代表するものであることを想起すべきで
ある。即ち、例えばＭＣＵ１３２におけるシステムリン
クインタフェースは特定の情報処理エレメントの特別の
オにレーションおよび制御要件に対して当該技術分野の
専門家には明らかなある種の適合を加えればＣＰＵ　−
ＳＬＩ　６０６と類似である。
この点について、システム１０２の情報処理エレメント
は、それぞれが、情報の記憶手段、情報処理手段と、前
記情報記憶および処理手段との間で情報全転送するバス
と、ＭＳ６０４に類似のマイクロコード制御「エンジン
」を含む情報処理機能を含む点において類似であること
に注目すべきである。この点について、マイクロコー）
’制御エンジンはマイクロルーチン、即チマイクロ命令
のシーケンス全記憶するメモリ手段と、マイクロコード
メモ＋）’ｒ６ｙｖスする手段と、メモリとアドレス手
段とを接続するマイクロ命令バスを含む。
ＣＰ６０２とＭＳ６０４と全、それぞれ情報処理機能お
よび、ＲＦ６１６とＡＬＵ　６０８がそれぞれ情報記憶
および処理手段全提供するＣＰＵ１２２のマイクロコー
ド制御エンジンとして上述してきた。別の例にオイて、
ＭＥＭＩＱ５の機能は、データとプログラムとを含む情
報を記憶し、システム１０２のエレメント間で情報を転
送することである。したがって、ＭＥＭ１０６はＭＳ６
０４に類似のマイクロコード制御エンジン、ＭＵ８１３
０の形態の記憶手段、および情報処理手段、即ち例えば
ＭＣＵ１３２の／ξミリティチェック理のようにデータ
経路、レジスタおよび処理機能の形ｕでＭＵＳ１３０と
システム１０２のエレメントの間で情報を転送する手段
とを含む。
以下、まずＣＰＵ　−ＳＬＩ　６０６の全体構造とオペ
レーションを説明し、次いでＳＬババス２０、該バスを
通して通信される情報と命令およびこれらエレメントに
より実行される支援オペレーション全説明する。ＳＬ　
ハス１２０と支援オペレーションの説明の方はＣＰＵ　
−ＳＬＩ　６０６のエレメントの１能とオはレーション
と全詳細に説明する。５ＣＵ１０８は本実施例において
はマサーチュセッッ州ローウェル（Ｌｏｗｅｌｌ、ｍＡ
）のワングラボラトリース会社（ＷａｎｇＬａｂｏｓ＝
ａｔｏｒｉｅｓ、Ｉｎｃ、）製のプロフェッショナルコ
ンピュータである、市販されているマイクロプロセッサ
をベースとしたコンピュータであり、その構造および演
算ならびに本目的への適用九ついては以下の説明を読め
ば当該技術分野の専門家には十分理解されるので、５ｃ
Ｕ１ｏ８の構造とオにレーションについては詳細に説明
しない。
第６Ｂ図２参照すれば、ＣＰＵ　−ＳＬＩ　６０６　（
７）ブロック線図が示されている。以下ＣＰＵ−３ＬＩ
　６０６の構造￥！：まず説明し、次いでＣＰＵ　−Ｓ
ＬＩ　６０６の可能な演算についてのあるもの、および
ＣＰＵ　−ＳＬＩを通るデータ経路の可能な用途のある
ものについて説明する。前述のように、前記エレメント
の特殊な機能やオペレーションについてはＳＬババス２
０と支援命令演算の以下の説明において詳しく説明する
。
第６Ｂ図に示ｊ！５Ｋ、ＣＰＵ　−ＳＬＩ　６０６は１
６ヒツトノＣＰＵ支援リンクの内部（ＣＳＸ）バス６６
６ｔ−含み、該バスは支援／！！ケットデータレジスタ
（ＳＰＤＨ）６６８　ｔ−介シテＳＬパ、’、　１２０
　Ｋ双方向的に接続され、制御およびデータ情報がＳＬ
Ｉバス１２０とＣ８Ｉバス６６６との間で通信できるよ
う処する。
以下に説明するように、５ＰＤＲ６６８は１６ビツトの
レジスタであって、該レジスタはＣ３Ｉバス６６６への
並列の１６ビツトの入力／出力側と、ＳＬババス２０の
データバス部分への１個のビット幅の直列の入力／出力
接続とを有する。即ち、情報は５ＰＤＲ６６８と５ＣＵ
ＩＱ３の間で連続した形で導かれ、かつ５ＰＤＲ６６８
とＣ８Ｉバス６６６との間では１６ビツトの並列の形態
で導かれる。
Ｃ８Ｉハス６６６の方は前述のように、３２ピントの双
方向性マイクロステート　レジスタ／トランシー−’　
（ＭＳＲＸ）６７０　を介しテＣＰ　６０２　（７）　
ＡＰ　、ｚ、ｔ、　６１２に双方向的に接続されている
。第６Ｂ図に示ｆよ５Ｋ、ＭＳＲＸ　６７０は、ＡＰバ
バス１２への３２ビア）の並列のインタフェースと、Ｃ
８工６６６への１６ビツトインタフエースを有し、その
ため情報は、ＭＳＲＸ　６７００３２ビツトの高位およ
び低位の１６ピントの「ワード」の形態でＣ３Ｉ　６６
６とＭＳＲＸ６７０との間で転送される。
Ｃ８Ｉ　６６６はさらにＭＳ６Ｑ４のある点と相互に接
続されている。第６Ａ図および第６Ｂ図とに示すように
、　Ｃ８Ｉ　６６６はマイクロ命令アドレスバツフア（
ＭＩＡＢ）６７２を介してＭＩＡバス６４２から接続さ
れている。また前述のように、Ｃ８Ｉバス６６６は双方
向性リンクによってさらにＭＣ８６４０のデータ人力／
出力側に接続され、かつＭＩＡＣ６６４と５ＲＲ６５６
のアドレス入力側に接続されている。
ＣＰＵ　−ＳＬＩ　６０６はさらに、入力側がＣ８Ｉ、
ζス６６６に、出力側がＣ３Ｉバス６６６に接続された
、１６ビツトの汎用支援命令レジスタ（ＳＣＲ）６７４
　Ｔｈ含む。
５ＣＲ６７４は、Ｃ８Ｉバス６６６に現われる命令、ア
ト。
レスまたはデータを記憶しＣ８Ｉバス６６６へ供給する
ために使用できる。この場合以下説明するように、５Ｃ
Ｒ６７４は支援オペレーションの実行において、ＣＰｔ
ｆ−３ＬＩ６６６オｊヒＭｓ６０４ノ動作ｔ−制御する
情報を記憶するために使用される。この点に関し、第６
Ａ図および第６Ｂ図に示すように、５ＣＲ６７４はＣＴ
ＤＧ６５８へ制御信号出力を供給する。
最後に、ＣＰＵ　−ＳＬＩ　６０６は支援リンク制御装
置（ＳＬＣ）６７６として指示するマイクロ制御「エン
ジン」を含み、該５ＬＣ６７６は以下説明するようにＳ
Ｌババス２０の個々の支援リンク制御ラインに接続され
、かつＣＰＵ　−ＳＬＩ　６０６とＭＳ６０４へ支援リ
ンクインタフェース制御（ＳＬＩＣ）の制御出力全供給
する。ＳＬＣ６７６は基本的に、以下説明する支援オペ
レーションを実行する上でＣＰＵ−３ＬＩ　６０６と肥
６０４とを制御するに必要なマイクロルーチンと関連の
論理とを含む。ＣＰＵ　−ＳＬＩ　６０６の演算と支援
オペレーションについての以下の説明を読めば５ＬＣ６
７６の設計と構造については当該技術分野の専門家には
明らかであるので、ＳＬＣ６７４については詳細には説
明しない。
ＣＰＵ　−ＳＬＩ　６０６の構造について説明したので
、ＣＰＵ　−ＳＬＩ　６０６の可能な演算のあるもの、
およびＣＰＵ　−ＳＬＩ　６０６　ｔ−通る情報のある
可能な用途については次に説明する。
まず、５ＰＤＲ６６８、Ｃ３Ｉバス６６６およびＭ弥■
６７０全通るＳＬババス２０からＡＰババス１２までの
リンクを検討すれば、この経路は例えばＣＰ６０２の診
断オにレーションに用いることができる。即ち、この軌
道はＳＬババス２０、したがって５ＣＵ１０８と、ＣＰ
６０２の内部データおよびマイクロステートとの間で汎
用アクセスを提供する。
Ｃ８Ｉバス６６６と、ＭＣ５６４０のデータ人力／出力
との間の双方向性経路は、マイクロルーチンが通ってＭ
Ｃ８６４０へ書込まれる経路である。また、この経路は
診断のためにマイクロルーチンがそれぞし５ＰＤＲ６６
８、！：　ＭＳＲＸ６７０　トＹｒ介り、テＭＣ８６４
０カらＳＬババス２０あるいはＯＰ　６０２へ読取るこ
とができるようにする。ＭＣ８６４０のデータ人力／出
力側からＭＳＲＸ６７０　ｔ−通る経路はまた、ＭＩＧ
ＲのＭＩＲ出力側とＡＰババス１２との間の経路に代替
する経路を提供することによってマイクロ命令フィール
ド９ｔ−ＣＰ６０２へ読取ることができる。
ＣＳエバスかうＳＲＲ６５６のアドレス入力側、したが
ってＭＩＡバス６４２への経路はＣ８Ｉハス６６６とＭ
Ｃ５６４０との間の前述した入力／出力経路と協働して
使用しＭＣ５６４０ヘアドレス入力を提供しＭＣ８６４
０マイクロルーチンを書込み、かつＭＣ８６４０からマ
イクロルーチンを読取ることができる。マイクロ命令ア
ドレスは、５ＰＤＲ６６８ｔ”通してＳＬババス２０カ
ラ、６　ルイハＭＳＲＸ６７０　’ｔ−通Ｌ−（ＣＰ６
０２　カらこの経路を通して提供しうる。この点に関し
て、ＭＩＡＢ６７　　を通してＭＩＡバス６４２からＣ
３工６６６までのアドレス経路は、ＭＣ：５６４０のデ
ータ人力／出力側からＧＳＩバス６６６までの経路と共
にマイクロルーチン全モニタするために使用しうる。即
ち、Ｍ工Ａバス６４２に現われるマイクロ命令アドレス
と、ＭＣ８６４０から読取られる対応したマイクロ命令
とはＳＬババス２０あるいはＣＰ６０２に読取ることが
できるＯ 最後に前述のように、ＭＩＡＣ６６４にはＣ３Ｉ　６６
６から接続されたアドレス入力側が設けられている。
選定されたマイクロ命令アドレスは例えば５ＣＲ６７４
に記憶され、Ｃ８Ｉバス６６６とこのリンクを介してＭ
ＩＡＣ６６４に供給しうる。このアドレス経路は例えば
、ＸＭＩＡ６６２の出力側でＭＩＡバス６４２に現われ
るマイクロ命令アドレスと比較しうる。ＭＩＡＣ６６４
は次いで、現在のマイクロ命令アドレスが記憶されたマ
イクロ命令アドレスと比較され例えば選定可能なマイク
ロ命令アドレスにおいてトリップ点を提供するとＣＴＤ
Ｇ６５８に出力を発生させる。
この機能は、マイクロ命令ルーチンを通して順次ステッ
ピングしたり、あるいは選定したマイクロ命令において
ＭＳ６０４の動作を停止させるために使用しうる。
ＣＰＵ　−ＳＬＩ　６０６の基本構造とオペレー７ヨン
について説明したので、支援オ（レーションを実行ｊ　
ルＣＰＵ　−ＳＬＩ　６０６、ＳＬババス２ｏオヨヒＭ
Ｓ６ｏ４の機能と第４レーシヨンとについて次に説明す
る。
第６０図全参照すれば、ＳＬパス１２０と、該バスを通
して通信される情報および命令とｔ示す線図が示されて
いる。第６Ｃ図の上部に示すように、ＳＬババス２０は
単一のビットの一連の目標／命令／データ（ＴＣＤ）バ
ス６７８から構成され、該バスは５Ｃ０１０８とシステ
ム１０２の情報処理エレメントならびに複数の個々の制
御ラインの間で支援第４し一ジョン命令と情報とを通信
するために使用される。
個々の制御ラインは、支援オペレージｉンの実行を導く
命令ｔ　ＳＯＵ　１０８から処理エレメントへ伝ＩＬ、
前記オイレーションのあるもの全実行することから発生
する情報を処理エレメントから５ＣＵ１０８へ伝送する
こと金含み、５ＯＵ１０８とシステム１０２の情報処理
エレメントとの演算全調整する信号を通信するために使
用される。個々の制御ラインは例えば割込要求（ＩＲ）
ライ／６８０、支援制御ユニットリセント（ＳＯＵＲ）
ライン６８２）支援命令確認（ＳＣＡ）ライン６８４、
支援リンククロック（ＳＬＣ）ライン６８６、支援デー
タ伝送（ＴＳＤ）ライン６８８および支援命令（ＸＳＬ
）実行ライン６９０とを含む。
前述のように、ＴＣＤバス６７８は５ＣＵ１０８とシス
テム１Ω２の情報処理エレメントとの間で支援制御デー
タおよび命令を通信するために使用される、この情報は
３２ビツトの目標／命令／データ（Ｔ■〕ワード９の形
で通信される。前述のように、ＴＣＤバス６７８は１ビ
ツト幅の一連のバスで、５ＲＤＲ６６８は１６ヒシトの
レジスタである。そのためＴＣＤワード３は、それぞれ
１６ビツトの２個の一連の伝送として５ＣＵ１０８と５
ＰＤＲ６６８との間で通信される。以下に説明するよう
に、ＴＣＤワード９は２個の１６ビツトのセクションに
編成され、各セクションが関連情報を含む。
第６Ｃ図の中間部分を参照すれば、ＴＣＤワードのフォ
ーマットが線図で示されている。指示のように、ＴＣＤ
ワード０の最初の１６ビツトのセクションは演算を実施
する予定のシステムプロセッサのエレメントと、実施す
べき演算とを確認するフィールド９を含む。例えば、Ｔ
ＣＳワード°の最初の１０ビツトは１個以上の目標識別
（ＴＩ）フィールドヲ含むことができ、各ＴＩフィール
ド°は特定のＴＣＤワードの予定受取先を識別する情報
を含む。例えば、ビット８−１０は３ビツトのフィール
ド９の中央処理ユニット、即ちＰＵ１０４の識別フィー
ルド９を構成する。このフィールド９はシステム１０２
が８個のＰＵＳ１０４まで構成できるようにし、５ＣＵ
ｘｏ８がシステム１０２の多数のＣＰＵ構成におけるＣ
ＰＵ５のいずれかを個々に選定し、かつ該ＣＰＵと通信
できるようにする。
本実施例においては、実施すべき演算を識別する最初の
１６ビツトのセクションのフィールド９は５ビツトの支
援命令（ＳＣ）フィールド９から構成される。前述のよ
うに、ＳＣフィールドはＴＩフィールド３により識別さ
れるシステム１０２の受取りエレメントにより実施され
る特定の支援オイレーションを識別する支援命令コート
０全含む。本実施例においては、ＣＰＵ１２２に関連す
る支援命令コード（ＳＣＳ）は以下を含む； ３０００−５ＰＤＲ６６８例えばＳＯＵ　１０８へＭｃ
ｓ　６４（１）書込み可能部分から１６ビツトのマイク
ロコードを読取る；特定の１６ビツトは５ＣＩ００によ
り識別される ５ＧＯ１−ＭＳＲＸ６７０　カＩ／）　５ＰＤＲ６６８
Ｏ低位１６　ヒｙ　）へ１６ビツトを読取る； ＳＣ０２−Ｍ５Ｒｘ６７０カラ５ＰＤＲ６１８ノ高位１
６ヒツトを読取る； ５ＧＯ３−ＭＣ５６４０力）らＣ８Ｉノζス６６６へ、
書込み可能制御記憶装置の８４ビツト（１マイクロ命令
）ｔ−読取る；読取りアドレスは５ＲＲ６５６の中味に
より規定される； ５ｃｏ４−ｓｅＲ６７４の中味ｔ−８’ＰＤＲ６６８へ
読取る；ＳＣＯ５−現在のマイクロ命令アドレス＠　Ｍ
ＳＲＸ６７０へ読取る； ５ＣＯ６−ＳＲＲ６５６の中味により規定されるマイク
ロ命令メモリの位置？　５ＰＤＲ６６８へ読取る；ＳＯ
０７−子備 ＳＯ０８−５ＰＤＲ６６８からのマイクロ命令の１６ビ
ツ）　＠　ＭＣ８６４０の書込み可能部分へ書込む；位
置は現在のマイクロ命令アドレスと５ＣＲ６７４の中味
により規定される部分とによって規定される； ５００９−５ＰＤＲ６６８からＭＳＲＸ６７０へ低位１
６ビツトをロート９する； ＳＣ，ＯＡ　−５ＰＤＲ６６８カラＭＳＲＸ６７０　’
ｌｉ位１６ビツ）をロードする； ＳＣ・ＯＢ　−Ｃ３Ｉ　６６６２）−らＭＣ３６４０１
７）書込み可能部分へ８４ビツト（１マイクロ命令）を
ロー）−＊する；アドレスは５ＲＲ６５ｓｏ中味により
規定される； ５ｃｏＣ−５ＰＤＲ６６８から５ＲＲ６５６ｔ−ロート
９する；ＳＤ□Ｄ　−５ＰＤＲ６６８カらＭＩＡＣ６６
４ｔ　ｏ　−ｙする；ｓａ□Ｅ−５ＰＤＲ６６８から５
ＧＲ６７４全ロードする；５ＧＯＦ　−５ＰＤＲ６６８
からマイクロ命令メモリをローｒする；アドレスは５Ｒ
Ｒ６５６の中味により規定される： ５ｃｌｏ　−ｃｐ６０２ｆ：リセットする；ＳＣＩ　１
−　ＭＣ８６４０の書込み可能部分を入力としてＭＣ８
６４０へ選定する； ５Ｃ１２−支援命令機能トラップオペレーションｆ実行
する； ５ａ１３−一時に１ステツプ（−マイクロ命令ステップ
）マイクロ命令全実行する； ５ｃ１４−一時に１ステツプ（１マイクロ命令ステツプ
）マイクロ命令全実行する： ５Ｇ１５−子備 ５Ｃ１６−子備および ５ｃ１７−子備 注）　：　５Ｃ１８，５Ｃ１９，５ＣＩＡ％５ＣＩＢ、
５ＧｘＣ，５ＣＩＤ。
ＳＣ；ＩＥおよび５ＧＩＦは本実施例のシステムにおい
ては、予備であるか、ＭＧＵ１３２に使用されるかＳＢ
Ｉ　ＩＩＱの支援命令演算あるいは浮動小数点ユニット
（ＦＰＵ）支援命令演算用に用いられる。
最終的に、ＴＣＤワードの第２の１６ビツトのセクショ
ンは、例えば前述のようにデータあるいはマイクロ命令
を通信、あるいは１６ビツトの支援命令レジスタ（ＳＣ
Ｒ）ロードを通信するために使用しうる情報フィールド
９を構成する。支援命令ならび圧その結果の演算圧つい
ての前記説明に示すように、ＳＣＲワード９は５ＣＲ６
７４に位置し、現在の支援オペレーションあるいは実行
すべき演算に関する情報を含む。
本実施例におけるＳＣＲワードフィールドを含む： ＩＲＴＲ−情報転送源あるいは行き先となるべきＣＰＵ
１２２の内部レジスタ全識別するポインタを含む３ビツ
トフイールド務 例えばレジスタの中味はｓｃ０１０８に読取りあるいは
ＳＣＵ１０８により書込まれる。
ＥＭＩＣ　−　ＭＩＡＧ６６４の演算を可能とする１ビ
ツトのフィール）＃０ ＥＣＳＰ　−　ＭＣＳ６４０の中味に関してパリティ演
算全可能にする１ビツトのフィールド９。
ＧＭＤＭ−処理エレメント即ちＣＰＵ１２２が命令モー
ド、即ちＳＣＵＩＱ８に制御されていることを示す１ビ
ツトのフィールド務こ のビットは前述のように、ＳＬＯ６７６にある支援オペ
レーションへＭＳ６　４　ｏのマイクロルーチンからＣ
ＰＵ１２２の制御全転送するディスパッチ除外入力とし
て ＣＴＤＧ６５８　Ｋ供給すｔｔ　ル；　ｃＭＩＭ　ｂＺ
　セｙトされると、ＣＴＤＧ６５８へのＣＭＤＭビット
入力はＭＳ６０４がディス／ぞツチ例外ルー／へ入るよ
うにし、そこでＣＰＵ　−　ＳＬＩ６０６により供給さ
れるマイクロ命令アドレスにより識別されるマイクｑ命
令あるいはマイクロルーチン全待機し、かつ実施する。
ＥＩＭＩＳ−一回のマイクロ命令ステップの演算を可能
にする１ビツトのフィールド、およびｌＮＴＲ−５ＣＵ
１０８への割込み要求がベンディングであることを示す
１ビツトのフィールド９゜ＴＣＤおよびＳＣＲワードの
構造および情報について説明したのでＳＬババス２０の
個々の制御信号の機能および演算について次に説明する
。
前述のように　ＳＬ　ハス１２０と支援オにレーション
の個々の制御ラインと信号とは以下を含む＝ＩＮＴＲ−
割込み要求−３Ｌバス１２０に取付けられた処理エレメ
ントにより発生し、該エレメントがサービス即ち５ＣＵ
１０８による支援演算を要求していること全示す割込み
要求； ５ＣＵＲ−支援制御ユニットリセット−８Ｏ０１０８に
より発生し、ＳＬババス２０から接続された全てのユニ
ットによりモニタされる；５ＣＵ１０８により表明され
ると全てのプロセッサエレメントをリセット状態に保持
する； ５ＬＣＡ　−支援＋７ンク命令確認−ＴＣＤワードの受
取り先により発生し、エレメントがＸ５ＬＧ命令全受取
ったことを確認する； ５ＬＧＫ−支援リンククロック−５ＧＵ１０８により発
生し、ＳＬババス２０から接続された全てのエレメント
により使用されエレメントとＳＣ：Ｕ２Ｏ５との間の通
信および演算を調整する；例えば、ＴＣＤワード９のビ
ット’ｔＳＰＤＲ６６８へ、あるいはそこからクロック
するために使用される； ＴＳＬＤ−伝送支援リンクデーター５ＣＵ１０８により
発生しＳＬババス２０から接続された全ての装置が情報
、例えばＴＣＤワーｒｌ’ｒｃｃバス１２０がら受取る
ことができるようにする；表明されたＴＳＬＤは５ＣＵ
１０８が情報を全てのエレメントに伝送していることを
示す；および Ｘ５ＬＧ−実行支援リンク命令−５ＣＵＩＱ８により表
明され、　ＳＬババス２０から接続された全てのエレメ
ントによりモニタされる； ５ＣＵ１０８により表明され、ＴＣＳワード・のターゲ
ットの受取り先がその５ＣＲ６７４において命令を実行
することを示す。
ＣＰＵ　−ＳＬＩ　６０６とＳＬババス２０の構造と演
算を説明したので、支援オペレーションのあるものにつ
いて次に説明する。
システムの初期状態設定についてまず検討する。
まずシステムには何らマイクロコート９あるいはプログ
ラムは介在していない。したがって、システムの最初の
仕事はシステムマイクロコート”ｔｌ−ＭＳ６０４にロ
ードし、例えばＣＰＵ１２２）ＡＧＵ１２４およびＡＴ
Ｕ１０１２６のようなシステムの各種のエレメントの初
期状態を設定し、システムテス）１−行い、最初のプロ
グラムをロードシ開始することである。
これらの演算はＳＬパス１２０を介して演算している５
Ｃ０１０８により制御され、かつ３ステツプで実施され
る；即ち５ＣＵ１０８がシステムを制御し初期状態設定
支援オシレーションを実行する命令モート９を開始する
こと、システムのズーテイング、即ちマイクロコードヲ
ロードすることおよびプログラム実行を可能とすること
である。
最初のステップ、即ち命令モードの開始においては、５
ＣＵ１０８はある種の自己テストおよび初期設定開始操
作を実行し、ＰＵ１０４が論理回路へのパワーにより初
期状態に設定される。次いで、５ＯＵ１０８は支援オペ
レーションを行い、非マスク可能割込み（ＮＭＩ）ディ
スパッチ例外ハンドう＝２　ＭＣ８６４０の書込み可能
部分ヘロードシ、そのため５ＯＵ１０８が命令モート９
のＮＭＩディスパッチ例外、ＣＭＤＭを表明すると、Ｍ
Ｓ６０４がＮＭＩハンドラマイクロルーチンへ分岐する
。
次いで、５ＣＵ１０８はＣＭＤＭ、即ち５ＣＲ６７４で
ＳＣＲワードでの命令モードディスパッチ例外ビットヲ
セットし、論理へのパワーにより先にセットされていた
５ＯＵＲｌクリヤする。これらの演算の方はＣＰＵ１２
２のディスパッチＩ：Ｉ：）ツク、即ち、　ＡＧＵ１２
４とＣＴＤＧ６５８とを動作させ始め、該論理はプログ
ラムの最初のマイクロ命令を実行させ始めようとする。
しかしながら、ＣＭＤＭが表明されずみであると、シス
テムはＭＳ６０４’ｉ命令モート“のディスパッチ例外
サービスループに残留させるようにして命令モート９に
留っている。ＣＰＵ１２２が命令モードのディスパッチ
例外サービスループにある間、ＳＣＵ　ｚ０８は全ての
診断ルーチンを行うことができ、これらのルーチンの終
りにおいて、ＡＧＵ１２４およびＡＴＵ／Ｃ１２６を含
むｃｐｕ１２２を直接の物理的アビレシング状態に置き
ＣＰＵ１２ｚとＭＭ１０６との間の直接経路を開放する
。
第２のステップにおいて、システムはブートする、即ち
マイクロコードがロート９される。この演算を行うには
、５ＯＵ１０８はマイクロ命令ロードルーチン＞　ＭＣ
８６４０の書込み可能部分に装填し、「フートコート月
ルーチンをシステムバスｆｆＯチ５Ｂ１１４を介してＭ
Ｍ１０６に書込み、５Ｃ０１０８が次いでマイクロ命令
ロードルーチンの実行を開始させ、該ルーチンの方ハ、
／−）ロート３ルーチン２　ＭＣ８６４０にロードし、
プートロードルーチンが実行を開始する。
この時点において、システムは演算マイクロコードの制
御を受けるが、ＭＭ１０６にプログラム、即ちマイクロ
命令がロート９されるまで命令モーｒディスパッチ例外
サービスループに留っている。さらに、５ＣＵ１０８は
ＡＧＵ１２４とＡＴＵ／Ｇ　１２６とを開始させてマイ
クロ命令を実行できるようにする。一旦、これが達成さ
れ、ＭＭＩ０６にマイクロ命令がロードされると、５ｃ
ｔｙ１ｏｓはＣＭＤＭ　ｉリセットあるいはクリヤする
。５ＣＲ６７４においてＣＭＤＭ　２クリヤすることに
より既知の開始アドレスに位置する第１のマイクロ命令
へのディス・ξツチを可能とし、通常の動作モードでシ
ステムを始動させる。
ＳＣＵ　１０８　全通してのシステム１０２の初期状態
設定および支援オペレーションについて説明したので、
基本的な支援演算命令のあるものについて次に説明する
。
まス、支援オイレーションカ、ＭＣ８６４０へ、かつそ
こからのマイクロ命令のロート９および読取り機能を提
供する。この演算は例えば診断オにレーションにおいて
、あるいは前述のようにｃｐｔｙ１２２の始動において
実施でき、ＭＣ８６４０が、ＣＭＤＭによって表明され
る命令モート９へ強制することを要求する。
ＭＣ３６４０の書込みを実行する演算の基本的順序は以
下７ｊｈら構成される： ５ＲＲ６５６に書込むべきＭＣ３６４０のアドレス？ロ
ート９すること。これは、ＴＣＤワードの１６ビツトの
情報フィールド９でアドレスを書込み、かつロー）”５
ＲＲ６５６の命令コードヲ発行することによって達成さ
れ、および ＭＣ３６４０に書込むべきデータを、１６ビツトのセク
ションでデータを含む一連のＴＧＤワード９と口ｐ　ｗ
ｃｓｘ命令コードと全通して５ｃｔｙｉｏｓからＭＧＳ
６４０へ動かすことである。
ＭＧＳ６４０の読取り金行う演算の基本的シーケンスは
以下から構成される； て５ＲＲ６５６にｄニー啓ること、およびこれも１６ビ
ツトセクシヨンで読取りｗｃｓｘ命令コードとデータと
を含むＴＣＳワード９のシーケンスを通してＭＣ８６４
０から５ＣＵＩＱ８ヘデータを読取ること。
次に、支援オはレーションは、マイクロ命令全１回のス
テップで実行できる能力を含むものとして前述した。こ
の操作は「パネルモード」即ち５ＣＵ１０８：２）”ら
の直接的なステップバイステップ制御により行われるか
、あるいは［プログラムモード」、即ち一時に１個のマ
イクロ命令のマイクロルーチンヲ菓行することにより実
行しうる。
前述のように、ＣＰＵ１２２もＣＭＤＭ　ｌセツティン
グすることにより命令モードへ強制される必要があり″
、かつＭＣ５６４０は少なくともＮＭＩ−＞トンビラを
含む必要がある。その場合、パネルモーｒのマイクロ命
令の１回のステップによる実行は以下の演算シーケンス
により達成しうる； ＭＣ８６４０の書込み可能人力／出力レジスタを実行す
べきマイクロ命令でロート９し、およびマイクロ命令を
含むレジスタ＠　ＭＣ３６４０への入力源として選定す
ることである。
ＭＩＧＲ６４４への入力源としてＭＣ３６４０レジスタ
を選定する命令が実行されるや、ＭＩＧＲ６４４は１個
のマイクロ命令でジャムされ、そのためマイクロ命令が
以前実行されていたか否かには無関係に実行される。し
たがって、マイクロ命令を１回のステップで実行するた
めには、１ステツプされたマイクロ命令の分岐フィール
ドはコード化されてＮＭＩハンドラへ戻る必要がある。
最後のマイクロ命令をその分岐フィールド９を介してＮ
ＭＩハンドラヘステップすることにより全体のマイクロ
ルーチンを前記のように実行することができる。次いで
、マイクロルーチンの１ステツプによる実施に伴って命
令モート９のＮＭＩピッ）　ＣＭＤＭをセットし、かっ
腹ＩＳおよびＥＭＩＣをセットさせＮＩＡＣ６４４が全
てのマイクロ命令アト０レスに対して比較できるように
する。このためＣＰＵ１２２が実行される各マイクロ命
令に対して割込むようにする。割込みに対するトラップ
は、ＸＭＩＡ６６２に含まれたマイクロ命令アドレスで
あると指定された現在のマイクロ命令を実際に実行して
いる間に発生することを注目すべきである。
この演算の間、５ＣＵ１０８が割込まれ、かつ５ＰＤＲ
６６８Ｔｈ読取って、割込みの原因は一回ステップの演
算の結果によることを検出する。どの演算が可能とされ
ている限り、ＣＰＵ１２２は次のマイクロ命令に対する
割込みを発生させる。即ち、ＣＰＵ１２２はＭＩＡＣ６
６４のトラップルーチンを・ｌステップで実行しており
、トラップルーチンはｃｐｕ１２２が命令モードにある
ことをモニタする。５ＣＵ１０８カ命令モードを表明し
続ける限り、トラップルーチンはそれ自体でルーピング
を継続する。一旦５ＣＵ１０８が命令モー）＃ラフリヤ
すると、トラップルーチンはトラップの戻りを実行し、
該トラップ戻りはトラップマイクロ命令アドレスをスタ
ックカラ「ポツプ（ｐｏｐｌさせ、実行すべきマイクロ
命令を指示する。
別の例において、支援オペレーションは１個のマイクロ
命令を実行する機能を含むと前述した。
このオはレーションはＣＰＵ１２２を命令モードに強制
し、１ステツプのマイクロ命令の命令コードヲ発すると
とにより達成される。ＣＭＤＭはＮＭＩディスパッチ例
外を起し、ディス／ぞツチ除外によりＣＰＵ１２２）即
ちＭＳ　６０４の動作を次のマイクロ命令の境界で中断
させる。次いで、ＳＧＵＩＱｇは１回のマイクロ命令の
命令コー）−ｅ全発行し、この命令コードによりマイク
ロ命令の１サイクル時間に対し命令モー１ｊＮＭＩピッ
）　ＧＭＤＭ　’ｉ有効に除外し、次のマイクロ命令の
実行を可能とし、次いでＣＭＤＭを再びセットして次の
追従するマイクロ命令の実行を停止させる。
最後の例においては、支援オペレーションはＭＩＡＧ６
６４　を介してマイクロ命令のブレークポイント・オペ
レーションを提供する。再び、ＣＰＵ　１２２Ｉ−″ 通し−ｃｒ：ｊ、：Ｙｓれる。次イテ、ＳＣＵ　１０８
はＣＭＤＭ　ｔ−クリヤーすることにより命令モードか
らＣＰＵ）２２を解放することができ、ＭＩＡＣ６６４
に対して開始される。ＭＩＡＣ６６４の中味と比較する
マイクロ命令が発生すれば常に、ＭＩＡＣ６６４は、ダ
イナミックトラップによりＭＣ６４０全ＭＩＡ（：ｓ４
０のトラップハンドラへ強制する。仁のトラップハント
９うは５ＣＵ１０８ｔ−割込み、５ｃｕ１０Ｂにブレー
クポイント状態を知らせる。
前述した発明は、その精神あるいは基本的特徴から逸脱
することなくさらに別の特別の形態で実施しうる。した
がって、本実施例は全ての点において例示的および非制
限的であることを考えるべきで、本発明の範囲は前述の
説明でなく、特許請求の範囲によって示されるべきであ
り、特許請求の範囲の意義と、均等物の範囲内に入る全
ての変更は特許請求の範囲に包含すべきである。
【図面の簡単な説明】
第１図は本発明を組込んだコンピュータシステムのブロ
ック線図、 第２図はある種の中央処理装置と主メモリ構造体と１ｋ
Ｉｉ！図で示す図、 第３Ａ図から第３１図まではある種のシステム命令構造
を線図で示す図、 第４図はプログラム制御ワード？線図で示す図、第５Ａ
図、第５Ｂ図および第５Ｃ図は仮想アドレスから物理的
アドレスへの変換を線図で示す図、第６図はＣＰＵ１２
２のブロック線図、第６Ａ図はＭＳ６０４のブロック線
図、第６Ｂ図はＣＰＵ　−ＳＬＩ　６６６のブロック線
図、第６Ｃ図はＳＬババス２０の線図、 第７図はＡＧＵ１２４のブロック線図、第７Ａ図はＩＱ
　７０２とＩＬ７０４との線図、第８図はＡＴＵ／Ｃ１
２６のブロック線図、および第８Ａ図は命令およびデー
タの取出しを示す図である。 図において、 １０２・・・システム　１０４・・・処理ユニット１０
６・・・主メモリ　１０８・・・システム制御ユニット
１１０・・・システムバスインタフェース１１２・・・
サテライト制御ユニット　１１４・・・システムバス１
１６・・・システムアドレス　１１７・・・主メモリ制
御ハス１１８・・・システムデータバス　１２０・・・
支援リンクバス１２２・・・中央処理ユニット １２４・・・アドレスゼネレータユニット１２６・・・
アドレス変換ユニット／キャッシュ１２８・・・浮動小
数点ユニット　１３０・・・メモリユニット１３２・・
・メモリ制御ユニット ０７ＢＩコー叱）■５う≧二Ｕ５＋ 色ヱ炙−１−ｚ＾−弓ｔバー７ワーｙ 七ヒ瓢フー−ノｖｙ　　　　　　　　　　りン７１ＩＧ
　４ Ｆｌθ　６Ａ ＦＩ６．６Ｂ ｓＬＩ？ス／２０ ＩＧ　６Ｃ ＩＧ　７Ａ ＦＩＧθ

Claims (1)

  1. 【特許請求の範囲】 １）情報を記憶するシステムメモリ手段と、情報につい
    て演算する処理手段とを含む情報処理システムにおいて
    、前記システムメモリ手段に記憶された情報のサブセッ
    トのコピーを記憶し、そこから前記処理手段へ情報を提
    供するキャッシュ手段であつて： システムメモリ手段からシステム処理手段 へ接続されサブセットに含まれた情報のコピーを記憶し
    、かつ提供するキャッシュメモリ手段と、および 前記処理手段からシステムメモリ手段へ情 報を書込む書込み、組合せ手段とを含み； 前記書込みに組合せ手段が、 前記処理手段と、キャッシュメモリ手段の 情報出力側から接続された第１と第２の入力側と、およ
    び システムメモリ手段とキャッシュメモリ手 段の情報入力側とに接続された出力側とを有し、かつ キャッシュメモリ手段に存在するサブセッ トのコピーに含まれた情報に関するメモリ書込みアドレ
    スに応答し、 キャッシュメモリ手段から対応する情報を 読取り、システムメモリ手段に書込むべき情報とキャッ
    シュメモリ手段から読取られた対応する情報とを 組合せ、 組合された情報をキャッシュメモリ手段へ 書込み、かつ、組合された情報をシステムメモリ手段へ
    提供することを特徴とする前記キャッシュ手段。 ２）特許請求の範囲第１項に記載のキャッシュ手段にお
    いて、 前記書込み、組合せ手段はサブセットに含 まれた情報を参照しないメモリ書込みアドレスに応答し
    て システムメモリ手段に直接書込むべき情報を提供する前
    記キャッシュ手段。 ３）特許請求の範囲第１項に記載のキャッシュ手段にお
    いて、 サブセットに含まれた情報に関する読取りアドレスに応
    答して、 キャッシュメモリ手段からの、アドレスされた情報を読
    取り、かつ アドレスされた情報を処理手段に提供するキャッシュメ
    モリ読取りアドレスをさらに含む前記キャッシュ手段。 ４）特許請求の範囲第３項に記載のキャッシュ手段にお
    いて、キャッシュメモリ読取り手段はさらに、 サブセットに含まれていない情報は参照しない読取りア
    ドレスに応答して、 システムメモリ手段から、アドレスされた情報を読取り
    、かつ システムメモリ手段から読取られた情報をキャッシュメ
    モリ手段に書込み、その中に含まれたサブセットの一部
    となるようにさせるキャッシュメモリ書込み手段をさら
    に含む前記キャッシュ手段。 ５）特許請求の範囲第４項に記載のキャッシュ手段にお
    いて、前記キャッシュメモリ書込み手段がさらに、 キャッシュメモリ手段の情報入力側からキャッシュメモ
    リ手段の情報出力側まで接続され、読取り情報のキャッ
    シュメモリ手段への書込みと同時にシステムメモリ手段
    から読取つた情報を処理手段へ提供するキャッシュメモ
    リバイパス手段を含む前記キャッシュ手段。 ６）特許請求の範囲第１項に記載のキャッシュ手段にお
    いて、 システムメモリ手段およびキャッシュメモリ手段に記憶
    された情報がＮバイトの一定サイズを有するメモリ情報
    ユニットに含まれ、 処理手段によつて演算される情報がｎバイトの一定サイ
    ズを有する処理情報ユニットに含まれ、 ｎがにより小さいか、あるいは等しく、かつ処理情報ユ
    ニットがＮバイトの情報より小さい情報を含みうる前記
    キャッシュ手段。 ７）特許請求の範囲第６項に記載のキャッシュ手段にお
    いて、 書込み一組合せ手段が、 キャッシュメモリ手段に位置するサブセットのコピーの
    一部であるメモリ情報ユニットに含まれた情報に関する
    メモリ書込みアドレスに応答して、 キャッシュメモリ手段から対応するメモリ情報ユニット
    を読取り、 処理情報ユニットからの情報バイトと、情報バイトに対
    応しないキャッシュメモリ手段から読取られたメモリ情
    報ユニットのバイトとを組合せ新しいメモリ情報ユニッ
    トを提供し、かつ前記の新しいメモリ情報ユニットをキ
    ャッシュメモリ手段へ書込んでオリジナルのメモリ情報
    ユニットに代替させ、および 新しいメモリ情報ユニットをシステムメモリ手段に提供
    しその中に位置する、対応したオリジナルメモリ情報の
    代りに書込むようにする前記キャッシュ手段。 ８）特許請求の範囲第７項に記載のキャッシュ手段にお
    いて； 前記書込み−組合せ手段が、キャッシュメモリ手段に存
    在するサブセットのコピーの一部であるメモリ情報ユニ
    ットに含まれた情報を参照しないメモリ書込みアドレス
    に応答して、 システムメモリ手段に書込むべき情報を含む処理情報ユ
    ニットをシステムメモリ手段に提供する前記キャッシュ
    手段。 ９）特許請求の範囲第７項に記載のキャッシュ手段にお
    いて、さらに、 キャッシュメモリ手段に位置するサブセットのコピーの
    一部であるメモリ情報ユニットに含まれる情報に関する
    読取りアドレスに応答するキャッシュメモリ読取り手段
    であつて、 キャッシュメモリ手段からの、アドレスされた情報を含
    むメモリ情報ユニットを読取るキャッシュメモリ読取り
    手段と、 読取りアドレスに応答して、 キャッシュメモリ手段から読取つたメモリ情報から、ア
    ドレスされた情報を抽出し、 アドレスされた情報を処理情報ユニットにフォーマット
    化し、かつ アドレスされた情報を含む処理情報ユニットを処理手段
    に提供するキャッシュ出力手段とを含む前記キャッシュ
    手段。 １０）特許請求の範囲第７項に記載のキャッシュ手段に
    おいて、さらに キャッシュメモリ手段に存在するサブセットのコピーの
    一部であるメモリ情報ユニットに含まれている情報を参
    照しない読取りアドレスに応答し、 システムメモリ手段からの、アドレスされた情報を含む
    メモリ情報を読取りかつ システムメモリ手段から読取られたメモリ情報ユニット
    をキャッシュメモリ手段に書込みその中に含まれたサブ
    セットの一部とさせるキャッシュメモリ書込み手段をさ
    らに含む前記キャッシュ手段。 １１）特許請求の範囲第１０項に記載のキャッシュ手段
    において、キャッシュメモリ書込み手段がさらに； キャッシュメモリ手段の情報入力側からキャッシュメモ
    リ手段の情報出力側へ接続され、メモリ情報ユニットの
    キャッシュメモリ手段への書込みと同時に、アドレスさ
    れた情報を含むメモリ情報ユニットをキャッシュメモリ
    手段の情報出力側で提供するキャッシュメモリバイパス
    手段をさらに含む前記キャッシュ手段。 １２）特許請求の範囲第１１項に記載のキャッシュ手段
    において、さらに、 キャッシュメモリ手段の情報出力側から接続され、かつ キャッシュメモリ手段に位置するサブセットのコピーの
    一部となるべくキャッシュメモリ手段に現在書込まれつ
    つあるメモリ情報ユニットに含まれた情報に関する読取
    りアドレスに応答し、 キャッシュメモリバイパス手段から提供されたメモリ情
    報ユニットから、アドレスされた情報を抽出し、 アドレスされた情報を処理情報ユニットへフォーマット
    化し、かつアドレスされた情報を含む処理情報ユニット
    を処理手段に提供するキャッシュメモリ読取り手段を含
    む前記キャッシュ手段。 １３）情報を記憶するシステムメモリ手段と、情報に対
    して演算する処理手段と、システムメモリ手段に記憶さ
    れた情報のサブセットのコピーを記憶し、そこから情報
    を処理手段へ提供するキャッシュ手段とを含み、キャッ
    シュ手段が前記システムメモリ手段から、処理手段へ接
    続され、サブセットに含まれた情報のコピーを提供する
    キャッシュメモリ手段と処理手段からシステムメモリ手
    段へ情報を書込む書込み−組合せ手段とを含み、前記書
    込み−組合せ手段は第１と第２の入力側が処理手段と、
    キャッシュメモリ手段の情報出力側から接続され、出力
    側がシステムメモリ手段と、キャッシュメモリ手段の情
    報入力側まで接続されている情報処理システムにおいて
    、処理手段からシステムメモリ手段へ情報を書込む方法
    であつて： キャッシュメモリ手段に位置するサブセットのコピーに
    含まれる情報に関するメモリ書込みアドレスに応答し； キャッシュメモリ手段から対応する情報を読取り； システムメモリ手段に書込むべき情報とキャッシュメモ
    リ手段から読取られる対応する情報とを組合せ； 組合された情報をキャッシュメモリ手段へ書込み；かつ 組合された情報をシステムメモリ手段へ提供する過程を
    含む前記情報を書込む方法。 １４）特許請求の範囲第１３項に記載の方法において、
    書込み−組合せ手段がサブセットに含まれた情報を参照
    しないメモリ書込みアドレスに応答し； 書込むべき情報をシステムメモリ手段に直接提供する過
    程を実行する、情報を書込む方法。 １５）特許請求の範囲第１３項に記載の方法において、
    キャッシュ手段がサブセットに含まれた情報に関する読
    取りアドレスに応答するキャッシュメモリ読取り手段を
    含み； キャッシュメモリ手段から、アドレスされた情報を読取
    り、かつ アドレスされた情報を処理手段へ提供する過程を実行す
    る、前記情報を書込む方法。 １６）特許請求の範囲第１５項に記載の方法において、
    キャッシュメモリ手段がサブセットに含まれていない情
    報に関する読取りアドレスに応答するキャッシュメモリ
    書込み手段をさらに含み；システムメモリ手段から、ア
    ドレスされた情報を読取り、かつシステムメモリ手段か
    ら読取られた情報をキャッシュメモリ手段へ書込みその
    中に含まれたサブセットの一部とさせる過程を実行する
    、前記情報を書込む方法。 １７）特許請求の範囲第１６項に記載の方法において、
    キャッシュメモリ書込み手段が、キャッシュメモリ手段
    の情報入力側からキャッシュメモリ手段の情報出力側ま
    で接続されたキャッシュメモリバイパス手段をさらに含
    み； システムメモリ手段から読取られた情報を、その情報の
    キャッシュメモリ手段への書込みと同時に処理手段へ提
    供する過程を実行する、前記情報を書込む方法。 １８）特許請求の範囲第１３項に記載の方法において、 システムメモリ手段とキャッシュメモリ手段とに記憶さ
    れた情報がＮバイトの一定サイズを有するメモリ情報ユ
    ニットに含まれ、 処理手段によつて演算される情報がｎバイトの一定サイ
    ズを有する処理情報ユニットに含まれ、 ｎがＮより小さいか、あるいは等しく、かつ処理情報ユ
    ニットがｎバイト以下の情報を含みうる、情報を書込む
    方法。 １９）特許請求の範囲第１８項に記載の方法において、
    書込み−組合せ手段が、キャッシュメモリ手段に位置す
    るサブセットのコピーの一部であるメモリ情報ユニット
    に含まれた情報に関するメモリ書込みアドレスに応答し
    て； キャッシュメモリ手段から対応するメモリ情報ユニット
    を読取り； 処理情報ユニットからの情報バイトと、情報バイトに対
    応しないキャッシュメモリ手段から読取られたメモリ情
    報ユニットのバイトと組合せて新しいメモリ情報ユニッ
    トを提供し；かつ新しいメモリ情報ユニットをキャッシ
    ュメモリ手段へ書込みオリジナルのメモリ情報ユニット
    と代替させ；かつ 新しいメモリ情報ユニットをシステムメモリ手段へ提供
    しその中に位置する、対応するオリジナルメモリ情報ユ
    ニットの代りに書込むようにする過程とを実行する、前
    記情報を書込む方法。 ２０）特許請求の範囲第１９項に記載のキャッシュ手段
    において、書込み−組合せ手段が、キャッシュメモリ手
    段に存在するサブセットのコピイの一部であるメモリ情
    報ユニットに含まれた情報を参照しないメモリ書込みア
    ドレスに応答して； システムメモリ手段に書込むべき情報を含む処理情報ユ
    ニットをシステムメモリ手段へ提供する過程を実行する
    、前記キャッシュ手段。 ２１）特許請求の範囲第１９項に記載の方法において、
    キャッシュ手段がさらに、キャッシュメモリ手段に位置
    するサブセットのコピイの一部であるメモリ情報ユニッ
    トに含まれた情報に関する読取りアドレスに応答するキ
    ャッシュメモリを含み； キャッシュメモリ手段から、アドレスされた情報を含む
    メモリ情報ユニットを読取る過程を実行し、かつ 読取りアドレスに応答して、 キャッシュメモリ手段から読取られたメモリ情報ユニッ
    トから、アドレスされた情報を抽出し、 アドレスされた情報を処理情報ユニットへフォーマット
    化し、かつ アドレスされた情報を含む処理情報ユニットを処理手段
    へ提供するキャッシュ出力手段をさらに含む、前記情報
    を書込む方法。 ２２）特許請求の範囲第１９項に記載の方法において、
    キャッシュ手段が、キャッシュメモリ手段に位置するサ
    ブセットのコピイの一部であるメモリ情報ユニットに含
    まれていない情報に関する読取りアドレスに応答するキ
    ャッシュメモリ書込み手段をさらに含み； システムメモリ手段から、アドレスされた情報を含むメ
    モリ情報ユニットを読取り、かつシステムメモリ手段か
    ら読取られたメモリ情報ユニットをキャッシュメモリ手
    段へ書込みその中に含まれたサブセットの一部とさせる
    過程を実行する、前記情報を書込む方法。 ２３）特許請求の範囲第２２項に記載の方法において、
    キャッシュメモリ書込み手段が、キャッシュメモリ手段
    の情報入力側からキャッシュメモリ手段の情報出力側ま
    で接続されたキャッシュメモリバイパス手段をさらに含
    み； キャッシュメモリ手段へのメモリ情報ユニットの書込み
    と同時にアドレスされた情報を含むメモリ情報ユニット
    をキャッシュメモリ手段の情報出力側で提供する過程を
    実行する、前記情報を書込む方法。 ２４）特許請求の範囲第２３項に記載の方法において、
    キャッシュ手段が、キャッシュメモリ手段の情報出力側
    から接続され、キャッシュメモリ手段へ現在書込まれつ
    つあるメモリ情報ユニットに含まれた情報に関する読取
    りアドレスに応答してキャッシュメモリ手段に位置する
    サブセットのコピーの一部とさせ； キャッシュメモリバイパス手段から提供されたメモリ情
    報ユニットから、アドレスされた情報を抽出し、 アドレスされた情報を処理情報ユニットにフォーマット
    化し、かつアドレスされた情報を含む処理情報ユニット
    を 処理手段へ提供する過程を実行する、前記情報を書込む
    方法。 ２５）命令およびオペランドを記憶するメモリ手段と、
    命令に応答してオペランドに対して演算を行う処理手段
    と、を含む情報処理システムにおいて、前記処理手段に
    対して命令やオペランドを供給する取出手段であつて、 各処理演算の開始時における第１のエッジと、各処理演
    算実行の中の第２のエッジとを有する処理クロック信号
    を供給するため処理手段の演算に応答する手段と、 前記処理手段の演算に応答して、 前記処理クロック信号の第１のエッジにおいてメモリ手
    段へ次のオペランドのアドレスと、もしアドレス手段が
    次のオペランドのアドレスを供給ずみであれば前記処理
    クロック信号の第１のエッジの後一定間隔をおいて、あ
    るいはもしアドレス手段が次のオペランドのアドレスを
    提供していなかつたとすれば処理クロック信号の第１の
    エッジにおいて メモリ手段へ次の命令アドレスを提供する手段と、 前記処理クロック信号に応答して、 該クロック信号の次に発生する第１のエッジにおいてメ
    モリ手段から次のオペランドと、かつ 前記処理クロック信号の次に発生する第２のエッジにお
    いてメモリ手段から次の命令を受取る手段とを 含む前記取出し手段。 ２６）特許請求の範囲第２５項に記載の取出し手段にお
    いて； 前記処理手段が、 論理的な次の命令アドレスを供給するよう現在の命令に
    応答する手段を含む、オペランドに演算を実行する中央
    処理手段と、 論理的な次のオペランドのアドレスを発生させる手段を
    含み、命令に対して演算を実行する命令処理手段とを含
    み、かつ 前記アドレス手段がさらに、 論理的な次の命令アドレスと論理的な次のオペランド・
    アドレスとに応答し、対応する次の命令アドレスと、次
    のオペランドのアドレスとを供給するアドレス変換手段
    と、 中央処理手段の演算に応答して次の命令アドレスを記憶
    しかつ提供する次の命令のレジスタ手段と、および 命令処理手段の演算に応答して次のオペランドアドレス
    を記憶しかつ提供する次のオペランドのレジスタ手段と
    を 含む前記取出し手段。 ２７）特許請求の範囲第２６項に記載の取出し手段にお
    いて、 論理的な次の命令アドレスあるいは論理的な次のオペラ
    ンドアドレスが、 プロセスの論理的なアドレススペースの領域を示す情報
    用のページ番号フィールドと、 前記ページ番号フィールドにより識別される論理アドレ
    ス領域内の情報バイトの位置を示す情報用のバイトイン
    デックスフィールドとから構成され、かつ 次の命令アドレスあるいは次のオペランドのアドレスが メモリ手段のアドレススペースの領域を識別する情報用
    のフレーム番号フィールドと、および フレーム番号フィールドにより識別されるメモリ手段の
    アドレススペース領域内で情報バイトの位置を識別する
    情報用のバイトインデックスフィールドとから構成され
    、 次の命令あるいは次のオペランドのアドレスの第１の表
    示のページ番号フィールドとバイトインデックスフィー
    ルドとが、対応する次の命令あるいは次のオペランドの
    アドレスのフレーム番号フィールドおよびバイトインデ
    ックスフィールドとにそれぞれ対応する、前記取出し手
    段。 ２８）特許請求の範囲第２７項に記載の取出し手段にお
    いて、 次の命令レジスタ手段と次のオペランドレジスタ手段と
    がそれぞれフレーム番号領域ならびにバイトインデック
    ス領域とに構成され、 次の命令および次のオペランドレジスタ手段の各々のフ
    レーム番号領域ならびに次のオペランドレジスタ領域と
    が個々の書込み可能入力側を有し、かつ アドレス変換手段が、 論理的な次の命令と次のオペランドのアドレスとに応答
    して対応する次の命令と次のオペランドとのアドレスを
    記憶しかつ提供するアドレス変換記憶手段を含み、 アドレス変換記憶手段のアドレス出力側が、書込みフレ
    ーム番号にそれぞれ接続されたフレーム番号フィールド
    出力側およびバイトインデックスフィールド出力側なら
    びに次の命令および次のオペランドのレジスタ手段とに
    構成され、かつ 処理手段の論理的アドレス出力側のバイトインデックス
    フィールド出力側から次の命令および次のオペランド・
    レジスタ手段の書込みバイトインデックス入力側へ接続
    され、バイトインデックスフィールドを次の命令および
    次のオペランドのレジスタ手段とへ直接書込むバイトイ
    ンデックスバイパス手段をさらに含む。前記取出し手段
    。 ２９）特許請求の範囲第２５項に記載の取出し手段にお
    いて、 処理手段がある命令に応答してオペランドの書込み操作
    を行い、 アドレス手段が処理手段のオペランド書込み操作に応答
    して処理クロック信号の第１のエッジにおいてオペラン
    ド書込みアドレスを供給し、処理手段が書込み操作に応
    答して、処理クロック信号の第１のエッジの後一定間隔
    でメモリ手段に書込むべきオペランドを供給し、かつメ
    モリ手段がオペランドの書込みアドレスに応答して処理
    クロック信号の次に発生する最初のエッジにおいてオペ
    ランドを受取る、前記取出し手段。 ３０）特許請求の範囲第２５項に記載の取出し手段にお
    いて、前記処理手段が、 オペランドに対して演算を実行する中央処理手段と、 処理クロック信号に応答してその信号の次に発生する第
    １のエッジにおいてメモリ手段からオペランドを受取る
    入力レジスタ手段を含む受取手段と、 命令に対して演算を実行する命令処理手段と、処理クロ
    ック信号に応答してその信号の次に発生する第２のエッ
    ジにおいてメモリ手段から命令を受取る命令ラッチ手段
    を受取る受取手段とを 含む前記取出し手段。 ３１）特許請求の範囲第３０項に記載の取出し手段にお
    いて、前記命令処理手段がさらに、 命令ラッチ手段から接続され、処理クロック信号に応答
    して処理クロック信号の次に発生する第１のエッジにお
    いて命令ラッチ手段から命令を受取る命令待ち行列手段
    を含む前記、取出し手段。 ３２）特許請求の範囲第３１項に記載の取出し手段にお
    いて、各命令が命令コードフィールドと、演算すべきオ
    ペランドを識別する少なくとも１個のオペランドリファ
    レンスフィールドとから構成され、前記命令処理手段が
    さらに； 前記命令待ち行列手段から接続され、現在の命令の命令
    コードフィールドに応答し、対応する演算を開始させる
    出力を前記中央処理手段へ提供するディスパッチ手段と
    、および オペランドのリファレンスフィールドに応答して対応す
    る論理的な次のオペランドアドレスを提供する手段とを
    含み、かつ 前記中央処理手段がさらに、現在の命令に応答して論理
    的な次の命令アドレスを提供する手段を含む、前記取出
    し手段。 ３３）特許請求の範囲第３２項に記載の取出し手段にお
    いて、アドレス手段がさらに、 論理的な次の命令アドレスと論理的な次のオペランドの
    アドレスとに応答して対応する次の命令アドレスと次の
    オペランドのアドレスとを供給するアドレス変換手段と
    、 中央処理手段の演算に応答して次の命令アドレスを記憶
    しかつ提供する次の命令のレジスタ手段と、および 命令処理手段の演算に応答して次のオペランドのアドレ
    スを記憶しかつ供給する次のオペランドのレジスタ手段
    とを含む前記取出し手段。 ３４）特許請求の範囲第３３項に記載の取出し手段にお
    いて、 論理的な次の命令アドレスあるいは論理的な次のオペラ
    ンドのアドレスが、 プロセスの論理的アドレススペースの領域を示す情報用
    のページ番号フィールドと、およびページ番号フィール
    ドによつて識別される論理的アドレス領域内の情報のバ
    イト位置を示す情報用のバイトインデックスフィールド
    とから構成され、かつ 次の命令アドレスあるいは次のオペランドのアドレスが
    、 メモリ手段のアドレススペースの領域を識別する情報用
    のフレーム番号フィールドと、およびフレーム番号フィ
    ールドにより識別されるメモリ手段のアドレススペース
    の領域内の情報のバイト位置を識別する情報用のバイト
    インデックスフィールドとから構成され、 次の命令あるいは次のアドレスの第１の表示のページ番
    号フィールドとバイトインデックスフィールドとがそれ
    ぞれ、対応する次の命令あるいは次のオペランドのアド
    レスのフレーム番号フィールドとバイトインデックスフ
    ィールドとに対応する前記取出し手段。 ３５）特許請求の範囲第３４項に記載の取出し手段にお
    いて、 次の命令および次のオペランドのレジスタ手段がそれぞ
    れ、フレーム番号領域とバイトインデックス領域とに構
    成され、 次の命令と次のオペランドのレジスタ手段の各々のフレ
    ーム番号領域とバイトインデックス領域とが個別の書込
    み可能入力側を有し、かつアドレス変換手段が、 論理的な次の命令と次のオペランドのアドレスとに応答
    して対応する次の命令と次のオペランドのアドレスを記
    憶しかつ提供するアドレス変換記憶手段を含み、 アドレス変換記憶手段のアドレス出力側は、それぞれ次
    の命令および次のオペランドレジスタ手段の書込みフレ
    ーム番号および書込みバイトインデックス入力側に接続
    されたフレーム番フィールド出力側とバイトインデック
    スフィールドの出力側とに構成され、かつ 処理手段の論理的アドレス出力側のバイトインデックス
    フィールド出力側から次の命令および次のオペランドレ
    ジスタ手段の書込みバイトインデックスの入力側まで接
    続され、バイトインデックスフィールドを次の命令およ
    び次のオペランドレジスタ手段へ直接書込むバイトイン
    デックスバイパス手段をさらに含む 前記取出し手段。 ３６）命令およびオペランドを記憶するメモリ手段と、
    命令に応答してオペランドに対して演算を実行する処理
    手段と、命令およびオペランドを処理手段に提供する取
    出し手段とを含み、前記取出し手段が処理手段の演算に
    応答して処理クロック信号を提供する手段と、処理手段
    の演算に応答して次の命令アドレスと次のオペランドの
    アドレスとを供給するアドレス手段と、および処理クロ
    ック信号に応答して命令およびオペランドを受取る手段
    とを含む情報処理システムにおいて、命令およびオペラ
    ンドを取出す方法であつて： 各処理演算の開始時に第１のエッジと、 各処理演算の実行中に第２のエッジとを有する処理クロ
    ック信号を発生させ、 メモリ手段に対して、 処理クロック信号の第１のエッジにおいて次のオペラン
    ドのアドレスと、および もしアドレス手段が次のオペランドのアドレスを供給ず
    みであれが処理クロック信号の第１のエッジ後一定間隔
    で、 あるいは、もしアドレス手段が次のオペランドのアドレ
    スを供給していないとすれば処理クロック信号の第１の
    エッジにおいて次の命令アドレスを供給し、および、 処理クロック信号の次に発生する第１のエッジにおいて
    メモリ手段から次のオペランドを、かつ 処理クロック信号の次に発生する第２のエッジにおいて
    メモリ手段から次の命令を受取る過程とを含む 前記命令を取出す方法。 ３７）特許請求の範囲第３６項に記載の方法において、 処理手段は、 現在の命令に応答して論理的な次の命令アドレスを提供
    する手段を含む オペランドに演算を実行する中央演算手段と、論理的な
    次のオペランドアドレスを発生させる手段を含む、 命令に対して演算を実行する命令処理手段とを含み、か
    つアドレス手段がさらに、 論理的な次の命令アドレスと論理的な次のオペランドア
    ドレスとに応答して、対応する次の命令アドレスと次の
    オペランドアドレスとを提供するアドレス変換手段と、 次の命令アドレスを記憶し、かつ提供する次の命令レジ
    スタ手段と、および 次のオペランドアドレスを記憶し、かつ供給する次のオ
    ペランドレジスタ手段とを含む 前記取出し方法。 ３８）特許請求の範囲第３７項に記載の方法において、 論理的な次の命令アドレスあるいは論理的な次のオペラ
    ンドアドレスが、 プロセスの論理的アドレススペースの領域を示す情報用
    のページ番号フィールドと、 ページ番号フィールドにより識別される論理的アドレス
    領域内での情報のバイトの位置を示す情報用のバイトイ
    ンデックスフィールドとを含み、 次の命令アドレスあるいは次のオペランドアドレスが メモリ手段のアドレススペースの領域を識別する情報の
    フレーム番号フィールドおよび フレーム番号フィールドにより識別されるメモリ手段の
    アドレススペースの領域内で情報のバイトの位置を識別
    する情報用のバイトインデックスフィールドとを含み、 次の命令あるいは次のオペランドアドレスの最初の表示
    のページ番号フィールドとバイトインデックスフィール
    ドとがそれぞれ、対応する次の命令あるいは次のオペラ
    ンドアドレスのフレーム番号フィールドおよびバイトイ
    ンデックスフィールドとに対応する、 前記取出し方法。 ３９）特許請求の範囲第３８項に記載の方法において、 次の命令レジスタ手段と次のオペランドレジスタ手段と
    がそれぞれフレーム番号領域およびバイトインデックス
    領域とに構成され、 次の命令および次のオペランドレジスタ手段の各々のフ
    レーム番号領域とバイトインデックス領域とが個別に書
    込み可能の入力側を有し、かつ アドレス変換手段が、 論理的な次の命令および次のオペランドアドレスとに応
    答し対応する次の命令および次のオペランドアドレスと
    を記憶しかつ供給するアドレス変換記憶手段を含み、 アドレス変換記憶手段のアドレス入力側が、次の命令お
    よび次のオペランドのレジスタ手段の書込みフレーム番
    号と書込みバイトインデックス入力側とにそれぞれ接続
    されたフレーム番号フィールド出力側とバイトインデッ
    クスフィールド出力側とに構成されており、かつ 処理手段の論理アドレス出力側のバイトインデックスフ
    ィールド出力側から次の命令および次のオペランドレジ
    スタ手段の書込みバイトインデックス入力側に接続され
    、バイトインデックスフィールドを次の命令および次の
    オペランドレジスタ手段へ書込むバイトインデックスバ
    イパス手段をさらに含む 前記取出し方法。 ４０）特許請求の範囲第３９項に記載の方法において、
    次の命令アドレスあるいは次のオペランドアドレスがメ
    モリページの境界を横切るか否か検出し、かつ もし次の命令アドレスあるいは次のオペランドのアドレ
    スがページの境界を横切らなければ、次の命令アドレス
    バイトインデックスフィールドあるいは次のオペランド
    アドレスバイトインデックスをバイトインデックスバイ
    パス手段を介して次の命令レジスタ手段あるいは次のオ
    ペランドレジスタ手段へロードすることにより次の命令
    アドレスあるいは次のオペランドのアドレスを発生させ
    、かつ もし次の命令アドレスあるいは次のオペランドのアドレ
    スがメモリページ境界を横切るとすれば、 対応する次の命令アドレスあるいは次のオペランドアド
    レスをアドレス変換手段から供給し、次の命令アドレス
    バイトインデックスフィールドあるいは次のオペランド
    アドレスバイトインデックスフィールドをアドレス変換
    手段から次の命令レジスタ手段あるいは次のオペランド
    レジスタ手段へロードし、かつ 次の命令アドレスフレーム番号フィールドあるいは次の
    オペランドアドレスフレーム番号をアドレス変換手段か
    ら次の命令レジスタ手段あるいは次のオペランドレジス
    タ手段へロードすることにより次の命令アドレスあるい
    は次のオペランドアドレスを発生させる過程とを含む前
    記取出し方法。 ４１）特許請求の範囲第３６項に記載の方法において、
    処理手段がある命令に応答してオペランドの書込み操作
    を実行し、さらに 処理手段において、かつ書込み操作に応答して、 処理クロック信号の第１のエッジにおいてオペランド書
    込みアドレスを供給し、 処理クロック信号の第１のエッジの後一定間隔でメモリ
    手段に書込むべきオペランドを供給し、かつ メモリ手段において、かつオペランドの書込みアドレス
    に応答して、 処理クロック信号の次に発生する第１のエッジにおいて
    オペランドを受取る過程を含む、前記取出し方法。 ４２）特許請求の範囲第３６項に記載の方法において、
    処理手段が、 オペランドに対して演算を実行する中央処理手段、 入力レジスタ手段を含む受取り手段と、 命令に対して演算を実行する命令処理手段、命令ラッチ
    手段を含む受取り手段とを含み；さらに、入力レジスタ
    手段において、 処理クロック信号の次に発生する第１のエッジにおいて
    メモリ手段からオペランドを受取り、かつ 命令ラッチ手段において、 処理クロック信号の次に発生する第２のエッジにおいて
    メモリ手段から命令を受取る過程を含む 前記取出し方法。 ４３）特許請求の範囲第４２項に記載の方法において、
    命令処理手段が命令ラッチ手段から接続された命令待ち
    行列手段をさらに含み、さらに； 命令待ち行列手段において、 処理クロック信号の次に発生する第１のエッジにおいて
    、命令ラッチ手段から命令を受取る過程を含む 前記取出し方法。 ４４）特許請求の範囲第４３項に記載の方法において、
    各命令が命令コードフィールドと、演算すべきオペラン
    ドを識別する少なくとも１個のオペランドリファレンス
    フィールドとから構成され、命令処理手段がさらに、 命令待ち行列手段から接続され、現在の命令コードフィ
    ールドに応答し、対応する演算を開始させる出力を中央
    処理手段に提供するディスパッチ手段と、および オペランドリファレンスフィールドに応答して対応する
    論理的な次のオペランドアドレスを供給する手段とを含
    み、かつ中央処理手段が現在の命令に応答し論理的な次
    の命令アドレスを供給する手段を含む 前記取出し方法。 ４５）特許請求の範囲第４４項に記載の方法において、
    アドレス手段がさらに、 次の論理的命令アドレスおよび次の論理的なオペランド
    アドレスに応答して対応する次の命令アドレスおよび次
    のオペランドアドレスとを提供するアドレス変換手段と
    、 次の命令アドレスを記憶し、かつ提供する次の命令レジ
    スタ手段と、および 次のオペランドアドレスを記憶し、かつ供給する次のオ
    ペランドのレジスタ手段とを含む前記取出し手段。 ４６）特許請求の範囲第４５項に記載の方法において、
    論理的な次の命令アドレスあるいは論理的な次のオペラ
    ンドアドレスが、 プロセスの論理的アドレススペースの領域を示す情報用
    のページ番号フィールドと、およびページ番号フィール
    ド゛により識別される論理アドレス領域内での情報のバ
    イトの位置を示す情報用のバイトインデックスフィール
    ドとを含み、かつ 次の命令アドレスあるいは次のオペランドアドレスが、
    メモリ手段のアドレススペースの領域を識別する情報用
    のフレーム番号フィールドと、および フレーム番号フィールドによつて識別されるメモリ手段
    のアドレススペース内での情報のバイトの位置を識別す
    る情報用のバイトインデックスフィールドとを含み、 次の命令あるいは次のオペランドアドレスの最初の表示
    のページ番号フィールドとバイトインデックスフィール
    ドとが対応する次の命令あるいは次のオペランドのアド
    レスのフレーム番号フィールドとバイトインデックスフ
    ィールドとにそれぞれ対応する 前記取出し方法。 ４７）特許請求の範囲第４６項に記載の方法において、
    次の命令レジスタ手段と次のオペランドのレジスタ手段
    がそれぞれフレーム番号領域およびバイトインデックス
    領域とへ構成され、 次の命令と次のオペランドレジスタ手段の各々のフレー
    ム番号領域とバイトインデックス領域とが個別の書込み
    可能入力側を有し、かつアドレス変換手段が、 論理的な次の命令および次のオペランドアドレスとに応
    答し、対応する次の命令および次のオペランドアドレス
    を記憶し、かつ供給するアドレス変換記憶手段を含み、 アドレス変換記憶手段のアドレス出力側は、次の命令と
    次のオペランドレジスタ手段の書込みフレーム番号と書
    込みバイトインデックス入力側とにそれぞれ接続された
    フレーム番号フィールド出力側およびバイトインデック
    スフィールド出力側とに構成され、かつ 処理手段の論理アドレス出力側のバイトインデックスフ
    ィールド出力側から、次の命令および次のオペランドレ
    ジスタ手段の書込みバイトインデックス入力側まで接続
    され、バイトインデックスフィールドを直接次の命令お
    よび次のオペランドレジスタ手段へ書込むバイトインデ
    ックスバイパス手段をさらに含む、 前記取出し方法。 ４８）特許請求の範囲第４７項に記載の方法において、
    次の命令アドレスあるいは次のオペランドのアドレスが
    メモリページの境界を横切るか否か検出し、かつ もし次の命令アドレスあるいは次のオペランドアドレス
    がページの境界を横切らないとすれば、次の命令アドレ
    スバイトインデックスフィールドあるいは次のオペラン
    ドのアドレスバイトインデックスフィールドを次の命令
    レジスタ手段あるいは次のオペランドレジスタ手段へバ
    イトインデックスバイパス手段を介してロードすること
    によつて、次の命令アドレスあるいは次のオペランドア
    ドレスを発生し、 もし、次の命令アドレスあるいは次のオペランドアドレ
    スがメモリのページ境界を横切るとすれば、 次の対応する命令アドレスあるいは次のオペランドアド
    レスをアドレス変換手段から供給し、次の命令アドレス
    バイトインデックスフィールドあるいは次のオペランド
    のアドレスバイトインデックスフィールドをアドレス変
    換手段から次の命令レジスタ手段あるいは次のオペラン
    ドレジスタ手段へロードし、かつ 次の命令アドレスフレーム番号フィールドあるいは次の
    オペランドのアドレスフレーム番号フィールドをアドレ
    ス変換手段から次の命令レジスタ手段あるいは次のオペ
    ランドのレジスタ手段へロードすることによつて、 次の命令アドレスあるいは次のオペランドアドレスを発
    生させる過程を含む、 前記取出し方法。 ４９）命令とオペランドとを記憶するメモリ手段と、オ
    ペランドに対して演算する処理手段とを含む情報処理シ
    ステムにおいて命令に応答して処理手段の演算を制御す
    るマイクロ命令を提供するマイクロ命令制御手段であつ
    て； マイクロ命令アドレスに応答して、マイクロ命令を記憶
    し、かつ提供するマイクロ命令メモリ手段と； 命令に応答して、マイクロ命令シーケンスの初期アドレ
    スを設定する第１のマイクロ命令アドレス手段と；およ
    び マイクロ命令に応答してマイクロ命令を順次選定する第
    ２のマイクロ命令アドレス手段とを含む、 前記マイクロ命令制御手段。 ５０）特許請求の範囲第４９項に記載のマイクロ命令制
    御手段において； システムの演算の規定された条件に対してテストを実施
    し、そのテスト結果が正しいか、誤りかを指示する出力
    を供給するテスト条件手段と、 テスト出力に応答して、テストが正しければ次のマイク
    ロ命令を提供する第２のマイクロ命令アドレスと、かつ テスト出力に応答してテストが誤りであれば新しい初期
    のマイクロ命令アドレスを提供する第１のマイクロ命令
    アドレス手段とをさらに含む 前記マイクロ命令制御手段。 ５１）特許請求の範囲第４９項に記載のマイクロ命令制
    御手段において、第１のマイクロ命令アドレス手段がさ
    らに； トラップ状態とケーステストとに応答して対応する初期
    アドレスを提供する手段とをさらに含む 前記マイクロ命令制御手段。 ５２）特許請求の範囲第４９項に記載のマイクロ命令制
    御手段において、第１のマイクロ命令アドレス手段がさ
    らに； マイクロ命令制御手段の演算に応答して、 トラップ状態の発生により現在状態となるマイクロ命令
    を保存し、かつ トラップされたマイクロ命令アドレスを第１のマイクロ
    命令アドレス手段へ戻しトラップ状態により中断された
    マイクロ命令のシーケンスをトラップ状態の発生した点
    で再開させるトラップ手段を含む 前記マイクロ命令制御手段。 ５３）特許請求の範囲第４９項に記載のマイクロ命令制
    御手段において； 前記第１のマイクロ命令アドレス手段がさらに；第１と
    第２のマイクロ命令アドレス手段のアドレス出力側から
    接続され、マイクロ命令比較アドレスを受取る入力側を
    有するアドレス比較手段を含み、 該比較手段が現在のマイクロ命令アドレスと比較アドレ
    スとに応答して、現在のアドレスと比較アドレスとの間
    で合致すると第１のマイクロ命令アドレス手段へ比較用
    出力を提供する、前記マイクロ命令制御手段。 ５４）特許請求の範囲第４９項に記載の装置において、
    前記第２のマイクロ命令アドレス手段が； 初期マイクロ命令アドレスを受取り、かつマイクロ命令
    制御手段のオペレーションに応答して順次のマイクロ命
    令アドレスを発生させるマイクロ命令カウンタ手段と； マイクロ命令制御手段のオペレーションに応答して割込
    まれたマイクロ命令シーケンスの現在のマイクロ命令ア
    ドレスを保存し、かつ戻すマイクロ命令スタック手段と
    、および マイクロ命令ループシーケンスの初期マイクロ命令アド
    レスを受取り、マイクロ命令ループシーケンスの発生に
    応答してマイクロ命令ループの順次のマイクロ命令アド
    レスを発生するマイクロ命令ループカウンタ手段とを含
    む、 前記マイクロ命令制御手段。 ５５）支援オペレーションを実行するシステム制御手段
    と、データ処理手段およびマイクロコード制御手段とを
    含む少なくとも１個のデータ処理エレメントと、システ
    ム制御手段から接続され、システム制御手段とデータ処
    理エレメントとの間で情報を導く支援バス手段とを含む
    データ処理システムにおける、処理エレメント支援手段
    であつて： 支援バス手段から接続され、エレメント支援手段と支援
    バス手段との間で命令ワードを転送する命令レジスタ手
    段であり、 命令ワードのあるものは処理エレメントの演算の現在モ
    ードを導く情報を含む制御ワードを含んでいる前記命令
    レジスタ手段と； 該命令レジスタ手段から接続され、制御ワードを記憶す
    る制御レジスタ手段と；および 命令ワードならびに関係の制御ワードとに応答して支援
    オペレーションを制御するマイクロルーチンを提供する
    支援マイクロコード手段とを含み、 前記処理エレメントマイクロコード制御手段は制御ワー
    ドに応答して処理エレメントの支援マイクロコード手段
    へ転送する、 前記処理エレメント支援手段。 ５６）特許請求の範囲第５５項に記載の処理エレメント
    支援手段において、 各命令ワードが、 受取側の処理エレメントを識別するターゲットフィール
    ドと、かつ ターゲット処理エレメントにより実行されるべき支援す
    るオペレーションを識別する命令フィールドとを含む 第１のセクションと、 制御ワードあるいは 現在の支援オペレーションの結果として通信すべき情報
    を含む情報フィールドとを含む 第２のセクションと、を含む 前記処理エレメント支援手段。 ５７）特許請求の範囲第５６項に記載の処理エレメント
    支援手段において、 情報フィールドが、 処理エレメントのマイクロコード制御手段におけるマイ
    クロ命令アドレスと、 処理エレメントのマイクロコード制御手段に書込むべく
    読取つたマイクロ命令と、あるいはデータ処理手段から
    読取られるか、該手段へ書込むべきデータとを含む 前記処理エレメント支援手段。 ５８）特許請求の範囲第５５項に記載の処理エレメント
    支援手段において、 各制御ワードが、 処理エレメントが命令モードで演算すべきことを指示す
    るビットを含むモードフィールドを含み、かつ 処理エレメントの動作が支援手段により制御される 前記処理エレメント支援手段。 ５９）特許請求の範囲第５６項に記載の処理エレメント
    支援手段において； 各制御ワードが、 処理エレメントが命令モードで演算すべきことを指示す
    るビットを含むモードフィールドを含み、かつ 処理エレメントの動作が支援手段により制御される前記
    処理エレメント支援手段。 ６０）特許請求の範囲第５５項に記載の処理エレメント
    支援手段において； 処理エレメントのマイクロコード制御手段が、処理手段
    の非支援オペレーションを制御するマイクロルーチンを
    記憶するマイクロコードメモリ手段と、 マイクロコードメモリ手段をアドレスする手段と、およ
    び マイクロメモリ手段とマイクロコードアドレス手段とを
    相互に接続するマイクロ命令バスとを含み、かつ 支援手段がさらに、 命令および制御レジスタ手段の間で接続され支援オペレ
    ーション情報を導く内部バス手段と、内部バス手段と処
    理エレメントのマイクロ命令アドレス手段との間で接続
    され、処理エレメントのマイクロ命令アドレスを提供す
    るマイクロ命令アドレス支援手段とを含む 前記処理エレメント支援手段。 ６１）特許請求の範囲第６０項に記載の処理エレメント
    支援手段において； 処理エレメントのマイクロコード制御手段がマイクロ命
    令アドレス支援手段によつて提供されるマイクロ命令ア
    ドレスに応答し、対応する非支援オペレーションマイク
    ロ命令を実行する前記処理エレメント支援手段。 ６２）特許請求の範囲第６１項に記載の処理エレメント
    支援手段において、 マイクロコードメモリアドレシング手段から接続され現
    在の非支援オペレーションマイクロ命令アドレスを受取
    る第１の入力側と、 内部バス手段から接続され、比較マイクロ命令アドレス
    を受取りかつ記憶して 現在の非支援オペレーションマイクロ命令アドレスが比
    較用マイクロ命令アドレスと比較すると支援マイクロコ
    ード手段に指示を与える第２の入力側とを有する マイクロ命令アドレス比較手段をさらに含む前記処理エ
    レメント支援手段。 ６３）特許請求の範囲第６２項に記載の処理エレメント
    支援手段において、 支援マイクロコード手段が１ステップのマイクロ命令な
    らびにマイクロ命令アドレス手段の指示出力側に応答し
    てマイクロルーチンの各マイクロ命令の終りにおいてマ
    イクロルーチンの実行を停止させる前記処理エレメント
    支援手段。 ６４）特許請求の範囲第６２項に記載の処理エレメント
    支援手段において、 支援マイクロコード手段が１ステップのマイクロルーチ
    ン命令ならびにマイクロ命令アドレス手段の指示出力側
    に応答してマイクロルーチンの終りにおいてマイクロル
    ーチンの実行を停止させる前記処理エレメント支援手段
    。 ６５）特許請求の範囲第６２項に記載の処理エレメント
    支援手段において、 支援マイクロコード手段が１ステップのマイクロルーチ
    ン命令ならびにマイクロ命令アドレス手段の指示出力側
    に応答してマイクロルーチンの終りにおいてマイクロル
    ーチンの実行を停止させる前記処理エレメント支援手段
    。 ６６）特許請求の範囲第６２項に記載の処理エレメント
    を支援手段において、 支援マイクロコード手段がトリップポイント命令ならび
    にマイクロ命令アドレス手段の指示出力側に応答して比
    較アドレスに対応するマイクロ命令アドレスにおいて非
    支援オペレーションの実行を停止させる前記処理エレメ
    ント支援手段。 ６７）特許請求の範囲第６０項に記載の処理エレメント
    支援手段において；さらに、 内部バス手段と処理エレメントマイクロコードメモリ手
    段との間で接続され、その間で非支援マイクロ命令を導
    き、かつマイクロ命令の読取り／書込み命令に応答して
    マイクロ命令の読取り／書込み操作を実行するマイクロ
    命令読取り／書込み手段を含み、 処理エレメントマイクロコード制御手段は マイクロ命令アドレス支援手段により供給されるマイク
    ロ命令読取りアドレスに応答し、かつ マイクロ命令アドレス支援手段により提供されるマイク
    ロ命令書込みアドレスに応答して非支援マイクロ命令を
    内部バス手段からマイクロコードメモリ手段へ書込む、 前記処理エレメント支援手段。 ６８）特許請求の範囲第５５項に記載の処理エレメント
    支援手段において、 処理エレメントが データを記憶する手段と、 データを処理する手段と、および それらの手段の間でデータを転送するバスとを含み、 データ処理機能を実行する手段を含み、かつ支援手段が
    さらに、 命令と制御レジスタ手段の間に接続され支援オペレーシ
    ョン情報を導く内部バス手段と、および 処理エレメントデータバスと内部バス手段との間に接続
    され、処理エレメントと命令レジスタ手段との間でデー
    タを導くデータレジスタ手段とを含む、 前記処理エレメント支援手段。 ６９）特許請求の範囲第５５項に記載の処理エレメント
    支援手段において、 支援バス手段が 支援情報バスと、 複数の支援制御バスとを含み、および 命令レジスタ手段が支援情報バスから接続され、かつ 支援マイクロコード手段が支援制御バスから接続されて
    いる 前記処理エレメント支援手段。 ７０）特許請求の範囲第６９項に記載の処理エレメント
    支援手段において、 支援情報バスが１ビットの一連のバスであり、支援手段
    が、命令と制御レジスタ手段との間に接続され支援オペ
    レーション情報を導く内部バス手段を含み、 内部バス手段が双方向性の多数ビットの並列バスであり
    、かつ 命令レジスタ手段が、 情報バスからの双方向性の１ビットの一連の接続と、 双方向性の多数ビットの、内部バス手段からの並列の接
    続とを含み、かつ 支援情報バス手段に関する一連のレジスタと、内部バス
    手段に関する並列のレジスタとして作動する 前記処理エレメント支援手段。 ７１）特許請求の範囲第７０項に記載の処理エレメント
    支援手段において、各命令ワードが、 受取り処理エレメントを識別するターゲットフィールド
    と、 ターゲット処理エレメントにより実行される支援オペレ
    ーションを識別する命令フィールドとを含む第１のステ
    ーションと、および 制御ワードあるいは、 現在の支援オペレーションの結果として通信すべき情報
    を含む情報フィールドのいずれかを含む第２のステーシ
    ョンとを含み、および命令ワードが第１のセクションの
    第１の一連の伝送において、かつ第２のセクションの次
    の一連の伝送とにおいて支援情報を通して通信される前
    記処理エレメント支援手段。 ７２）特許請求の範囲第６９項に記載の処理エレメント
    支援手段において、 支援制御バスが： クロック信号を導きシステム制御手段と処理エレメント
    支援手段とを調整操作する支援リンククロックバスと、 システム制御手段が命令ワードを伝送していることを示
    す信号を導く伝送支援リンクデータバスと、 処理エレメント支援手段が命令ワードにおいて規定され
    ている支援オペレーションを実行すべきことを示す信号
    を導く実行支援命令バスと、処理エレメント支援手段が
    実行支援命令バスを介して実行命令信号を受取つたこと
    を確認する信号を導く支援リンク確認バスと、 処理エレメント支援手段が処理手段をリセット状態に置
    くべきことを示す信号を導く支援リセットバスと、およ
    び 処理エレメント支援手段が、システム制御手段が支援オ
    ペレーションを実行することを要求していることを示す
    信号を導く割込み要求バスとを含む 前記処理エレメント支援手段。 ７３）特許請求の範囲第７２項に記載の処理エレメント
    支援手段において、 処理エレメント支援手段が、 システム制御手段に対してその動作を調整するクロック
    信号と、 命令ワードを受取る伝送支援リンクデータ信号と、 命令ワードに規定された支援オペレーションを実行し、
    かつ 処理エレメント支援手段が実行命令信号を受取つたこと
    を確認する支援リンク確認信号を伝送する 実行支援命令信号と、 処理手段をリセット状態に位置する支援リセット信号と
    、および、システム制御手段が支援オペレーションを実
    行することを要求する 割込み要求信号を供給する処理エレメントと処理手段の
    支援手段の動作とに応答する 前記処理エレメント支援手段。 ７４）支援オペレーションを実行するシステム制御手段
    と、データ処理手段とマイクロコード制御手段とを含む
    少なくとも１個のデータ処理エレメントと、システム制
    御手段から接続されシステム制御手段とデータ処理エレ
    メントとの間で情報を導く支援バス手段と、支援バス手
    段から接続された命令レジスタ、命令レジスタ手段から
    接続された制御レジスタ手段、および命令ワードと関連
    の命令ワードとに応答して支援オペレーションを制御す
    るマイクロルーチンを供給する支援マイクロコード手段
    とを含む処理エレメント支援手段とを含むデータ処理シ
    ステムにおいて、支援オペレーションを実行する方法は
    、 支援バス手段を介してシステム制御手段から命令レジス
    タ手段へ命令ワードを転送し、 制御ワードを含む命令ワードのあるものが処理エレメン
    トの演算のモードを導く情報を含み、制御レジスタ手段
    において、命令ワードからの制御ワードを記憶し、 処理エレメントにおいては、処理エレメントマイクロコ
    ード制御手段が制御ワードに応答し、処理エレメントの
    制御を支援マイクロコード手段へ転送し、かつ 命令ワードに応答して、支援オペレーションを実行する 過程を含む支援オペレーションを実行する方法。 ７５）特許請求の範囲第７４項に記載の処理エレメント
    支援手段において、 各命令ワードが、 受取り処理エレメントを識別する目標フィールドと、 ターゲット処理エレメントによつて実行すべき支援オペ
    レーションを識別する命令フィールドとを含む第１のセ
    クションと、および 制御ワードあるいは 現在の支援オペレーションの結果として通信すべき情報
    を含む情報フィールドのいずれかを含む 第２のセクション とを含む前記処理エレメント支援手段。 ７６）特許請求の範囲第７５項に記載の処理エレメント
    支援手段において、情報フィールドが； 処理エレメントマイクロコード制御手段におけるマイク
    ロ命令アドレスと、 処理エレメントマイクロコード制御手段へ書込むべく読
    取られるマイクロ命令あるいは データ処理手段から、あるいは該手段へ書込むべきデー
    タを含む前記処理エレメント支援手段。 ７７）特許請求の範囲第７５項に記載の処理エレメント
    支援手段において、各制御ワードが、 処理エレメントが命令モードにおいて演算すべきことを
    指示するビットを含むモードフィールドを含み、かつ 処理エレメントの演算が支援手段によつて制御される前
    記処理エレメント支援手段。 ７８）特許請求の範囲第７４項に記載の処理エレメント
    支援手段において； 各制御ワードが、 処理エレメントが命令モードにおいて演算すべきことを
    示すビットを含むモードフィールドを含み、 処理エレメントの演算が支援手段によつて 制御される、 前記処理エレメント支援手段。
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