JPS5853437B2

JPS5853437B2 - マトリツクスカイロ

Info

Publication number: JPS5853437B2
Application number: JP50067870A
Authority: JP
Inventors: 慶久塩足; 義男金子; 八十二鈴木
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1975-06-05
Filing date: 1975-06-05
Publication date: 1983-11-29
Also published as: JPS51144136A

Description

【発明の詳細な説明】本発明は集積回路化を容易としかつ占有面積の低減化を
はかったマｔ−ＩＪラックス路に関するものである。

一般に電子式卓上計算機（略して電卓）等の演算ステッ
プ数は、その演算機能により異なるが、６４．１２８，
２５６，５１２ステツプ等が多く用いられている。

ステップとは、計算機の場合演算の動作を表わす番地で
、例えば被演算数の置数を１ステツプとし、その置数を
演算レジスタに入れることを２ステツプとし、次に演算
数の置数を３ステツプとする等、各ステップで何の動作
を行なわせるかを決めるアドレス（番地）であり、記憶
装置ではどのステップに何を入れるかのアドレスに相当
する。

ここでは本発明を明確にするため、５１２ステツプのコ
ントロールゲート（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ略
してＲＯＭ）を考えることにする。

従来、５１２ステツプのコントロールケート（ＲＯＭ）
は第１図に示すように、２９のコントロール信号つまり
９人力のコントロール信号をデコードして５１２出力を
得、その５１２本の信号により演算に必要なコントロー
ル信号を出すようにしている。

例えば演算に必要なコントロール信号を２４本と考える
と、第１図のように入力方向（Ｙ軸）は５１２本、出力
方向（Ｘ軸）は２４本のマトリックスを構成し、ＲＯＭ
とする必要がある。

いま、ＲＯＭの構成ゲートとして第２図のようなワイア
ードＯＲゲート（ＰチャネルＦＥＴによるゲート）を用
いたとし、出力線２本に対し接地線を共用してＲＯＭを
構成するとする。

しかもアルミゲート（ポリシリコンなどのゲートでもよ
いが）によるＦＥＴを用いたと考える。

このような構成のＲＯＭにおいて、例えば１ビツトの大
きさを２４μ×２８μとし、このパターン設計基準で第
１図及び第２図のＲＯＭをパターン化すると第３図の如
くなり、寸法ａ＝４８μ、ｂ＝２８μであるから、Ｙ軸
方向は２８μ×５１２本＝１４３３６μ、Ｘ軸方向は４４８μ×一本＝５７６μとなり、ＲＯＭの占有面積は約
８．２５８−であるが、上記のようにＹ軸方向が１４．
３３６ｍｍと極端に大きく、集積回路化には不向きな長
さである。

また技術的に開発されても量産化は不可能なものである
。

そこで、少しでもＲＯＭの一辺の長さが短かくなり、各
辺を均等化する努力は従来からなされており、例えば前
述例の５１２ステップＲＯＭは９人力信号を３入力と６
人力とに分けて８ステツプと６４ステツプとに分割し、
その代り１出力につき８オアで所望の出力を得るような
考え方がある。

第４図はその方法を示したＲＯＭの例であり、第５図ａ
はその１出力に対する具体的回路例、第５図すばこれを
パターン化した場合の回路の一部を示している。

このものにあっては、８ステツプコントロ一ル信号と６
４ステツプコントロ一ル信号との積をＲＯＭで行なわせ
て出力を得るようにしているが、出力としてば５１２ス
テツプとなり、所望のコントロール信号は得られる。

その理由を３２ステツプを例にとり、以下具体的に説明
する。

いま、基本的に第１図と対応する第６図において、出力
Ｏ１ばであったとする。

この場合出力ＯＫは次のように変形できる。

従ってＡ、Ｂの二人カデコーダをつくり、またＣ、Ｄ、
Ｅの三人カデコーダをつくり、ＲＯＭで論理をとっても
よい。

この場合ＲＯＭは第１図となり、その具体回路を第８図
に示す。

即ち、ここで３’＝ＣＤＥ、０＝ＡＢ、１＝ＡＢ。

２＝ＡＢ、３＝ＡＢであるから、（３）式はとなり、（
２）式と全く同じとなる。

出力０２についても同じことで、では、第６図においとなり、第７図ではとなり、（５）式と全く同じになる。

出力０３についても同じことで、第６図においてはゆえにとなり、第７図ではゆえにとなり、（７）式と全く同じになる。

ただしよって２５人力（３２ステツプ）のＲＯＭは第６図でも
よく、第７図でもよいことが明らかとなる。

しかして第４図、第５図に示すＲＯＭ、の場合、Ｘ軸に
関しては、２４Ｘ８＝１９２本、Ｙ軸に関してば８＋６
４＝７２信号となり、さぎの設計基準でパターン配置を
行なうと、Ｘ軸方向は２８μＸ６４＋１２μＸ８＝１８
８８μとなる。

これはＲＯＭの占有面積が約８．７ｍａとなって、さ
きの例より若干太きいが、Ｘ軸またはＹ軸方向の長さが
共に短かくなり、集積回路化に適したものとなる。

しかし計算機などのＲＯＭは、このほかにコントロール
フリップフロップなどの周辺回路を１半導体チップ内に
入れることが多く、また本例でもデコーダが入るため、
４．６０８ｍｍＸ１．８８８７ｎ７ＩＬのＲＯＭはあ
まりにも大きな占有面積となり、生産性は低下し、製品
のコスト高を招くものである。

この原因は、ＲＯＭの出力線２本に対し１本の接地線を
共用しているため、出力線の数に対応して接地線の数が
増加し、全体として接地線の占有面積がかなりの割合を
占めるからである。

本発明は上記実情に鑑みてなされたもので、隣接する不
使用の出力線を接地線（電源線）として用いることによ
り、従来特に設けた接地線を不要化し、以って半導体チ
ップ内における占有面積の低減化がはかれ、かつ集積回
路化が良好に行なえるＲＯＭ等のマトリックス回路を提
供しようとするものである。

以下図面を参照して本発明の詳細な説明する。

その構成は、Ｘ入力つまり２Ｘ＝ｍステップのＲＯＭを
構成する場合、２Ｘを２ｘ−ｙと２ｙとに分割し、Ｘと
ｙとにばｘ −ｙ≦ｙなる関係をもたせて出力を２ｘ−
ｙ個のワイアーＦＯＲをとり、しかも２ｙのマトリック
ス状に組んだＲＯＭを構成して、そのＲＯＭゲ゛−トの
一方にば２ｘ−ｙ個のスイッチング素子を介して２分岐
し、その一方をＲＯＭ外部の出力ラインへ、そして他方
を負荷素子を介して一方の電源側に接続し、ＲＯＭゲー
トの他方を２ｘ−ｙのスイッチング素子を介して他方の
電源（接地）側に接続し、前記一方の電源側のスイッチ
ング素子の入力信号には、ｎ番目のゲートの場合、出力
側が２ｘ−ｙ信号のうちのｎ番目の信号を、前記他方の
電源（接地）側のスイッチング素子の入力には、ｎ＋
１番目或いはｎ−１番目の信号を供給してコントロー
ルした構成において、あたかも他方の電源（接地）線が
あるかのように、成立するゲートの隣り、隣りへと順次
シフトしていくよう（こし、実際のパターン構成におい
ては他方の電源（接地）線がないＲＯＭとしたものであ
る。

第９図にこのＲＯＭの一例として５１２ステツプのＰチ
ャネルＦＥＴによるＲＯＭを示す。

即ち各出力線にそれぞれ介在されたトランジスタＱｌｌ
〜Ｑ１８・Ｑ２１〜Ｑ２８パ°°°°°Ｑ２４Ｉ〜Ｑ２
４８ばそれぞれ前記２ｘ−ｙ個のトランジスタを示し、
これらトランジスタと１つずつずれたトランジスタＴ１
１〜Ｔ１８．Ｔ２１〜Ｔ２８．・・・・・・Ｔ２４１〜
Ｔ２４８ばそれぞれ他の２ｘ−ｙ個のトランジスタを示
す。

隣接出力線間に選択的に設けられたトランジスタＴＲ，
、。

ＴＲ，２，・・・・・・ＴＲ５６・・・・・・ば６４入
力１１〜１６４の対応する入力線で駆動されて隣接する
出力線間を接続するためのものである。

２ｘ−ｙ個の入力１１〜■８に対応する出力線はそれぞ
れ接続されてワイアードＯＲ回路１１．〜１１２４が形
成されている。

これらワイアードＯＲ回路１１□〜１１□４は負荷ＭＯ
Ｓトランジスタ１２□〜１２２４を介してＶＤＤ電源に
接続されると共に、出力Ｏ１〜０２４を送出するように
なっている。

ＶＧＧ電源は負荷ＭＯ８Ｉ−ランジスタ１２１〜１２□
４のゲートバイアス用である。

出力線の反対側端部は接地線ＧＮＤに共通に接続されて
いる。

以上の構成でなるＲＯＭと第５図に示す従来のＲＯＭと
の間で犬ぎく異なる点は、第５図で用いているワイアー
ドＯＲ（入力１１５１２３・・・ｉａ４に対するゲート
）の接地線が全くない点である。

この第９図のＲＯＭにおいてトランジスタＱ。

のあるゲートを動作させるときは、トランジスタＱｌ□
がオンである必要がある。

この場合、入力■１がマイナス電圧であることからト
ランジスタＴ’ｔｔもオンしているから、６４ステツプ
論理ゲートの例えばトランジスタＴＲ，、をオンさせれ
ば、Ｑ、→ＴＲ４１−＋Ｔｌｌなるゲートが形成され、
ＲＯＭが構成できるわけである。

即ち第９図の例では、動作するゲートの右隣り（左隣り
でもよい）のラインが接地となり、ワイアードＯＲゲー
トが成立する。

このようにするとＲＯＭの大きさは大巾に低減できる。

つまり、接地専用線を見かけ上除いた５１２ステップＲ
ＯＭの大きさは、前述したパターンの設計基準でパター
ン配置すると、ビット当りの大きさが、接地線を除くか
ら１６μ×２８μとなる。

このためその占有面積は、Ｘ軸が１６μ×２４出力×８
オア＋１６μ＝３０８８μ、Ｙ軸が２８μ×６４信号＋
１２μ×８信号＋１２μ×８信号＝１９８４μとなり、
占有面積で約６．１２７ｍＪとなり、第２図の例よりも
面積で２５．８％の低下、第５図の例よりも面積で約２
９．６％の低下が可能となる。

しかも一辺の長さが３．０９ｍｍ、１．９８關とな
り、かなり小さくかつ均等化されるため、集積回路化に
は最適なＲＯＭとなる。

次に上記構成のＲＯＭの動作を、第１０図及び第１１図
に示す３２ステップＲＯＭを例にとり説明する。

なお第１０図において１４．１５はデコーダ、−重丸及
び二重丸はスイッチグ素子、コードとしての０７ば０番
地、１′は４番地、２′は８番地、３′は１２番地、４
′は１６番地、５′は２０番地、６′は２４番地、７′
は２８番地に対する。

また第１１図において使用したスイッチング素子は凡て
ＰチャネルＦＥＴを示す。

しかして、いまアドレスが２２番地とすると、入力Ａ＝
Ｏ、Ｂ＝１゜Ｃ＝１、Ｄ＝Ｏ、Ｅ＝１が供給されるこ
とになる。

するとデコーダ１４の出力２のみが”０″レベル（−Ｂ
ボルト）、他ば“１″レベル（接地レベル）となり、ま
たデコーダ１５の出力ばｐ／のみが０”レベル、他は１
”レベルとなる。

このためＲＯＭのトランジスタＱ、ｌ、Ｑ、。

、Ｑ、４ｓＱ２□。Ｇ２２ｓＧ２４、Ｇ３１
ｓＧ３２ｓＧ３４はオフし・トランジスタＱ
４３ｓＧ２３ｓＱ３ｓがオンとなる。

またトランジスタＴ１１３Ｔ１２、Ｔ１４ｓＴ
２□、Ｔ２２．Ｔ２４゜Ｔ３１ｊＴ３２３Ｔ１４
３Ｔ９４もオフし、Ｔ１３９Ｔ２３３Ｔ３３がオン
する。

なお第１１図において丸で囲ったものがオンしたトラン
ジスタを示す。

一方、２３人力つまり８人力信号（デコーダ１５の出力
信号）は出力５１のみがＯｎであるため、トランジスタ
ＴＲ７，ＴＲ２３，ＴＲ２４，ＴＲ２５がオンし、その
他のトランジスタはオフとなる。

従ってＧ２３ＴＲ７Ｔ２３なるゲート回路のみが形
成され、出力０２は接地レベル即ち°°１”レベルとな
るが、出力Ｏ１，０３は負荷ＭＯＳトランジスタ１２、
、１２３による電源ＶＤＤでそれぞれ１１０７ルベル
となる。

これは出力０１〜０３が前述の（１）〜（２）式で与え
られ出力０２のみが“１″レベルとなることから一致し
ている。

ここで注意すべきは、図示のゲート０５３Ｇ７９Ｇ１
１が成立するとき、その右となりのゲートＧ４゜Ｇ３．
Ｇ１２が接地レベルとなることである。

本実施例ではこのような条件をつくるため、図示したト
ランジスタＱ１．〜Ｑ、４．Ｇ２．〜Ｑ２４ｓＧ
３１〜Ｇ３４に対応して接地レベル側にトランジスタＴ
’ｔｔ〜Ｔ１４３Ｔ２１〜Ｔ２４ｊＴ３１〜Ｔ３
４を設け、そしてデコーダ１４による出力信号０．Ｌ２
，３により開閉動作するようにしている。

つまりゲートのｎ番目Ｇｎが動作する場合、必ず隣りの
ゲートＧｎ＋Ｉ（Ｇｎ −ｔでもよい）が接地レベ
ルとなるようになっており、これをゲート兼接地ライン
とするため、デコーダ１５による出力信号０′〜７′の
出力線のうち選択された出力線により、対応するトラン
ジスタを駆動し、決められた出力線のみ隣りのラインに
接続すると共に接地ラインに接続し、出力０ｌ−０３を
得るのである。

第１２図は、アドレスが１３番地で、入力Ａ−１、Ｂ＝
Ｏ、Ｃ＝１、Ｄ＝１、Ｅ＝Ｏが供給され、出力０．
＝１．０２＝１．０３＝１を得る場合の動作説明図、第
１３図はアドレスが２７番地で、入力Ａ＝１、Ｂ＝１
、Ｃ＝０．Ｄ＝１．Ｅ＝１が供給され、出力０．＝０
．０２＝１．０３＝１を得る場合の動作説明図である。

なおゲートが゛１″レベルとなる番地は下記のとうりで
ある。

上記のようなＲＯＭであると、出力数が多いほどメリッ
トが大きくなり、例えば５１２ステップＲＯＭで出力２
４本を要するとき、ゲートをＰ＋拡散層でパターン配置
すると、Ｐ＋拡散層の数が従来のものでは（８オア＋４
接地）×２４出力＝２８８本となるが、本実施例によれ
ば８オア×２４出力＋１本＝１９３本となり、大巾なチ
ップサイズ縮少化が可能となる。

なお以上では、−Ｅボルトを″０″レベル、接地を″１
″レベルとする正論理で説明したが、負論理化すること
もできる。

またＰチャネルＦＥＴのみのレシオ回路で説明したが、
ＮチャネルＦＥＴ或いはレシオレス（Ｒａｔｉｏ −１
ｅｓｓ）回路、またＰ及びＮチャネルＦＥＴの混合形、
更にはバイポーラ素子を用いてもよい。

また電源として、接地ラインの代りにプリチャージ用に
用いる同期信号（クロックパルスなど）などでもよく、
ＶＤＤ、ＶＧＧの代りに同期信号（クロックパルスやス
トローブ信号など）でもよい。

即ち第１４図は、負荷ＭＯ８をＰチャネル、他のスイッ
チング素子をＮチャネルＦＥＴで構成して相補ＭＯＳ形
とし、電源系統にクロックパルスφ、φを用いた３２ス
テップＲＯＭである。

このクロックパルスを電源に用いた場合は電力消費が小
となる利点がある。

第１５図は相補ＭＯＳ形のＲＯＭの他の例で、第１４図
のＰとＮの関係を逆にしたものである。

第１６図ばＥ／ＤＭＯ８すなワチエンハンスメントーデ
フリーション形ＭＯ８化したもの、第１７図は負荷素子
としてダイオードを用いたもの、第１８図は負荷素子と
して抵抗、スイッチング素子としてバイポーラトランジ
スタを用いたものである。

なお前述の例と対応した個所には同一符号を付して説明
を省略する。

また本発明においては、前述の一般的なステップＲＯＭ
を例にとったが、ＲＯＭを駆動するデコーダ（例えばデ
コーダ１４．１５）や表示デコーダ、或いはランダムゲ
ートをメツシュ状（マトリックス状）に組んだ論理回路
などにも適用できるものである。

即ち第１９図ないし第２７図は、上記マトリックス回路
のうちデコーダの例を説明するためのもので、ここでは
一例として、４人力による１６番地までのデコーダを示
す。

第１９図は従来例、第２０図は本発明の実施例でレシオ
形ＰチャネルＭＯＳデコーダを示す。

この回路の特徴は、前述の例えば第９図の回路と比較し
て、トランジスタＱｌｌ〜ＱＨｓＱ２４〜Ｑ２８．・・
・・・・Ｑ２４１〜Ｑ２４８に相当するトランジスタが
なく、また選択すべき出力線以外の出力線を接地線ＧＮ
Ｄに接続した点である。

第２１図は、第２０図においてアドレスが１番地で、入
力Ａ＝１、Ｂ＝０．Ｃ＝Ｏ、Ｄ＝Ｏを供給し、出力０
１のみをＯ”レベルとし、他の出力を”１″レベルとす
る場合の動作説明図、第２２図は同じく第２０図におい
てアドレスが１０番地で、入力Ａ＝Ｏ、Ｂ＝１、Ｃ＝
Ｏ、Ｄ＝１を供給し、出力０１０のみをｔＯｔ”レベ
ルとし、他の出力を”１″レベルとする場合の動作説明
図である。

なお第２１図、第２２図において丸で囲ったスイッチン
グ素子はオンする状態を示す。

また論理は１”レベルを接地レベルｆ＋Ｑ ′ルーベ
ルをＥボルトとする正論理で示しである。

また第２３図は、レシオレス（Ｒａｔ１ｏ−１ｅｓｓ
）形のＰチャネルＭＯＳデコーダとして構成した場合
の例、第２４図は相補ＭＯＳ形としたデコーダ、第２５
図は相補ＭＯＳ形としたデコーダの他の例、第２６図は
Ｅ／ＤＭＯ８形としたもの、第２７図はダイオード負荷
によるＰチャネルＭＯＳデコーダを示している。

また各スイッチング素子をバイポーラトランジスタで形
成することもできる。

以上のデコーダ回路を見て気のつくことは、第１９図で
用いた接地線が減少するほか、スイッチング素子の数が
、第１９図では８０個用いているが、本実施例によるデ
コーダでは６６個となり、素子数が１７．５％の低下す
るというメリットが、占有面積縮少のほかに得られると
いうことである。

以上説明した如く本発明によれば、従来マトリックスの
出力線間に必要とされた接地ライン（電源線）が不要化
され、出力線をゲート兼電源線として用いることができ
るので、集積回路化した場合に占有面積の縮少化がはか
れ、また形状が従来のものより長手形状とならず正方形
に近くなるので集積回路化に適し、また隣りの出力線を
接地（電源）ラインとして用いるので、配線間でクロス
オーバーしたり構成が複雑化されたりすることのないマ
トリックス回路が提供できるものである。

【図面の簡単な説明】

第１図は従来の５１２ステップＲＯＭを示すブロック図
、第２図は同ＲＯＭの詳細図、第３図は同ＲＯＭのパタ
ーン配置図、第４図は従来の他の５１２ステップＲＯＭ
を示すブロック図、第５図ａは同ＲＯＭの詳細図、第５
図すは同ＲＯＭの一部パターン配置図、第６図は第１図
に対応する３２ステップＲＯＭの概略配線図、第７図は
第４図に対応する３２ステップＲＯＭの概略配線図、第
８図は同ＲＯＭの詳細図、第９図は本発明の一実施例の
詳細回路図、第１０図は同回路に対応する３２ステップ
ＲＯＭの概略配線図、第１１図ないし第１３図は同ＲＯ
Ｍの動作説明図、第１４図ないし第１８図は同ＲＯＭの
変形例を示す回路図、第１９図は従来のデコーダ回路図
、第２０図は本発明の他の実施例のデコーダ回路図、第
２１図及び第２２図は同回路の動作説明図、第２３図な
いし第２７図は同回路のそれぞれ変形例を示す回路図で
ある。Ｑｌ、〜ＱＢ３ｓＱ２１〜Ｑ、８ｊＱ２４１〜Ｑ２
４８・・・・・・スイッチング素子、Ｔｔｔ”””Ｔｔ
ｓｓＴＲ１〜ＴＲ８゜ＴＲ１〜Ｔ２４８・・・・・
・スイッチング素子、ＴＲ１〜ＴＲ，・・・・・・スイ
ッチング素子、１１１〜１１２４・・・・・・ワイアー
ドＯＲ，１２１〜１２２４・・・・・・負荷ＭＯ８素子
、１４，１５・・・・・・デコーダ、ＧＮＤ・・・・・
・接地線。

Claims

【特許請求の範囲】１ ■出力端子０１と、■前記出力端子に第１の電位Ｖ
ＤＤを供給する手段１２１と、■第２の電位ＧＮＤが供
給される基準ラインと、■前記基準ラインと前記出力端
子との間に、お互いに直列に接続される、前記出力端子
側の第１スイッチング手段Ｑ１□と前記基準ライン側の
第２スイッチング手段Ｔｔｔとを有する第１列線と、■
前記基準ラインと前記出力端子との間に、お互いに直列
に接続される、前記出力端子側の第３スイッチング手段
Ｑ１３と前記基準ライン側の第４スイッチング手段Ｔ１
２とを有する第２列線と、■前記第１スイッチング手段
と前記第３スイッチング手段とを含み、前記第１スイッ
チング手段の０Ｎ−ＯＦＦ制御用第１入力信号■２を伝
える第１人力線と、前記第３スイッチング手段の０Ｎ−
ＯＦＦＦＦ制御用第２信力信３を伝える第２人力線とを
有する第１デコーダ回路と、０前記第２スイッチング手
段と前記第４スイッチング手段とを含み、前記第２スイ
ッチング手段の０Ｎ−ＯＦＦＦＦ制御用第３信力信１を
伝える第３入力線と、前記第４スイッチング手段の０Ｎ
−ＯＦＦＦＦ制御用前記第１信力信２を伝える第４入力
線とを有する第２デコーダ回路と、■前記第１スイッチ
ング手段と前記第２スイッチング手段との接続点と前記
第３スイッチング手段と前記第４スイッチング手段との
接続点との間に、選択的に設けられて接続される第５ス
イッチング手段ＴＲ４，と、この第５スイッチング手
段の０Ｎ−ＯＦＦＦＦ制御用第５信力信２を伝える第５
入力線とを有するＲＯＭと；を備え、前記第１人力信号
、前記第５人力信号に応じ、前記第４スイッチング手段
、前記第５スイッチング手段、前記第１スイッチング手
段を介し、前記出力端子と前記基準ラインとが接続され
るよう構成されることを特徴とする、ＲＯＩＩ能を有す
るマトリックス回路。２ ■２Ｎ（Ｎは整数）本の出力端子を有する出力線群
と、■前記各出力端子に第１の電位を供給する手段と、
■第２の電位が供給される基準ラインと、■前記各出力
端子と前記基準ラインとの間に接続され、前記各出力端
子に夫々が対応する２Ｎ（Ｎは整数）本の列線と、■前
記各列線間に選択して設けられる第１スイッチング手段
と、■前記各列線の、前記第１スイッチング手段と前記
基準ラインとの間の部分に介挿される、第２スイッチン
グ手段と、■前記第１スイッチング手段の０Ｎ−ＯＦＦ
制御用入力信号を伝える少なくとも一対の入力線と前記
第２スイッチング手段の０ＮＯＦＦ制御用入力信号を伝
える一対の入力線とを有する入力線群と；を備え、前記
第１スイッチング手段、前記第２スイッチング手段の制
御に応じ、前記出力端子と前記基準ラインとが接続され
るよう構成されることを特徴とする、デコーダ機能を有
するマトリックス回路。