JPS5853801B2 - パルスデユ−テイ調整方式 - Google Patents

Description

【発明の詳細な説明】 本発明はテレビジョン受像機の電子選局装置などに用い
られるパルスデューティ調整方式に関する。

電子選局装置において、選局のための局部発振出力を可
変するのに町変容量ダイオードにいわゆる同調電圧を加
えてチューニングをとる方式がある。

さらに前記同調電圧は周毎に異った値に設定されるが、
この電圧を作るのに一定周期のパルスデューティを変化
させることによって階段的な電圧変化を得るデジタル方
式も考えられている。

このような選局装置においても、正しい周波数でテレビ
ジョン信号を受信するためにＡＦＣ（自動周波数調整）
回路が必要である。

このＡＦＣ回路の周波数ずれ検出信号、いわゆるＡＦＴ
信号は、上記デジタル方式の場合、前記一定周期のパル
スデューティを変える信号として帰還する。

したがって先の同調電圧の階段的変化はそのステップ数
が多いほど微少な調整が可能である。

このためには、前記パルスのデユーティの可変段階が太
きいほどよいので、このデユーティを変えるためのクロ
ックパルスを発生させる手段として十数ビットのカウン
タ回路が用いられる。

これは、必要な同調電圧の幅約３０Ｖをなめらかに発生
させるためで、たとえば１２ビツトのカウンタ回路なら
２１２＝４０９６の段階で調整でき、１段階当り約７５
ｍＶ変動させることができる。

ところがＡＦＴ信号に応じた調整を行うためにはカウン
タ回路をアップカウント、ダウンカウント可能にしてお
かなければならず回路の素子数は非常に多くなる。

さらにまた、先にも述べたように同調電圧はパルスで階
段状に変わるため微調整を行うには細かいステップを要
し、このためにはさらに先のカウンタ回路のビット数を
増加しなければならない。

たとえば微調整を１段階当り２ｍＶで調整しようとする
と３０Ｖ／２ｍＶ＝１５０００段階が必要となり、カウ
ンタ回路は１４ビツト（１６３８４段階）必要になる。

モして力・ウンタ回路のビット数が増加すると素子の増
加をみるばかりですく、パルスをアナログに変換するＤ
−Ａ変換器からの制約上クロック周波数を高くしなけれ
ばならなくなり、設計が極めて困難となる。

さらにまた、一般にバラクタダイオードを用いた電子チ
ューナにおいては同調電圧対同調周波数のカーブは第１
０図に示すように非直線となる。

したがって同調電圧が高くなったときの周波数変化は少
なくなる傾向を示す。

このため１ステップ当りの周波数変化は同調電圧が高い
範囲では非常に小さな値となってしまう。

その為ＡＦＴ信号により、一定の周波数範囲を補モしよ
うとすると、カウンタ回路のビット数を増大しなければ
ならなくなる。

本発明は上記の事情に対処すべくなされたもので、カウ
ンタ回路のビット数を減少し得るように１ス、テップ当
りの出力電圧の変化する割合を任意に選択することの可
能なパルスデューティ調整方式を提供することを目的と
するものである。

以下本発明の実施例を第１図乃至第１０図を参照して詳
細に説明する。

すなわち第１図において１１はＡＦＴ信号の加えられる
入力端子であり、１３はクロックパルス発生回路である
。

前記クロックパルス発生回路１３の出力端子は、第１の
カウンタ回路としての高速微調整用カウンタ回路１４、
第２のカウンタ回路としての低速微調整用カウンタ回路
１６、第３のカウンタ回路としての高速粗調整用カウン
タ回路１８、第４のカウンタ回路としての低速粗調整用
カウンタ回路２２に接続されている。

また前記入力端子１１はアナログデジタル変換回路１２
に接続され、このアナログデジタル変換回路１２の出力
端子は、前記低速微調速用カウンタ回路１６の制御端子
に接続されている。

而して前記高速微調整用カウンタ回路１４及び低速微調
整用カウンタ回路１６の各データを出力する出力端子は
、比較回路１５に接続される。

そして、この比較回路１５の一致パルスの出力端子はラ
ッチ回路１７に接続される。

このラッチ回路１７には、前記高速微調整用カウンタ回
路１４の各出力のゲートをとって得られるセット信号の
出力端子も接続されている。

そして前記ラッチ回路１７のパルス出力端子は減算回路
２５に接続される。

一方前記低速粗調整用カウンタ回路２２のデータの出力
端子は、この回路の出力データを記憶保持したりまた読
出し書込みの可能なメモリ回路２１に接続される。

そして、前記メモリ回路２１及び前記高速粗調整用カウ
ンタ回路１８の各データ出力端子は、比較回路１９に接
続され、この比較回路１９の一致パルス出力端子は、ラ
ッチ回路２０に接続される。

このラッチ回路２０には、前記高速粗調整用カウンタ回
路１８の各データのゲートをとったセット信号の出力端
子も接続されている。

そして、前記ラッチ回路２０のパルス出力端子は、パル
ス増幅回路２３を介して第１の低域通過フィルタ回路２
４に接続され、この第１の低域通過フィルタ回路２４の
出力端子が前記減算回路２５に接続される。

この減算回路２５の出力端子は、第２の低域通過フィル
タ回路２６に接続され、このフィルタ回路２６の出力端
子がデユーティパルス出力端子２７として導出されチュ
ーナ回路へ接続される。

前記低速微調整用カウンタ回路１６、低速粗調整用カウ
ンタ回路２２のクロックパルスとしては、クロックパル
ス発生回路１３の出力が分周１５１３Ａで分周されたも
の、つまり第３図のＣ２０に対応するクロックが用いら
れる。

本発明のパルスデューティ調整方式の基本的な構成は上
述のようであり、次に減算回路２５の具体例を第２図に
示す。

すなわち２５２は、前記低域通過フィルタ回路２４の出
力が加えられる入力端子である。

この入力端子２５２は抵抗２９を介したのち、前記低域
通過フィルタ回路２６への出力端子２５３として導出さ
れるとともに、抵抗３０を介してトランジスタ３１の被
制御電極としてのコレクタに接続されている。

このトランジスタ３１のエミッタは接地され、制御電極
としてのベースは抵抗３２を介して前記ラッチ回路１７
に接続される。

次に前記低速粗調整用カウンタ回路２２の出力がメモリ
回路２１を介して直接比較回路１９に入力するものとし
て、粗調整用カウンタ回路１８及びラッチ回路２０を含
めた基本的構成と動作を説明する。

すなわち、第３図０＞例は分解能が４ビツトの場合でア
リ、フリップフロップ回路（ＦＦＯ〜ＦＦ３ ）が前記
粗調整用カウンタ回路１８に相当し、またフリップフロ
ップ回路（ＦＦ１０〜ＦＦ１３）が前記低速粗調整用カ
ウンタ回路２２に相当するものとする。

そして、この構成は、フリップフロップ回路（ＦＦＯ〜
ＦＦ３）をマスターカウンタ、フリップフロップ回路（
ＦＦ１０〜ＦＦ１３ ）をスイープカウンタとするもの
である。

そして、フリップフロップ回路（ＦＦＯ〜ＦＦ３ ）の
出力情報Ｑ。

−Ｑ３と、フリップフロップ回路（ＦＦ１０〜ＦＦ１３
）の出力情報Ｑｔ Ｏ−Ｑｔ ３を比較回路１９が比較
し画情報が一致すると、この比較回路１９は一致パルス
ＣＯＲをラッチ回路２０の入力端子Ｒに加える。

また、マスターカウンタの初期状態をノア回路３３によ
り検出してセット信号ＳＳを得、これを前記ラッチ回路
２０の入力端子Ｓに加える。

したがってフリップフロップ回路Ｆ Ｆ Ｏ’（７）ク
ロック入力端子に加えられるクロックパルスＣＰ１と各
部の信号を比較して示すと第４図の如く示される。

ここで、ノア回路３３の出力はラッチ回路２０に対して
セット信号として働き、また比較回路１９の出力はリセ
ット信号として働く。

したがってクロックパルスＣＰ、の０番目でラッチ回路
２０はセットされ、９番目（Ｑｏ、Ｑｌ、Ｑ２．Ｑ３″
′１“、′Ｏ“、′０“、″ １“−Ｑｔｏ ＋ Ｑｌ
ｌＱ１□、Ｑｌ３）でリセットされる。

（図示の例ではハ／Ｌ／ ス幅ｔ １ ）また、クロッ
クパルスＣＰ２がこれにさらに１個加えられたとすると
、ラッチ回路２０は、クロックパルスＣＰ１の０番目（
Ｑｏ、Ｑｔ 。

Ｑ２． Ｑ３＝％％ ０ ／ｌ、ゝ０／／、″０７７％
％ ０ ／／）でセ゛ントされて力）ら１０番目でリセ
ットされることになる。

（図示の例ではパルス幅ｔ２）このようにラッチ回路２
０の出力ＲＱは１周期Ｔの範囲でパルス幅ｔ１．ｔ２で
示すように、スイープカウンタの出力状態で自在に可変
することができる。

なおりロックパルス発生回路を共通に用いる場合は、ク
ロックパルスＣＰ、の数分の−にクロックパルスＣＰ２
が同期するように分局器等が用いられる。

なおディジクルアナログ変換の原理は次の原理によるも
のである。

つまり、方形波をフーリエ変換すると、 但し ω。

＝２π／ＴＥ ；波高値 となる。

したがって方形波は適当な低域ろ波器ＬＰＦに通しく１
）式の０内第２項を除去すればなる直流電圧が得られる
。

この（２）式かられかるようにＴ、Ｅを一定にして、ｔ
を０−Ｔまで変化させればｖＴを連続可変することがで
きるもので、前記ｔつまりパルス幅を可変する方式が前
述した第２図の例である。

本発明のパルスデューティ調整方式は上記の如くなされ
、比較回路１５、高速微調整用カウンタ回路１４、低速
微調整用カウンタ回路１６、ラッチ回路１７等の微調整
用パルス発生手段も先の第３図で説明した粗調整用パル
ス発生手段と同様な動作をする。

またアナログデジタル変換回路１２等は帰還信号として
ＡＦＴ信号が所定レベルであれば、低速微調整用カウン
タ回路１６に対してクロックパルスが導入されないよう
にゲート回路を制御し、同調ずれがあった場合はシュミ
ットトリガ回路等を用いて制御パルスを発生し、低速微
調整用カウンタ回路１６にクロックパルスが加わること
ができるように前記ゲート回路を設定するもので、微調
整用パルス調整手段として用いられる。

また減算回路２５は、粗調整用直流電圧に微調整用パル
スを重量する重量手段として用いられる。

次に具体的に各部の動作を説明すると、低速粗調整用カ
ウンタ回路２２は、所望のチャンネルに対応する出力デ
′−夕をつくり、それをメモリ回路２１に書き込むこと
ができ、これはユーザ側において調整される。

つまり、あるチャンネルの選局操作をしたとすると、低
速粗調整用カウンタ回路２２と高速粗調整用カウンタ回
路１８とが先の第３図、第４図で説明したような動作得
、粗調整用パルスはパルス増幅回路２３、低域通過フィ
ルタ回路２４、減算回路２５、低域通過フィルタ回路２
６を通って同調電圧としてチューナに加えられる。

そして同調電圧が適当な値になるまで、低速粗調整用カ
ウンタ回路２２にクロックパルスＣＰ２が加えられる。

この場合、クロックパルスＣＰ２はクロックパルスＣＰ
１を数分の−に分周した関係にあるものが用いられる。

そして受信部に同調が得られるとＡＦＴ信号の所定レベ
ルで低速粗調整用カウンタ回路２２の入力ゲートが閉じ
られる。

このときのカウンタ回路２２の出力データをメモリ回路
２１に記憶させておけばあとは読み出し操作のみで先の
チャンネルを受信することができる。

したがってメモリ回路２１には複数のチャンネルに対応
した記憶部が設定されている。

また、チャンネルに対応する不揮発性の記憶部の他に一
時的な記憶部も備えている。

上記の粗調整時において、低速微調整用カウンタ回路１
６は先の低速粗調整用カウンタ回路２２によるセット信
号で同期させられており、ラッチ回路１７から得られる
微調整用パルスＰ２は第５図すに示すように粗調整用パ
ルスＰＩ （第５図ａに示す）と同じデユーティである
。

粗調整用パルスＰ１は、低域通過フィルタ回路２４で直
流化されるから、これから、前記微調整用パルスＰ２が
減算される。

そしてさらに低域通過フィルタ回路２６で直流化される
。

今、伺らかの原因で同調がずれたとするとＡＦＴ信号の
レベルが変化する。

これによって、アナログデジタル変換回路１２は、所定
の制御パルスを発生させ、低速微調整用カウンタ回路１
６の入力ゲートを開き、クロックパルスＣＰ２が加わる
ように設定する。

また、ＡＦＴ信号が所定のレベル、つまり第９図に示す
チューナのキャリブレイション特性におけるＡ点の電圧
の場合は停止用の制御信号を前記アナログデジタル変換
回路１２は発生し、低速微調整用カウンタ回路１６の入
力ゲートを閉じる。

而して、同調ずれが生じた場合は、前記低速微調整用カ
ウンタ回路１６にはクロックパルスＣＰ２が加えられる
ため、第６図すに示すようにデユーティの調整された微
調整用パルスＰ２がラッチ回路１７から得られる。

即ち、第６図すに点線で示すような範囲で、パルスＰ２
のパルス幅が調整される。

一方、粗調整用パルスＰ１は、低域通過フィルタ回路２
４によって直流化されているから、その直流電圧に、前
記パルスＰ２が重量、この場合減算されることになる。

従って、パルスＰ２のパルス幅が、第６図すに破点て示
すように変化すれば、同図Ｃに示すように、減算回路２
５の出力も、破線で示すように変化することになる。

よって、低域通過フィルタ回路２６に入力するパルスの
デユーティが調整されたことになり同調電圧も可変され
る。

そして、ＡＦＴ信号が先の第９図のＡ点の電圧レベルに
なるとアナログデジタル変換回路１２は、シュミットト
リガ回路等を用いた出力制御信号により、低速微調整用
カウンタ回路１６の入力ゲートを閉じる。

上記の微調整時における動作に本発明は特徴を有するも
ので、微調整用パルスのステップ変化による電圧ドロッ
プ分を出力電圧に比例して変化させることができる。

つまり、減算回路２５としては、第２図に示す回路が使
用されるもので、微調整用パルスによって入力端子２５
１に加わる微調整用パルスによってトランジスタ３１は
オンオフする。

トランジスタ３１がオフの期間は、入力端子２５２に加
わる入力電圧はそのまま出力端子２５３にでてくるが、
トランジスタ３１がオンすると、このトランジスタ３１
を流れる電流は 但し ■；定電 流１．Ｒ２；抵抗２９．３０の値 ■Ａ ；第１のＬＰＦ２４を通ってきた出力電圧 となる。

したがって、トランジスタ３１のオン時（微調整用パル
スのデユーティ時）に流れる電流Ｉは出力電圧■Ａに比
例し、その結果抵抗３０の端子室側して電圧降下し、低
域通過フィルタ回路２６を通して得られる直流同調電圧
の、微調整用パルス１ステツプによる変化も出力電圧■
Ａに比例して変わることになる。

そして、抵抗２９．３０の値を選ぶことにより、微調整
用パルス１ステツプに対する同調電圧の変化する割合を
選ぶことが呵能となる。

この結果第１０図に示す同調電圧対同調周波数の特性か
られかるように同調電圧が高い範囲では同調電圧の変化
すく割合を高くすれば、微調整用パルスのステップが少
くてよいことになる。

つまり、微調整用パルスをつくるためのカウンタ回路の
ビット数を少くて、かつサイクル周波数も低くてよいこ
とになる。

上記のように微調整用パルス１ステツプに対する同調電
圧の変化する割合を選ぶには、減算回路２５の抵抗２９
．３０の値を選定すればよい。

上記の実施例において本発明の要部には減算回路２５を
用いたが加算回路でも実現できる。

この加算回路の具体例を第７図に示す。

すなわち、入力端子２５２には低域通過フィルタ回路２
４からの直流電圧（粗調整用）が加えられ、入力端子２
５１にはラッチ回路１７からの微調整用パルスが加えら
れる。

入力端子２５１はトランジスタ３１′のベースに接続さ
れており、このトランジスタ３１′のエミッタは電源端
子２５４に接続されている。

そして、前記トランジスタ３１′のコレクタは抵抗３０
′を介して出力端子２５３に接続され、また前記入力端
子２５゜も抵抗２９′を介して出力端子２５３に接続さ
れている。

而して、入力端子２５２には、第８図ａに示すような粗
調整用パルスＰ１が低域通過フィルタ回路２６を介して
直流化されて加えられ、トランジスタ３１′がオフの場
合はデユーティ変化を受けず出力端子２５３に導出され
る。

次に第８図すに示すような粗調整用パルスＰ２が入力端
子２５゜に加わるとトランジスタ３１′がパルス期間オ
ンするため同図Ｃに示すように出力端子２５３にはデユ
ーティ変化を受けた信号が導出され、低域通過フィルタ
回路２６で直流化される。

この加算回路においてもトランジスタ３１′を流れる電
流は出力電圧に比例し、その電圧の変化割合は抵抗２９
′。

３０′の値によって選定される。

第８図に示す破線も、第６図の説明と同様に、パルスＰ
２のパルス幅が変化されたときのパルス幅変化状況を意
味する。

上記した本発明のパルスデューティ調整方式によると、
まず、パルスデューティを変えて同調電圧の変化を得る
のに、粗調整用パルス発生手段と微調整用パルス発生手
段とを備え、双方からそれぞれ得られる直流電圧（粗調
整用）と微調整用パルスとを合成するようにしたもので
ある。

このため、粗調整用パルスの細かいステップ変化を要せ
ずこのパルスをつくるためのカウンタ回路のビット数が
少くてよくクロックパルス周波数も大きくする必要がな
く集積回路化が容易である。

また、各チャンネルのための粗調整用パルスに対して微
調整用パルスのデユーティ変化は共通に使用可能であり
、これはカウンタ回路のビット数削減に大きく寄与し得
る。

さらに本発明の特徴とする加算又は減算回路の使用方法
は、微調整用パルス発生手段におけるカウンタ回路、比
較回路等のビット数、つまり素子数を削減するのに極め
て有利である。

つまり、第１０図の同調周波数対同調電圧の特性図から
も明らかなように、同調電圧の変化する割合が一定とす
るならば、高い周波数範囲においては、低い周波数範囲
よりも多くの同調電圧のステップ変化が要求される。

しかしながら、本発明によると、第２図、第７図で説明
したように加算又は減算回路において１ステツプに対す
る出力電圧の変化割合を可変可能であるから、高い周波
数範囲においても同調電圧のステップ変化が少くて済む
。

したがって、さらに微調整用パルス発生手段におけるカ
ウンタ回路、比較回路等のビット数を削減することがで
きる。

一般に打変容量ダイオードを用いてこれに同調電圧を印
加して同調容量を可変し、受信周波数を選択するような
チューナ回路においては、同調電圧対同調周波数の特性
が第１０図の如く非線形であり、同調電圧が高い場合の
同調電圧の変化に対する同調周波数の変化割合が少いこ
とが知られている。

したがって、本発明は微調整用パルスの１ステツプ変化
と同調電圧の変化割合を非線形にすることができるよう
に構成し、結果的には微調整用パルスの１ステツプ変化
と同調周波数変化が直線的となるようにしたものである
。

さらに本発明においては、粗調整用パルス発生手段は、
各チャンネルに対応した直流電圧を得減算又は加算回路
に加えるポテンションメータにおきかえてもその要旨と
するところは上記実施例と同様である。

なお低速微調整用カウンタ回路１６はクロックパルスＣ
Ｐ２が入力する毎にたとえばカウントアツブする一方向
のみとし、キャリブレーションカーブの同調点を中心に
適当な周波数範囲（同調電圧の微調整範囲）でサイクル
カウントするように設定すれば、このカウンタ回路１６
にアップ・ダウンカウンタ機能をもたせる必要はなく安
価にすることができる。

以上説明したように本発明は、パルス幅の１ステツプ変
化に対する出力電圧変化割合を任意に選択可能でカウン
タ回路のビット数を減少し得るようにしたパルスデュー
ティ調整方式を提供することができる。

【図面の簡単な説明】

第１図は本発明のパルスデューティ調整方式の一実施例
を示す構成説明図、第２図は、本発明の要部である減算
回路の例を示す回路図、第３図は第１図の粗調整用パル
ス発生手段の基本的構成説明図、第４図は第３図の回路
の動作を説明するのに示した動作波形図、第５図ａ、ｂ
１第６図ａ。 ｂ ＋ ｃはそれぞれ第２図に示した本発明要部の動作
を説明するのに示した動作波形図、第７図は本発明要部
の他の実施例を示す回路図、第８図ａ。 ｂ、ｃはそれぞれ第７図の回路の動作を説明するのに示
した動作波形図、第９図はテレビジョン受像機のチュー
ナ部のキャリブレイション特性を示す図、第１０図は同
上チューナ部の同調周波数対同調電圧の特性図である。 １２・・・・・・アナログデジタル変換回路、１３・・
・・・・クロックパルス変換回路、１４・・・・・・高
速微調整用カウンタ回路、１５．１９・・・・・・比較
回路、１６・・・・・・低速微調整用カウンタ回路、１
７，２０・・・・・・ラッチ回路、１８・・・・・・高
速粗調整用カウンタ回路、２２・・・・・・低速粗調整
用カウンタ回路、２３・・・・・・パルス増幅回路、２
４．２６・・・・・・低域通過フィルタ回路、２５・・
・・・・減算回路。

Claims (1)

1. 【特許請求の範囲】 １ 町変容量ダイオードを同調素子として含むチューナ
   回路と、パルス信号をディジタル・アナログ変換して直
   流電圧を得、そのパルス信号のデユーティを変化するこ
   とによって直流電圧を町変せしめ、前記町変容量ダイオ
   ードにその直流電圧を与えて所望の同調をとるようにし
   た手段と、このチューナ回路の同調周波数のずれに応じ
   たＡＦＴ信号を発生する手段とを有する装置の、前記パ
   ルス信号のデユーティを調整する方式であって、粗調整
   用パルス発生手段と、この粗調整用パルス発生手段の出
   力を直流化し粗調整用直流電圧を得る手段と、 クロックパルスが加えられることによって互いに異なっ
   た周期で出力データを得る第１のカウンタ回路および第
   ２のカウンタ回路の各出力データを比較し、その一致パ
   ルスと前記第１のカウンタ回路の出力データのゲ゛−ト
   をとった信号とをラッチ回路に加え微調整用パルスを得
   る微調整パルス発生手段と、 前記ＡＦＴ信号を利用して前記第２のカウンタ回路のク
   ロックパルス入力ゲートを制御可能とする微調整用パル
   ス調整手段と、 入力端子と出力端子を有し、その入力端子に前記粗調整
   用直流電圧が加えられ、前記入力端子と出力端子との間
   にトランジスタの被制御電極が接続され、このトランジ
   スタを前記微調整用パルスで導通制御せしめ前記出力端
   子から前記粗調整用直流電圧と前記微調用パルスとを合
   成した出力を得る手段とを具備したことを特徴とするパ
   ルスデューティ調整方式。