JPS6010459B2 - Ｐｌｌ回路のロ−パスフイルタ - Google Patents
Ｐｌｌ回路のロ−パスフイルタInfo
- Publication number
- JPS6010459B2 JPS6010459B2 JP54029219A JP2921979A JPS6010459B2 JP S6010459 B2 JPS6010459 B2 JP S6010459B2 JP 54029219 A JP54029219 A JP 54029219A JP 2921979 A JP2921979 A JP 2921979A JP S6010459 B2 JPS6010459 B2 JP S6010459B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- pass filter
- phase comparator
- transistor
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000005669 field effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
Landscapes
- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明はＰＬＬ（フェイズロツクループ）回路のローパ
スフィルタに関し特に受信機のＰＬＬシンセサイザチュ
ーナにおけるＰＬＬ回路のローパスフイルタに関する。
スフィルタに関し特に受信機のＰＬＬシンセサイザチュ
ーナにおけるＰＬＬ回路のローパスフイルタに関する。
ＰＬＬシンセサィザチューナにおいては、基準発振信号
と電圧制御発振器（ＶＣＯ）の出力信号との周波数・位
相を比較器により比較して、この比較器の出力をローパ
スフィルタを介してＶＣＯの可変容量ダイオードへ印加
し、もってＶＣＯの出力信号周波数を制御するＰＬＬ回
路を用い、このＰｕ回路におけるＶＣＯ出力信号を受信
機の局部発振信号としている。か）るＰＬＬ回路内の位
相比較器及びローパスフィルタの１例を第１図Ａ，Ｂに
示す。
と電圧制御発振器（ＶＣＯ）の出力信号との周波数・位
相を比較器により比較して、この比較器の出力をローパ
スフィルタを介してＶＣＯの可変容量ダイオードへ印加
し、もってＶＣＯの出力信号周波数を制御するＰＬＬ回
路を用い、このＰｕ回路におけるＶＣＯ出力信号を受信
機の局部発振信号としている。か）るＰＬＬ回路内の位
相比較器及びローパスフィルタの１例を第１図Ａ，Ｂに
示す。
同図Ａにおいては、位相比較器１の出力ａは抵抗Ｒ，を
介してローパスフィルタ２を構成するバィポーラトラン
ジスタＱ，のベース入力となると共に、積分用コンデン
サＣ，の１端へ抵抗Ｒ２を介して印加される。トランジ
スタＱ，はェミツタフオロワ構成であり、そのェミツタ
抵抗Ｒ３からの出力は出力用のダーリントン接続された
トランジスタＱ２及びＱのベース入力となる。トランジ
スタＱ３のエミツタは接地され、そのコレクタはコンデ
ンサＣ，の池端に接続されると共にコレクタ負荷抵抗Ｒ
４を介して正電源十Ｂへ接続される。そして当該トラン
ジスタＱ３のコレクタ出力がＬＰＦ（ローパスフイルタ
）出力となって、ＶＣ○（図示せず）の可変容量ダイオ
ードの制御電圧として用いられる。同図Ｂにおいては、
ＬＰＦ２の入力段の能動素子として電界効果トランジス
タＱ４を用いてＬＰＦの入力インピーダンスをほゞ無限
大とし、回路特性の向上を図った回路例であり他は同図
Ａと同一の構成である。
介してローパスフィルタ２を構成するバィポーラトラン
ジスタＱ，のベース入力となると共に、積分用コンデン
サＣ，の１端へ抵抗Ｒ２を介して印加される。トランジ
スタＱ，はェミツタフオロワ構成であり、そのェミツタ
抵抗Ｒ３からの出力は出力用のダーリントン接続された
トランジスタＱ２及びＱのベース入力となる。トランジ
スタＱ３のエミツタは接地され、そのコレクタはコンデ
ンサＣ，の池端に接続されると共にコレクタ負荷抵抗Ｒ
４を介して正電源十Ｂへ接続される。そして当該トラン
ジスタＱ３のコレクタ出力がＬＰＦ（ローパスフイルタ
）出力となって、ＶＣ○（図示せず）の可変容量ダイオ
ードの制御電圧として用いられる。同図Ｂにおいては、
ＬＰＦ２の入力段の能動素子として電界効果トランジス
タＱ４を用いてＬＰＦの入力インピーダンスをほゞ無限
大とし、回路特性の向上を図った回路例であり他は同図
Ａと同一の構成である。
上述の構成において、位相比較器１の電源電圧は一般に
集積回路用電源であって約５Ｖであり、かつその出力ａ
はＯＶ（Ｌ）、５Ｖ（Ｈ）及びオープンのいわゆる３値
（スリーステート）をとる回路構成が用いられる。
集積回路用電源であって約５Ｖであり、かつその出力ａ
はＯＶ（Ｌ）、５Ｖ（Ｈ）及びオープンのいわゆる３値
（スリーステート）をとる回路構成が用いられる。
すなわち、基準信号とＶＣＯの出力信号との位相。周波
数が共に一致したときには出力ａは極めてハイィンピー
ダンスとなって略オープン状態となり、両者にずれがあ
る場合には、そのずれの大きさ及び方向に応じてデュー
ティ（パルス中）が異なりかつそのレベルがＬ又は日の
パルス列を出力する構成である。この位相比較器亀の出
力ａをローパスフィルタ２へ入力して積分し直流レベル
に変換後ＶＣＯの制御電圧として用いるものであるがへ
位相比較器１の出力がオーブン状態の時、ＬＰＦ２の入
力すなわち入力トランジスタＱ，，Ｑ４の制御電極の電
位は、同図Ａにおいては３×Ｖ８８三１８Ｖ、同図Ｂに
おいては２ＸＶ８８三１．２Ｖとなる。
数が共に一致したときには出力ａは極めてハイィンピー
ダンスとなって略オープン状態となり、両者にずれがあ
る場合には、そのずれの大きさ及び方向に応じてデュー
ティ（パルス中）が異なりかつそのレベルがＬ又は日の
パルス列を出力する構成である。この位相比較器亀の出
力ａをローパスフィルタ２へ入力して積分し直流レベル
に変換後ＶＣＯの制御電圧として用いるものであるがへ
位相比較器１の出力がオーブン状態の時、ＬＰＦ２の入
力すなわち入力トランジスタＱ，，Ｑ４の制御電極の電
位は、同図Ａにおいては３×Ｖ８８三１８Ｖ、同図Ｂに
おいては２ＸＶ８８三１．２Ｖとなる。
尚へ ＶＢ８はバィポーラトランジスタのベース。ェミ
ッタ間電圧であり「電界効果トランジスタＱ４はいわゆ
るｌｏｓｓ（ＶＧｓ＝０）にて動作させるものとしてい
る。この状態において、選局操作がなされて基準信号の
周波数が可変され所望値に設定された場合、ＰＬＬ回路
はロックがはずれて、再びＶＣＯの出力を当該基準周波
数へロックせしめる様に動作がなされる。従って、位相
比較器量の出力ａは第２図Ａに示す如く、オープン状態
（１．８Ｖ又は１．２Ｖ）からＬ又は日のレベルを有す
るパルス列が出力される状態となる。従って、もし選局
操作前のロック状態におけるＬＰＦ出力が第２図Ｂに示
すように９Ｖ又はＩＶ（両電圧値はＶＣＯの可変容量ダ
ィオ−ドの最大又は最小制御電圧に対応する）にある場
合には、選局操作後（時刻ｔ，後）のＬＰＦの出力は、
その入力状態すなわちＬ又は日のパルス列に応じて曲線
３又は４の如くそれぞれ変化する。尚、同図Ｂの曲線は
説明の便宜上選局周波数が最大から最小又はその逆に選
定されている場合を示している。こ）で、位相比較器の
出力ａのオープン状態の出力電圧が、前述した如く、１
．８Ｖ又は１．２Ｖであってパルス列の日及びＬレベル
の中間レベル（約２．５Ｖ）とは異なるために、第２図
Ｂの曲線３，４にて示す如く、立下り時情ｍ，と立上り
時間Ｔ２とに差が生じ（Ｔ．＜Ｔ２）、その結果ＰＬＬ
回路のロックアップタイムが両者で異なることになり、
よってループフィル夕２の設計が困難となっている。
ッタ間電圧であり「電界効果トランジスタＱ４はいわゆ
るｌｏｓｓ（ＶＧｓ＝０）にて動作させるものとしてい
る。この状態において、選局操作がなされて基準信号の
周波数が可変され所望値に設定された場合、ＰＬＬ回路
はロックがはずれて、再びＶＣＯの出力を当該基準周波
数へロックせしめる様に動作がなされる。従って、位相
比較器量の出力ａは第２図Ａに示す如く、オープン状態
（１．８Ｖ又は１．２Ｖ）からＬ又は日のレベルを有す
るパルス列が出力される状態となる。従って、もし選局
操作前のロック状態におけるＬＰＦ出力が第２図Ｂに示
すように９Ｖ又はＩＶ（両電圧値はＶＣＯの可変容量ダ
ィオ−ドの最大又は最小制御電圧に対応する）にある場
合には、選局操作後（時刻ｔ，後）のＬＰＦの出力は、
その入力状態すなわちＬ又は日のパルス列に応じて曲線
３又は４の如くそれぞれ変化する。尚、同図Ｂの曲線は
説明の便宜上選局周波数が最大から最小又はその逆に選
定されている場合を示している。こ）で、位相比較器の
出力ａのオープン状態の出力電圧が、前述した如く、１
．８Ｖ又は１．２Ｖであってパルス列の日及びＬレベル
の中間レベル（約２．５Ｖ）とは異なるために、第２図
Ｂの曲線３，４にて示す如く、立下り時情ｍ，と立上り
時間Ｔ２とに差が生じ（Ｔ．＜Ｔ２）、その結果ＰＬＬ
回路のロックアップタイムが両者で異なることになり、
よってループフィル夕２の設計が困難となっている。
従って、本発明はフィルタ出力の立上り及び立下りの時
間を等しくしてロックアップタイムを揃えＰＬＬ回路の
動作を安定としうるＰＬＬ回路に用いるローパスフイル
夕を提供することを目的としている。
間を等しくしてロックアップタイムを揃えＰＬＬ回路の
動作を安定としうるＰＬＬ回路に用いるローパスフイル
夕を提供することを目的としている。
本発明のローパスフィルタ回路は、位相比較器の出力が
大略オ−プン状態のときに入力能動素子であるトランジ
スタの制御電極の電圧レベルを位相比較器の最高及び最
低出力レベルの大略中間に設定するバイアス手段を有す
ることを特徴としている。
大略オ−プン状態のときに入力能動素子であるトランジ
スタの制御電極の電圧レベルを位相比較器の最高及び最
低出力レベルの大略中間に設定するバイアス手段を有す
ることを特徴としている。
好ましい実施態様としては、入力能動素子にバイポーラ
トランジスタを用いた例では、そのトランジスタのェミ
ツタと基準電位（接地）間にダイオードや抵抗よりなる
バイアス手段を設けたことを特徴としている。
トランジスタを用いた例では、そのトランジスタのェミ
ツタと基準電位（接地）間にダイオードや抵抗よりなる
バイアス手段を設けたことを特徴としている。
また他の実施態様として、入力能動素子に電界効果トラ
ンジスタを用いた例ではｔそのトランジスタのソースと
基準電位（接地）間にダイオードや抵抗よりなるバイア
ス手段を設けたことを特徴としている。
ンジスタを用いた例ではｔそのトランジスタのソースと
基準電位（接地）間にダイオードや抵抗よりなるバイア
ス手段を設けたことを特徴としている。
以下「本発明について図面を用いて説明する。
第３図Ａ，Ｂは本発明の実施例を示す図であり「第１図
Ａ及びＢとそれぞれ対応する回路例を示し、両図におい
て同等部分は同一符号により示されている。第３図Ａは
バイアス手段５として入力トランジスタＱ，のェミツタ
と接地間においてェミッタ抵抗Ｒ３と直列にダイオード
を用いたものでありｔ同図Ｂは入力トランジスタＱのソ
ースと接地間においてソース抵抗Ｒ３と直列に２ケの直
列接続ダイオードをバイアス手段５として設けたもので
ある。従って、Ａ，Ｂの回路共に、位相比較器１の出力
ａがオープン状態のときは、ベース及びゲート蚤位は共
に４×ＶＢＢニ２．４Ｖとなり、よってほゞ５Ｖに対し
て中間電位とすることが可能である。
Ａ及びＢとそれぞれ対応する回路例を示し、両図におい
て同等部分は同一符号により示されている。第３図Ａは
バイアス手段５として入力トランジスタＱ，のェミツタ
と接地間においてェミッタ抵抗Ｒ３と直列にダイオード
を用いたものでありｔ同図Ｂは入力トランジスタＱのソ
ースと接地間においてソース抵抗Ｒ３と直列に２ケの直
列接続ダイオードをバイアス手段５として設けたもので
ある。従って、Ａ，Ｂの回路共に、位相比較器１の出力
ａがオープン状態のときは、ベース及びゲート蚤位は共
に４×ＶＢＢニ２．４Ｖとなり、よってほゞ５Ｖに対し
て中間電位とすることが可能である。
その結果位相比較器１の出力ａは第４図Ａに示す如くな
ってｔＬ及びＨレベルのパルス列の糠中は共に等しくな
るから、ＬＦＦ２の出力は同図ＢＩこ示すように、立下
り時間及び立上り時間が共に等しくＴとなることが判る
。尚、バイアス手段としてダイオードを示したが、抵抗
素子を用いてもよく、またバィボーラトランジスタを１
段若しくは２段挿入しても同機に可能である。
ってｔＬ及びＨレベルのパルス列の糠中は共に等しくな
るから、ＬＦＦ２の出力は同図ＢＩこ示すように、立下
り時間及び立上り時間が共に等しくＴとなることが判る
。尚、バイアス手段としてダイオードを示したが、抵抗
素子を用いてもよく、またバィボーラトランジスタを１
段若しくは２段挿入しても同機に可能である。
更には、ダーリントントランジスタＱ２及びＱ３のェミ
ッタとべ‐ス間にバイアス手段を用いてもよいことは明
白である。以上述べた如く、本発明によればＰＬＬ回路
のロックアップタイムをＬＰＦの出力の立下り及び立上
り共に等しくすることができるからローバスフイルタの
設計が容易となりかつループの安定化が図れる。
ッタとべ‐ス間にバイアス手段を用いてもよいことは明
白である。以上述べた如く、本発明によればＰＬＬ回路
のロックアップタイムをＬＰＦの出力の立下り及び立上
り共に等しくすることができるからローバスフイルタの
設計が容易となりかつループの安定化が図れる。
第１図Ａ，Ｂは従来回路列を示す図、第２図Ａ，Ｂは第
１図の回路の動作を説明する図、第３図Ａ，Ｂは本発明
の実施例を示す回路図、第４図Ａ，Ｂは第３図の回路動
作を説明する図である。 主要部分の符号の説明、１……位相比較器、２・…・・
ＬＰＦ、５・・・・・・バイアス手段、Ｑ．〜Ｑ・…・
・トランジスタ。幹／図 姿２図 拳う図 繁く劉
１図の回路の動作を説明する図、第３図Ａ，Ｂは本発明
の実施例を示す回路図、第４図Ａ，Ｂは第３図の回路動
作を説明する図である。 主要部分の符号の説明、１……位相比較器、２・…・・
ＬＰＦ、５・・・・・・バイアス手段、Ｑ．〜Ｑ・…・
・トランジスタ。幹／図 姿２図 拳う図 繁く劉
Claims (1)
- １ 基準発振信号と電圧制御発振信号との位相を比較し
て両者が一致したときに出力が大略オープン状態となる
位相比較器を有するフエイズロツクループ内に設けられ
前記位相比較器の出力が制御電極に印加されたトランジ
スタを有するローパスフイルタであって、前記位相比較
器の出力が略オープン状態の時に前記制御電極の電圧レ
ベルを前記位相比較器の最高および最低出力レベルの大
略中間に設定するバイアス手段を有し、このバイアス手
段は前記トランジスタのエミツタ（もしくはソース）と
基準電位点との間に直列に接続されたダイオードと抵抗
とからなることを特徴とするフエイズロツクドループ回
路のローパスフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54029219A JPS6010459B2 (ja) | 1979-03-13 | 1979-03-13 | Ｐｌｌ回路のロ−パスフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54029219A JPS6010459B2 (ja) | 1979-03-13 | 1979-03-13 | Ｐｌｌ回路のロ−パスフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55121747A JPS55121747A (en) | 1980-09-19 |
| JPS6010459B2 true JPS6010459B2 (ja) | 1985-03-18 |
Family
ID=12270083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54029219A Expired JPS6010459B2 (ja) | 1979-03-13 | 1979-03-13 | Ｐｌｌ回路のロ−パスフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010459B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154927U (ja) * | 1983-03-02 | 1984-10-17 | 八重洲無線株式会社 | 能動形ロ−パスフイルタ |
| JPS59154928U (ja) * | 1983-03-02 | 1984-10-17 | 八重洲無線株式会社 | 能動形ロ−パスフイルタ |
| JPH034620A (ja) * | 1989-06-01 | 1991-01-10 | Pioneer Electron Corp | Ｐｌｌのローパスフィルター回路 |
-
1979
- 1979-03-13 JP JP54029219A patent/JPS6010459B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55121747A (en) | 1980-09-19 |
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