JPS5854418B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5854418B2 JPS5854418B2 JP53046703A JP4670378A JPS5854418B2 JP S5854418 B2 JPS5854418 B2 JP S5854418B2 JP 53046703 A JP53046703 A JP 53046703A JP 4670378 A JP4670378 A JP 4670378A JP S5854418 B2 JPS5854418 B2 JP S5854418B2
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- JP
- Japan
- Prior art keywords
- section
- processing
- program
- reset
- data processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明はデータ処理装置、特にデータ処理装置における
リセット回路に関する。
リセット回路に関する。
マイクロプロセッサを用いたデータ処理装置において、
ある処理プログラムを実行中にこれを中断し他のルーチ
ンを実行させなければならない場合があり、これを実行
するためにＮＭｉ信号がマイクロプロセッサに入力され
る。
ある処理プログラムを実行中にこれを中断し他のルーチ
ンを実行させなければならない場合があり、これを実行
するためにＮＭｉ信号がマイクロプロセッサに入力され
る。
このＮＭｉはノンマスクインタラブド（Ｎｏｎ−Ｍａｓ
ｋ−Ｉ ｎｔｅｒｒｕｐｔ）を意味し、例えばパリティ
エラーの発生時、電源オン時、リセットボタン操作時等
にデータ処理途中であっても処理部に対し割込みをかけ
るためのものである。
ｋ−Ｉ ｎｔｅｒｒｕｐｔ）を意味し、例えばパリティ
エラーの発生時、電源オン時、リセットボタン操作時等
にデータ処理途中であっても処理部に対し割込みをかけ
るためのものである。
この場合、中断中のプログラムに係るデータを一時的に
待機させ、前記他のルーチンを実行し終えた後はＲＴｉ
（リターンインクラブド）命令により元のプログラム
に戻るための操作が行なわれる。
待機させ、前記他のルーチンを実行し終えた後はＲＴｉ
（リターンインクラブド）命令により元のプログラム
に戻るための操作が行なわれる。
このため、マイクロプロセッサ内にはスタックポインタ
（ｓｐ）を内蔵しており、ＮＭｉの発生と同時に前記時
期中のデータを収納するスタック（ＲＡＭからなる）の
アドレス情報をストアする。
（ｓｐ）を内蔵しており、ＮＭｉの発生と同時に前記時
期中のデータを収納するスタック（ＲＡＭからなる）の
アドレス情報をストアする。
なおＮＭｉ発生からＲＴｉ発生に至るプログラムは暗記
スタックを内蔵するメモリ内のＲＯＭに書込まれており
、ＬＤＳ（ロードＳ）命令によって実行される。
スタックを内蔵するメモリ内のＲＯＭに書込まれており
、ＬＤＳ（ロードＳ）命令によって実行される。
一方、マイクロプロセッサにリセットスタートがかけら
れた場合、はぼ同時に前記ＮＭｉの発生回路および他の
外部回路もリセット解除されるのが普通である。
れた場合、はぼ同時に前記ＮＭｉの発生回路および他の
外部回路もリセット解除されるのが普通である。
すなわち、マイクロプロセッサを処理部とすれば、ＮＭ
ｉ発生回路を含む他の外部回路からなる被処理部は、該
処理部のリセット解除（プログラムの起動）とほぼ同一
タイミングでリセット解除される。
ｉ発生回路を含む他の外部回路からなる被処理部は、該
処理部のリセット解除（プログラムの起動）とほぼ同一
タイミングでリセット解除される。
ところが、そのリセット解除により処理部が起動しＬＤ
Ｓ命令を実行する場合に、既にリセット解除された被処
理部よりＮＭｉ信号が発生していたとすると、ＮＭｉ命
令に基づくプログラムが実行できず、ＲＴｉ命令によっ
て復帰しようとしてもスタックポインタには正規の復帰
アドレスがストアされておよず、結局処理部は暴走し初
めることになる。
Ｓ命令を実行する場合に、既にリセット解除された被処
理部よりＮＭｉ信号が発生していたとすると、ＮＭｉ命
令に基づくプログラムが実行できず、ＲＴｉ命令によっ
て復帰しようとしてもスタックポインタには正規の復帰
アドレスがストアされておよず、結局処理部は暴走し初
めることになる。
この様な暴走を防止すべく、従来は、スタックポインタ
に復帰アドレスが正規にストアされていない場合はＲＴ
ｉ命令を中止しそのままの状態にとどめておくという手
法がとられた。
に復帰アドレスが正規にストアされていない場合はＲＴ
ｉ命令を中止しそのままの状態にとどめておくという手
法がとられた。
然しこのような手法は、マイクロプロセッサ・システム
の効率の高い利用を図る上で好ましい方法とは言え・な
い。
の効率の高い利用を図る上で好ましい方法とは言え・な
い。
従って本発明の目的は、極めて簡単な構成で前記の暴走
を防止し得るデータ処理装置を提案することである。
を防止し得るデータ処理装置を提案することである。
上記目的に従い本発明は、処理部と被処理部のリセット
解除に時間差を設け、該処理部のリセット解除後、該処
理部のリセットスタート実行ならびにＬＤＳ命令の実行
を完了する期間の経過後に、前記被処理部のリセット解
除を行なうようにしたことを特徴とするものである。
解除に時間差を設け、該処理部のリセット解除後、該処
理部のリセットスタート実行ならびにＬＤＳ命令の実行
を完了する期間の経過後に、前記被処理部のリセット解
除を行なうようにしたことを特徴とするものである。
以下図面に従って本発明を説明する。
第１図は本発明が適用されるべきデータ処理装置の概略
構成を示すブロック図である。
構成を示すブロック図である。
本図において１１は処理部（マイクロプロセッサ）、１
２はメモリ部、１３は処理部１１によって制御されるべ
き被処理部である。
２はメモリ部、１３は処理部１１によって制御されるべ
き被処理部である。
これらの構成部はリセット信号の解除により起動する。
今、被処理部１３内ニおいて、電源オン、リセットボタ
ン操作、パリティエラー発生等の原因によりＮＭｉの要
求が生じたものとすると、被処理部１３内のＮＭｉ発生
回路１４はこの要求に応答し、ＮＭｉ信号を信号線１５
を介して処理部１１に転送する。
ン操作、パリティエラー発生等の原因によりＮＭｉの要
求が生じたものとすると、被処理部１３内のＮＭｉ発生
回路１４はこの要求に応答し、ＮＭｉ信号を信号線１５
を介して処理部１１に転送する。
このＮＭｉ信号を受信して、処理部１１はＬＤＳ命令を
実行する。
実行する。
このＬＤＳ命令は、ＮＭｉによって中断されたプログラ
ムに係るデータを時期させるスタックのアドレス情報を
確保するための命令であり、これによりＮＭｉに基づく
ルーチンの実行終了後ＲＴｉ命令によって元のプログラ
ムの実行を再び開始させることができる。
ムに係るデータを時期させるスタックのアドレス情報を
確保するための命令であり、これによりＮＭｉに基づく
ルーチンの実行終了後ＲＴｉ命令によって元のプログラ
ムの実行を再び開始させることができる。
従ってこのＬＤＳ命令が正常に実行されて初めてＮＭｉ
が有効に実行さへ且つデータ処理装置の暴走を防止する
ことができる。
が有効に実行さへ且つデータ処理装置の暴走を防止する
ことができる。
すなわち、ＮＭｉ信号を受信してＬＤＳ命令を実行し、
中断されたプログラムに係るデータの収納場所をメモリ
部１２内のスタック領域１６に指定する。
中断されたプログラムに係るデータの収納場所をメモリ
部１２内のスタック領域１６に指定する。
スタック領域１６はＲＡＭからなり指定のアドレスより
、中断されたプログラムに係るデータをスタックする。
、中断されたプログラムに係るデータをスタックする。
Ｎ Ｍ ｉによるルーチンの実行後は当該指定のアドレ
スに戻るので、この指定のアドレスがこのＬＤＳ命令に
よってスタックポインタ１７（ＳＰ）にストアされる。
スに戻るので、この指定のアドレスがこのＬＤＳ命令に
よってスタックポインタ１７（ＳＰ）にストアされる。
このＬＤＳ命令を実行すべきプログラムは、メモリ部１
２内のプログラム領域１８に書込まれており、該プログ
ラム領域はＲＯＭからなる。
２内のプログラム領域１８に書込まれており、該プログ
ラム領域はＲＯＭからなる。
また、プログラム領域１８はＮＭｉに基づく実行プログ
ラム等が書込まれている。
ラム等が書込まれている。
なお、処理部１１内の１９は、ＬＤＳ命令のプログラム
を実行するためのプログラムカウンタ（ＰＣ）である。
を実行するためのプログラムカウンタ（ＰＣ）である。
上述したデータ処理装置において、被処理部１４のＮＭ
ｉ発生回路１４よりＮＭｉ信号が正常に送出されたにも
かかわらず、このＮＭｉによるプログラムの実行後発生
されるＲＴｉ命令が正常に行なわれず暴走を発生するこ
とがある。
ｉ発生回路１４よりＮＭｉ信号が正常に送出されたにも
かかわらず、このＮＭｉによるプログラムの実行後発生
されるＲＴｉ命令が正常に行なわれず暴走を発生するこ
とがある。
この問題は、特に、リセット時において顕著である。
リセット時では、リセット解除後処理部１１のリセット
スタート動作が実行されプログラムカウンタの内容が決
定され引続きＬＤＳ命令が実行されるが、この間に既に
ＮＭｉ信号が送出されていると、ＬＤＳ命令の実行以前
にＮＭｉを受信することになり、その後当該ＮＭｉによ
るプログラムを実行して元のプログラムに戻ろうとして
も、スタックポインタ１γには復帰アドレスがセットさ
れておらず、暴走することになる。
スタート動作が実行されプログラムカウンタの内容が決
定され引続きＬＤＳ命令が実行されるが、この間に既に
ＮＭｉ信号が送出されていると、ＬＤＳ命令の実行以前
にＮＭｉを受信することになり、その後当該ＮＭｉによ
るプログラムを実行して元のプログラムに戻ろうとして
も、スタックポインタ１γには復帰アドレスがセットさ
れておらず、暴走することになる。
そこで本発明は第２図に示すタイムチャートをもってリ
セット解除を行なうものとする。
セット解除を行なうものとする。
第２図Ｌ２，３，４，５および６は、それぞれデータ処
理装置のクロックパルス（φ２）、第１リセツト信号（
Ｒ８Ｔ １）、リセットスタート（Ｒ８Ｔ’）、ＬＤＳ
命令、第２リセツト信号（Ｒ８Ｔ２）およびＮＭｉ信号
を示し、特に第１および第２リセツト信号（Ｒ８Ｔ１．
Ｒ８Ｔ２）が本発明に係る特徴的部分である。
理装置のクロックパルス（φ２）、第１リセツト信号（
Ｒ８Ｔ １）、リセットスタート（Ｒ８Ｔ’）、ＬＤＳ
命令、第２リセツト信号（Ｒ８Ｔ２）およびＮＭｉ信号
を示し、特に第１および第２リセツト信号（Ｒ８Ｔ１．
Ｒ８Ｔ２）が本発明に係る特徴的部分である。
第１リセツト信号（Ｒ８ＴＩ）は本来のリセット解除を
意味し、本発明では処理部（第１図の１１）のみに印加
される。
意味し、本発明では処理部（第１図の１１）のみに印加
される。
また第２すリセット信号（Ｒ８Ｔ２）は被処理部（第１
図の１３）にのみ印加される。
図の１３）にのみ印加される。
第１図を参照しながら説明すると、先ず、クロックパル
ス（φ２）に同期してリセット解除がかけられると、第
１リセツト信号（Ｒ８Ｔ１）によって処理部１１がリセ
ット解除され、リセットスタート（Ｒ８Ｔ’）が実行さ
れる。
ス（φ２）に同期してリセット解除がかけられると、第
１リセツト信号（Ｒ８Ｔ１）によって処理部１１がリセ
ット解除され、リセットスタート（Ｒ８Ｔ’）が実行さ
れる。
引続きＬＤＳ命令も実行される。これらの実行が十分終
了した時点で、第２リセツト信号（Ｒ８Ｔ２）が出力さ
れ、被処理部１３をリセット解除する。
了した時点で、第２リセツト信号（Ｒ８Ｔ２）が出力さ
れ、被処理部１３をリセット解除する。
その後において、初めてＮＭｉ発生回路１４はＮＭｉ信
号を処理部１１に送出する。
号を処理部１１に送出する。
第２図１〜６のタイムチャートより明白なように、被処
理部１３のリセット解除は、処理部１１におけるＬＤＳ
命令の実行終了後になされるので、ＮＭｉによるプログ
ラムが実行されＲＴｉ命令により元のプログラムに戻る
とき、スタックポインタには確実に復帰アドレスがセッ
トされており、暴走に至ることはあり得ない。
理部１３のリセット解除は、処理部１１におけるＬＤＳ
命令の実行終了後になされるので、ＮＭｉによるプログ
ラムが実行されＲＴｉ命令により元のプログラムに戻る
とき、スタックポインタには確実に復帰アドレスがセッ
トされており、暴走に至ることはあり得ない。
第２図に示したタイムチャートを実施するに当りハード
ウェア上では極めて単純な構成変更で良い。
ウェア上では極めて単純な構成変更で良い。
例えば第３図に示す構成とする。ただし第３図は本発明
に係る部分のみを取り出して示すブロック図であり、本
図において３１はシフトレジスタであり、クロック端子
３２（ＣＬ）には、第２図１のクロックパルス（φ２）
を印加し、セット端子３３には第２図２の第１リセツト
信号（Ｒ８Ｔ１）を印加する。
に係る部分のみを取り出して示すブロック図であり、本
図において３１はシフトレジスタであり、クロック端子
３２（ＣＬ）には、第２図１のクロックパルス（φ２）
を印加し、セット端子３３には第２図２の第１リセツト
信号（Ｒ８Ｔ１）を印加する。
ＱＡ、ＱＢ、Ｑｃ、ＱＤ、ＱＥ、ＱＦ、ＱＧおよびＱＨ
は出力端子であり、位相の順次シフトした信号が得られ
る。
は出力端子であり、位相の順次シフトした信号が得られ
る。
このうち、所望の位相シフト量をもった信号を出力端子
３４（ＱＨ）より得、第２リセツト信号（Ｒ８Ｔ２）と
なす。
３４（ＱＨ）より得、第２リセツト信号（Ｒ８Ｔ２）と
なす。
このシフトレジスタ３１は、第１図において点線３１に
示す位置に配置されることになる。
示す位置に配置されることになる。
以上説明したように本発明によれば、従来問題となって
いた、リセット時におけるＮＭｉ処理に起因する暴走を
防止することができ、しかもデータ処理装置の利用効率
を低下させることなく且つ単純な設計構成で、前記暴走
を確実に防止することができる。
いた、リセット時におけるＮＭｉ処理に起因する暴走を
防止することができ、しかもデータ処理装置の利用効率
を低下させることなく且つ単純な設計構成で、前記暴走
を確実に防止することができる。
第１図は本発明が適用されるべきデータ処理装置の概略
構成を示すブロック図、第２図１，２゜３．４，５およ
び６は本発明に基づくデータ処理装置における要部の波
形および状態を示すタイムチャート、第３図は本発明を
実施するために新たに付加されるべき素子の１例を示す
図である。 本図において１１は処理部、１２はメモリ部、１３は被
処理部、１４はＮＭｉ発生回路、１６はスタック領域、
１Ｔはスタックポインタ、１８はスタック領域、１９は
プログラムカウンタ、３１はシフトレジスタ、Ｒ８Ｔ１
およびＲ８Ｔ２はそれぞれ第１および第２のリセット信
号である。
構成を示すブロック図、第２図１，２゜３．４，５およ
び６は本発明に基づくデータ処理装置における要部の波
形および状態を示すタイムチャート、第３図は本発明を
実施するために新たに付加されるべき素子の１例を示す
図である。 本図において１１は処理部、１２はメモリ部、１３は被
処理部、１４はＮＭｉ発生回路、１６はスタック領域、
１Ｔはスタックポインタ、１８はスタック領域、１９は
プログラムカウンタ、３１はシフトレジスタ、Ｒ８Ｔ１
およびＲ８Ｔ２はそれぞれ第１および第２のリセット信
号である。
Claims (1)
- 【特許請求の範囲】 １ 処理部と、該処理部により制御される被処理部と、
該処理部および被処理部間におけるデータ処理に必要な
プログラムおよびデータをストアするメモリ部とを有し
、該メモリ部は少なくとも中断された前記データ処理に
係わるデータを待機せしめるスタック領域およびその待
機のための操作を実行するためのプログラムをストアす
るプログラム領域を有し、前記処理部は前記の時期せし
められたデータの前記スタック領域内のアドレスをスト
アするスタックポインタとその待機のための操作に係る
プログラムを実行せしめるプログラムカウンタを有する
データ処理装置において、少なくとも前記スタックポイ
ンタに前記アドレスをストアする迄は前記被処理部の起
動を停止せしめる遅延手段を設けたことを特徴とするデ
ータ処理装置。 ２ 遅延手段がシフトレジスタであり、該シフトレジス
タのセット入力には処理部を起動する第１リセツト信号
を印加し、その出力からは所定の位相シフトが与えられ
た第２リセツト信号を送出し、該第２リセツト信号をも
って被処理部を起動する特許請求の範囲第１項記載のデ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53046703A JPS5854418B2 (ja) | 1978-04-21 | 1978-04-21 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53046703A JPS5854418B2 (ja) | 1978-04-21 | 1978-04-21 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54139441A JPS54139441A (en) | 1979-10-29 |
| JPS5854418B2 true JPS5854418B2 (ja) | 1983-12-05 |
Family
ID=12754721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53046703A Expired JPS5854418B2 (ja) | 1978-04-21 | 1978-04-21 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854418B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021116380A1 (de) | 2019-12-11 | 2021-06-17 | Aixinno Ltd. | Verfahren und vorrichtung zum kultivieren biologischer zellen |
-
1978
- 1978-04-21 JP JP53046703A patent/JPS5854418B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021116380A1 (de) | 2019-12-11 | 2021-06-17 | Aixinno Ltd. | Verfahren und vorrichtung zum kultivieren biologischer zellen |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54139441A (en) | 1979-10-29 |
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