JPH0654476B2 - 制御メモリ誤り訂正制御方式 - Google Patents
制御メモリ誤り訂正制御方式Info
- Publication number
- JPH0654476B2 JPH0654476B2 JP63047377A JP4737788A JPH0654476B2 JP H0654476 B2 JPH0654476 B2 JP H0654476B2 JP 63047377 A JP63047377 A JP 63047377A JP 4737788 A JP4737788 A JP 4737788A JP H0654476 B2 JPH0654476 B2 JP H0654476B2
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- error
- register
- arithmetic circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置におけるマイクロプログラム制御
装置に関し、特に訂正可能なエラーの検出訂正動作を行
なうと共にエラー検出時に演算回路の動作を抑止する機
能を備える制御メモリの誤り訂正制御方式に関する。
装置に関し、特に訂正可能なエラーの検出訂正動作を行
なうと共にエラー検出時に演算回路の動作を抑止する機
能を備える制御メモリの誤り訂正制御方式に関する。
従来、この種の制御メモリ誤り訂正制御方式では、マイ
クロ命令の全フィールドに対して訂正可能エラーを検出
し、エラーが検出されたクロックサイクルでマイクロ命
令レジスタの更新を抑止すると同時に演算回路の動作を
抑止する構成となっている。
クロ命令の全フィールドに対して訂正可能エラーを検出
し、エラーが検出されたクロックサイクルでマイクロ命
令レジスタの更新を抑止すると同時に演算回路の動作を
抑止する構成となっている。
上述した従来の制御メモリ誤り訂正制御方式の場合、マ
イクロ命令の全フィールドに対して訂正可能エラーを検
出し、エラーが検出されたクロックサイクルで演算回路
の動作を抑止するための動作抑止信号を送出している。
ところが、この場合、マイクロ命令の次アドレス情報と
エラー訂正コードを含むフィールドで訂正可能なエラー
が検出されたとき、そのエラーが検出されたクロックサ
イクルで演算回路の動作が抑止されてしまうため、演算
回路が上記エラーの検出されたマイクロ命令（演算回路
の動作を制御するフィールドについては正常なマイクロ
命令）を一度も実行することなく、次のマイクロ命令の
実行へ移るという問題があった。
イクロ命令の全フィールドに対して訂正可能エラーを検
出し、エラーが検出されたクロックサイクルで演算回路
の動作を抑止するための動作抑止信号を送出している。
ところが、この場合、マイクロ命令の次アドレス情報と
エラー訂正コードを含むフィールドで訂正可能なエラー
が検出されたとき、そのエラーが検出されたクロックサ
イクルで演算回路の動作が抑止されてしまうため、演算
回路が上記エラーの検出されたマイクロ命令（演算回路
の動作を制御するフィールドについては正常なマイクロ
命令）を一度も実行することなく、次のマイクロ命令の
実行へ移るという問題があった。
本発明はこのような問題を解決するためになされたもの
で、その第１発明（請求項１に係る発明）は、演算回路
に起因する第１の抑止信号の発生と同時にマイクロ命令
の次アドレス情報とエラー訂正コードを含むフィールド
で訂正可能なエラーが検出されると、該エラーを検出し
たクロックサイクルでマイクロ命令レジスタの更新を抑
止する第２の抑止信号を発生するとともにエラー訂正シ
ーケンスを抑止し、第１の抑止信号が解除されると１ク
ロックサイクル遅れてエラー訂正シーケンスを実行する
とともに演算回路の動作を抑止する第３の抑止信号を発
生し、エラー訂正完了後、第２の抑止信号を解除した後
１クロックサイクル遅れて、訂正されたマイクロ命令と
分岐アドレスセーブレジスタの内容に基づいてマイクロ
命令レジスタを更新するとともに第３の抑止信号を解除
して動作を再開させるようにしたものである。
で、その第１発明（請求項１に係る発明）は、演算回路
に起因する第１の抑止信号の発生と同時にマイクロ命令
の次アドレス情報とエラー訂正コードを含むフィールド
で訂正可能なエラーが検出されると、該エラーを検出し
たクロックサイクルでマイクロ命令レジスタの更新を抑
止する第２の抑止信号を発生するとともにエラー訂正シ
ーケンスを抑止し、第１の抑止信号が解除されると１ク
ロックサイクル遅れてエラー訂正シーケンスを実行する
とともに演算回路の動作を抑止する第３の抑止信号を発
生し、エラー訂正完了後、第２の抑止信号を解除した後
１クロックサイクル遅れて、訂正されたマイクロ命令と
分岐アドレスセーブレジスタの内容に基づいてマイクロ
命令レジスタを更新するとともに第３の抑止信号を解除
して動作を再開させるようにしたものである。
また、その第２発明（請求項２に係る発明）は、マイク
ロ命令の次アドレス情報とエラー訂正コードを含むフィ
ールドで訂正可能なエラーが検出されると初期設定時に
設定されるモード切り替え信号により選択されるエラー
表示フリップフロップをセットし装置を停止させるモー
ドと、該エラーを検出したクロックサイクルでマイクロ
命令レジスタの更新を抑止する抑止信号を発生し、１ク
ロックサイクル遅れてエラー訂正シーケンスを実行する
とともに演算回路の動作を抑止する抑止信号を発生し、
エラー訂正完了後、マイクロ命令レジスタの更新を抑止
する抑止信号を解除した後１クロックサイクル遅れて、
訂正されたマイクロ命令と分岐アドレスセーブレジスタ
の内容に基づいてマイクロ命令レジスタを更新するとと
もに演算回路の動作を抑止する抑止信号を解除して動作
を再開させるモードとを有している。
ロ命令の次アドレス情報とエラー訂正コードを含むフィ
ールドで訂正可能なエラーが検出されると初期設定時に
設定されるモード切り替え信号により選択されるエラー
表示フリップフロップをセットし装置を停止させるモー
ドと、該エラーを検出したクロックサイクルでマイクロ
命令レジスタの更新を抑止する抑止信号を発生し、１ク
ロックサイクル遅れてエラー訂正シーケンスを実行する
とともに演算回路の動作を抑止する抑止信号を発生し、
エラー訂正完了後、マイクロ命令レジスタの更新を抑止
する抑止信号を解除した後１クロックサイクル遅れて、
訂正されたマイクロ命令と分岐アドレスセーブレジスタ
の内容に基づいてマイクロ命令レジスタを更新するとと
もに演算回路の動作を抑止する抑止信号を解除して動作
を再開させるモードとを有している。
したがってこの発明によれば、その第１発明では、第１
の抑止信号の発生と同時にマイクロ命令の次アドレス情
報とエラー訂正コードを含むフィールドで訂正可能なエ
ラーが検出された場合、第１の抑止信号の解除後１クロ
ックサイクル遅れたタイミングで演算回路にその動作を
抑止する第３の抑止信号が送出される。
の抑止信号の発生と同時にマイクロ命令の次アドレス情
報とエラー訂正コードを含むフィールドで訂正可能なエ
ラーが検出された場合、第１の抑止信号の解除後１クロ
ックサイクル遅れたタイミングで演算回路にその動作を
抑止する第３の抑止信号が送出される。
また、その第２発明では、マイクロ命令の次アドレス情
報とエラー訂正コードを含むフィールドで訂正可能なエ
ラーが検出された場合、モード切り替え信号によりエラ
ー表示フリップフロップが選択されていないことを前提
として、エラーが検出されたクロックサイクルより１ク
ロックサイクル遅れたタイミングで演算回路にその動作
を抑止する抑止信号が送出される。
報とエラー訂正コードを含むフィールドで訂正可能なエ
ラーが検出された場合、モード切り替え信号によりエラ
ー表示フリップフロップが選択されていないことを前提
として、エラーが検出されたクロックサイクルより１ク
ロックサイクル遅れたタイミングで演算回路にその動作
を抑止する抑止信号が送出される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。
る。
第１図に示されるマイクロプログラム制御装置は、制御
メモリ１、マイクロ命令レジスタ２、エラー検出訂正回
路３、抑止信号発生回路４及び５、分岐アドレスセーブ
レジスタ７、アドレスセーブレジスタ８、＋１カウンタ
９、インクリメントアドレスレジスタ１０、リターンア
ドレスレジスタ１１、リターンアドレススタック１２、
アドレス選択回路１３、リターンアドレス選択回路１
４、選択回路１５、及び制御回路１６を備えている。
メモリ１、マイクロ命令レジスタ２、エラー検出訂正回
路３、抑止信号発生回路４及び５、分岐アドレスセーブ
レジスタ７、アドレスセーブレジスタ８、＋１カウンタ
９、インクリメントアドレスレジスタ１０、リターンア
ドレスレジスタ１１、リターンアドレススタック１２、
アドレス選択回路１３、リターンアドレス選択回路１
４、選択回路１５、及び制御回路１６を備えている。
制御メモリ１に格納されるマイクロ命令に対してハミン
グコードによるエラー訂正コードが付与され、この訂正
コードが付与された状態で制御メモリ１にマイクロ命令
が格納されている。そして、制御メモリ１から読み出さ
れたマイクロ命令はマイクロ命令レジスタ２にセットさ
れる。
グコードによるエラー訂正コードが付与され、この訂正
コードが付与された状態で制御メモリ１にマイクロ命令
が格納されている。そして、制御メモリ１から読み出さ
れたマイクロ命令はマイクロ命令レジスタ２にセットさ
れる。
このマイクロ命令レジスタには次アドレス情報が含まれ
ており、マイクロ命令レジスタ２の内容によってリター
ンアドレスレジスタ１１及びリターンアドレススタック
１２の更新と、リターンアドレス選択回路１４の制御が
行われ、さらにマイクロ命令レジスタ２の内容によって
次に実行するマイクロ命令のアドレスを決定する制御回
路１６によって制御されるアドレス選択回路１３からの
アドレス情報と後述の分岐アドレス情報とによって制御
メモリ１のアドレスソースが決定され、制御メモリ１か
ら次々とマイクロ命令が読み出される。
ており、マイクロ命令レジスタ２の内容によってリター
ンアドレスレジスタ１１及びリターンアドレススタック
１２の更新と、リターンアドレス選択回路１４の制御が
行われ、さらにマイクロ命令レジスタ２の内容によって
次に実行するマイクロ命令のアドレスを決定する制御回
路１６によって制御されるアドレス選択回路１３からの
アドレス情報と後述の分岐アドレス情報とによって制御
メモリ１のアドレスソースが決定され、制御メモリ１か
ら次々とマイクロ命令が読み出される。
エラー検出訂正回路３によってマイクロ命令レジスタ２
にセットされたマイクロ命令に訂正可能なエラーが検出
されると、抑止信号発生回路５からの抑止信号によって
演算回路６の動作が抑止され、一方、エラー検出訂正回
路３により、マイクロ命令レジスタ２のエラーを訂正し
た後抑止信号が解除される。この場合、エラー検出訂正
回路３で演算回路６の動作を制御するフィールドで訂正
可能なエラーが検出されると、抑止信号発生回路４から
第２の抑止信号が、また抑止信号発生回路５から第３の
抑止信号が同時に送出され、エラーを検出したクロック
サイクルで演算回路６及びマイクロ命令レジスタ２、分
岐アドレスセーブレジスタ７、アドレスセーブレジスタ
８、インクリメントアドレスレジスタ１０、リターンア
ドレスレジスタ１１、リターンアドレススタック１２の
更新を抑止し、エラー検出訂正回路３でエラーの訂正を
行った後、前述のようにマイクロ命令レジスタ２のエラ
ーの訂正を行い、第２の抑止信号及び第３の抑止信号を
同時に解除する。
にセットされたマイクロ命令に訂正可能なエラーが検出
されると、抑止信号発生回路５からの抑止信号によって
演算回路６の動作が抑止され、一方、エラー検出訂正回
路３により、マイクロ命令レジスタ２のエラーを訂正し
た後抑止信号が解除される。この場合、エラー検出訂正
回路３で演算回路６の動作を制御するフィールドで訂正
可能なエラーが検出されると、抑止信号発生回路４から
第２の抑止信号が、また抑止信号発生回路５から第３の
抑止信号が同時に送出され、エラーを検出したクロック
サイクルで演算回路６及びマイクロ命令レジスタ２、分
岐アドレスセーブレジスタ７、アドレスセーブレジスタ
８、インクリメントアドレスレジスタ１０、リターンア
ドレスレジスタ１１、リターンアドレススタック１２の
更新を抑止し、エラー検出訂正回路３でエラーの訂正を
行った後、前述のようにマイクロ命令レジスタ２のエラ
ーの訂正を行い、第２の抑止信号及び第３の抑止信号を
同時に解除する。
一方、マイクロ命令の次アドレス情報とエラー訂正コー
ドとを含むフィールドで、エラー検出訂正回路３により
訂正可能エラーが検出されると、抑止信号発生回路４か
ら第２の抑止信号が送出され、エラーを検出したクロッ
クサイクルでマイクロ命令レジスタ２、アドレスセーブ
レジスタ８、インクリメントアドレスレジスタ１０、リ
ターンアドレスレジスタ１１、及びリターンアドレスス
タック１２の更新が抑止され、１クロックサイクル遅れ
て抑止信号発生回路５から第３の抑止信号が送出され、
分岐アドレスセーブレジスタ７及び演算回路６の更新が
抑止される。
ドとを含むフィールドで、エラー検出訂正回路３により
訂正可能エラーが検出されると、抑止信号発生回路４か
ら第２の抑止信号が送出され、エラーを検出したクロッ
クサイクルでマイクロ命令レジスタ２、アドレスセーブ
レジスタ８、インクリメントアドレスレジスタ１０、リ
ターンアドレスレジスタ１１、及びリターンアドレスス
タック１２の更新が抑止され、１クロックサイクル遅れ
て抑止信号発生回路５から第３の抑止信号が送出され、
分岐アドレスセーブレジスタ７及び演算回路６の更新が
抑止される。
ところで、上述のように１クロックサイクル遅れた信号
で演算回路６の更新を抑止するので、演算回路６が分岐
命令更新時に、処理の結果により指示される分岐アドレ
ス情報が失われる場合がある。従って、演算回路６での
処理が正常に行われて分岐命令が実行される場合には、
選択回路１５は演算回路６からの分岐アドレスを選択す
る。一方、演算回路６で分岐命令が実行された直後のマ
イクロ命令において、エラーが検出されると、選択回路
１５は分岐アドレスセーブレジスタ７を選択する。そし
て、訂正されたマイクロ命令と分岐アドレスセーブレジ
スタ７との内容に基づいて、マイクロ命令レジスタ２を
更新して、演算回路６に対する第３の抑止信号を解除
し、動作を再開させる。
で演算回路６の更新を抑止するので、演算回路６が分岐
命令更新時に、処理の結果により指示される分岐アドレ
ス情報が失われる場合がある。従って、演算回路６での
処理が正常に行われて分岐命令が実行される場合には、
選択回路１５は演算回路６からの分岐アドレスを選択す
る。一方、演算回路６で分岐命令が実行された直後のマ
イクロ命令において、エラーが検出されると、選択回路
１５は分岐アドレスセーブレジスタ７を選択する。そし
て、訂正されたマイクロ命令と分岐アドレスセーブレジ
スタ７との内容に基づいて、マイクロ命令レジスタ２を
更新して、演算回路６に対する第３の抑止信号を解除
し、動作を再開させる。
以上の動作を、第２図のタイムチャートを使用して説明
する。
する。
マイクロ命令レジスタ２の次アドレス情報とエラー訂正
コードを含むフィールドで訂正可能エラーが検出される
と、抑止信号発生回路４から第２の抑止信号が送出さ
れ、エラー訂正シーケンスの動作が開始する。次アドレ
ス情報とエラー訂正コードは演算回路６の動作の制御に
は関与しないので、演算回路６のフリップフロップが更
新された後、１クロックサイクル遅れて抑止信号発生回
路５から第３の抑止信号が送出される。
コードを含むフィールドで訂正可能エラーが検出される
と、抑止信号発生回路４から第２の抑止信号が送出さ
れ、エラー訂正シーケンスの動作が開始する。次アドレ
ス情報とエラー訂正コードは演算回路６の動作の制御に
は関与しないので、演算回路６のフリップフロップが更
新された後、１クロックサイクル遅れて抑止信号発生回
路５から第３の抑止信号が送出される。
マイクロ命令レジスタ２のエラーが訂正された後、第２
の抑止信号が解除されて、マイクロ命令レジスタ２を更
新し、１クロックサイクル遅れて第３の抑止信号が解除
されて動作を再開させる。
の抑止信号が解除されて、マイクロ命令レジスタ２を更
新し、１クロックサイクル遅れて第３の抑止信号が解除
されて動作を再開させる。
次に、第３図のタイムチャートを使用して、演算回路６
に起因する第１の抑止信号とマイクロ命令レジスタ２の
次アドレス情報とエラー訂正コードを含むフィールドで
訂正可能エラーが同時に発生した場合の動作について説
明する。この場合、第１の抑止信号が解除されるまでエ
ラー訂正シーケンスの実行を抑止し、第１の抑止信号が
解除されたクロックサイクルから第２図で説明したのと
同様の動作を行う。
に起因する第１の抑止信号とマイクロ命令レジスタ２の
次アドレス情報とエラー訂正コードを含むフィールドで
訂正可能エラーが同時に発生した場合の動作について説
明する。この場合、第１の抑止信号が解除されるまでエ
ラー訂正シーケンスの実行を抑止し、第１の抑止信号が
解除されたクロックサイクルから第２図で説明したのと
同様の動作を行う。
このように本実施例による制御メモリ誤り訂正制御方式
によると、マイクロ命令レジスタにセットされたマイク
ロ命令に対応するアドレスをセットするアドレスセーブ
レジスタと、演算回路から送出される分岐情報をセット
する分岐アドレスセーブレジスタとを有し、 演算回路に起因する第１の抑止信号の発生と同時にマイ
クロ命令の一部分である次アドレス情報とエラー訂正コ
ードを含むフィールドで訂正可能なエラーが検出される
と、第１の抑止信号により、エラー訂正シーケンスを抑
止し、 該エラーを検出したクロックサイクルでマイクロ命令レ
ジスタの更新を抑止する第２の抑止信号を発生し、第１
の抑止信号が解除されると同時にエラー訂正シーケンス
を実行し、１クロックサイクル遅れて演算回路の動作を
抑止する第３の抑止信号を発生し、エラー訂正完了後、
訂正されたマイクロ命令と分岐アドレスセーブレジスタ
の内容に基づいて、第２の抑止信号を解除した後、マイ
クロ命令レジスタを更新し、１クロックサイクル遅れて
演算回路に対する第３の抑止信号を解除することにより
動作を再開させるようにしたので、第１の抑止信号の発
生と同時にマイクロ命令の次アドレス情報とエラー訂正
コードを含むフィールドで訂正可能なエラーが検出され
た場合、第１の抑止信号の解除後１クロックサイクル遅
れたタイミングで演算回路にその動作を抑止する第３の
抑止信号が送出されるものとなり、演算回路が上記エラ
ーの検出されたマイクロ命令を一度も実行することなく
次のマイクロ命令の実行へ移るというような問題が生じ
ないものとなる。すなわち、第５図のタイムチャートを
用いて説明するに、第５図では、第１の抑止信号が
「０」になると同時に第３の抑止信号を「１」にしてい
るため、演算回路フリップフロップがマイクロ命令レジ
スタのＥｉ′を取り込むことができない。一方、本実施
例では、第３図に示されているように、第１の抑止信号
が「０」になってから、１クロックサイクル分あけて第
３の抑止信号が「１」とされる。このため、演算回路フ
リップフロップがマイクロ命令レジスタの命令Ｅｉ′を
取り込むことができる。
によると、マイクロ命令レジスタにセットされたマイク
ロ命令に対応するアドレスをセットするアドレスセーブ
レジスタと、演算回路から送出される分岐情報をセット
する分岐アドレスセーブレジスタとを有し、 演算回路に起因する第１の抑止信号の発生と同時にマイ
クロ命令の一部分である次アドレス情報とエラー訂正コ
ードを含むフィールドで訂正可能なエラーが検出される
と、第１の抑止信号により、エラー訂正シーケンスを抑
止し、 該エラーを検出したクロックサイクルでマイクロ命令レ
ジスタの更新を抑止する第２の抑止信号を発生し、第１
の抑止信号が解除されると同時にエラー訂正シーケンス
を実行し、１クロックサイクル遅れて演算回路の動作を
抑止する第３の抑止信号を発生し、エラー訂正完了後、
訂正されたマイクロ命令と分岐アドレスセーブレジスタ
の内容に基づいて、第２の抑止信号を解除した後、マイ
クロ命令レジスタを更新し、１クロックサイクル遅れて
演算回路に対する第３の抑止信号を解除することにより
動作を再開させるようにしたので、第１の抑止信号の発
生と同時にマイクロ命令の次アドレス情報とエラー訂正
コードを含むフィールドで訂正可能なエラーが検出され
た場合、第１の抑止信号の解除後１クロックサイクル遅
れたタイミングで演算回路にその動作を抑止する第３の
抑止信号が送出されるものとなり、演算回路が上記エラ
ーの検出されたマイクロ命令を一度も実行することなく
次のマイクロ命令の実行へ移るというような問題が生じ
ないものとなる。すなわち、第５図のタイムチャートを
用いて説明するに、第５図では、第１の抑止信号が
「０」になると同時に第３の抑止信号を「１」にしてい
るため、演算回路フリップフロップがマイクロ命令レジ
スタのＥｉ′を取り込むことができない。一方、本実施
例では、第３図に示されているように、第１の抑止信号
が「０」になってから、１クロックサイクル分あけて第
３の抑止信号が「１」とされる。このため、演算回路フ
リップフロップがマイクロ命令レジスタの命令Ｅｉ′を
取り込むことができる。
第４図は本発明に係る制御メモリ誤り訂正制御方式の他
の実施例の構成を示すブロック図である。同図におい
て、第１図と同一符号は同等構成要素を示しその説明は
省略する。
の実施例の構成を示すブロック図である。同図におい
て、第１図と同一符号は同等構成要素を示しその説明は
省略する。
本方式において、マイクロ命令の次アドレス情報とエラ
ー訂正コードとを含むフィールドで、エラー検出訂正回
路３により訂正可能エラーが検出されると、装置停止モ
ード信号が「１」のときはエラー表示フリップフロップ
１８をセットして装置を停止し、装置停止モード信号が
「０」のときには、抑止信号発生回路４及び５から抑止
信号が送出され、エラーを検出したクロックサイクルで
マイクロ命令レジスタ２、分岐アドレスセーブレジスタ
７、アドレスセーブレジスタ８、インクリメントアドレ
スレジスタ１０、リターンアドレスレジスタ１１、リタ
ーンアドレススタック１２の更新が抑止され、１クロッ
クサイクル遅れて演算回路６の更新が抑止される。
ー訂正コードとを含むフィールドで、エラー検出訂正回
路３により訂正可能エラーが検出されると、装置停止モ
ード信号が「１」のときはエラー表示フリップフロップ
１８をセットして装置を停止し、装置停止モード信号が
「０」のときには、抑止信号発生回路４及び５から抑止
信号が送出され、エラーを検出したクロックサイクルで
マイクロ命令レジスタ２、分岐アドレスセーブレジスタ
７、アドレスセーブレジスタ８、インクリメントアドレ
スレジスタ１０、リターンアドレスレジスタ１１、リタ
ーンアドレススタック１２の更新が抑止され、１クロッ
クサイクル遅れて演算回路６の更新が抑止される。
このように本実施例による制御メモリ誤り訂正制御方式
によると、 マイクロ命令レジスタにセットされたマイクロ命令に対
応するアドレスをセットするアドレスセーブレジスタ
と、演算回路から送出される分岐情報をセットする分岐
アドレスセーブレジスタとを有し、 マイクロ命令の次アドレス情報とエラー訂正コードを含
むフィールドで訂正可能なエラーが検出されると、初期
設定時に設定されるモード切替信号によりエラー表示フ
リップフロップをセットし、装置を停止するモードと、 該エラーを検出したクロックサイクルでマイクロ命令レ
ジスタの更新を抑止すると同時にエラー訂正シーケンス
を実行し、１クロックサイクル遅れて演算回路の動作を
抑止する信号を発生し、エラー訂正完了後、訂正された
マイクロ命令と分岐アドレスセーブレジスタの内容に基
づいて、マイクロ命令レジスタを更新して、演算回路に
対する抑止信号を解除することにより動作を再開するモ
ードとを有しているので、マイクロ命令の次アドレス情
報とエラー訂正コードを含むフィールドで訂正可能なエ
ラーが検出された場合、モード切り替え信号によりエラ
ー表示フリップフロップが選択されていないことを前提
として、エラーが検出されたクロックサイクルより１ク
ロックサイクル遅れたタイミングで演算回路にその動作
を抑止する抑止信号が送出されるものとなり、演算回路
が上記エラーの検出されたマイクロ命令を一度も実行す
ることなく次のマイクロ命令の実行へ移るというような
問題が生じないものとなる。また、マイクロ命令の次ア
ドレス情報とエラー訂正コードを含むフィールドで訂正
可能なエラーが検出された場合、モード切り替え信号に
よりエラー表示フリップフロップが選択されていれば、
データ処理装置の動作が停止するので、エラー訂正シー
ケンスのデバッグが容易に可能となる。
によると、 マイクロ命令レジスタにセットされたマイクロ命令に対
応するアドレスをセットするアドレスセーブレジスタ
と、演算回路から送出される分岐情報をセットする分岐
アドレスセーブレジスタとを有し、 マイクロ命令の次アドレス情報とエラー訂正コードを含
むフィールドで訂正可能なエラーが検出されると、初期
設定時に設定されるモード切替信号によりエラー表示フ
リップフロップをセットし、装置を停止するモードと、 該エラーを検出したクロックサイクルでマイクロ命令レ
ジスタの更新を抑止すると同時にエラー訂正シーケンス
を実行し、１クロックサイクル遅れて演算回路の動作を
抑止する信号を発生し、エラー訂正完了後、訂正された
マイクロ命令と分岐アドレスセーブレジスタの内容に基
づいて、マイクロ命令レジスタを更新して、演算回路に
対する抑止信号を解除することにより動作を再開するモ
ードとを有しているので、マイクロ命令の次アドレス情
報とエラー訂正コードを含むフィールドで訂正可能なエ
ラーが検出された場合、モード切り替え信号によりエラ
ー表示フリップフロップが選択されていないことを前提
として、エラーが検出されたクロックサイクルより１ク
ロックサイクル遅れたタイミングで演算回路にその動作
を抑止する抑止信号が送出されるものとなり、演算回路
が上記エラーの検出されたマイクロ命令を一度も実行す
ることなく次のマイクロ命令の実行へ移るというような
問題が生じないものとなる。また、マイクロ命令の次ア
ドレス情報とエラー訂正コードを含むフィールドで訂正
可能なエラーが検出された場合、モード切り替え信号に
よりエラー表示フリップフロップが選択されていれば、
データ処理装置の動作が停止するので、エラー訂正シー
ケンスのデバッグが容易に可能となる。
以上説明したように本発明によると、その第１発明で
は、第１の抑止信号の発生と同時にマイクロ命令の次ア
ドレス情報とエラー訂正コードを含むフィールドで訂正
可能なエラーが検出された場合、第１の抑止信号の解除
後１クロックサイクル遅れたタイミングで演算回路にそ
の動作を抑止する第３の抑止信号が送出されるものとな
り、また、その第２発明では、マイクロ命令の次アドレ
ス情報とエラー訂正コードを含むフィールドで訂正可能
なエラーが検出された場合、モード切り替え信号により
エラー表示フリップフロップが選択されていないことを
前提として、エラーが検出されたクロックサイクルより
１クロックサイクル遅れたタイミングで演算回路にその
動作を抑止する抑止信号が送出されるものとなり、演算
回路が上記エラーの検出されたマイクロ命令を一度も実
行することなく次のマイクロ命令の実行へ移るというよ
うな問題が生じないものとなる。
は、第１の抑止信号の発生と同時にマイクロ命令の次ア
ドレス情報とエラー訂正コードを含むフィールドで訂正
可能なエラーが検出された場合、第１の抑止信号の解除
後１クロックサイクル遅れたタイミングで演算回路にそ
の動作を抑止する第３の抑止信号が送出されるものとな
り、また、その第２発明では、マイクロ命令の次アドレ
ス情報とエラー訂正コードを含むフィールドで訂正可能
なエラーが検出された場合、モード切り替え信号により
エラー表示フリップフロップが選択されていないことを
前提として、エラーが検出されたクロックサイクルより
１クロックサイクル遅れたタイミングで演算回路にその
動作を抑止する抑止信号が送出されるものとなり、演算
回路が上記エラーの検出されたマイクロ命令を一度も実
行することなく次のマイクロ命令の実行へ移るというよ
うな問題が生じないものとなる。
また、第２発明では、マイクロ命令の次アドレス情報と
エラー訂正コードを含むフィールドで訂正可能なエラー
が検出された場合、モード切り替え信号によりエラー表
示フリップフロップが選択されていれば、データ処理装
置の動作が停止するので、エラー訂正シーケンスのデバ
ッグが容易に可能となる。
エラー訂正コードを含むフィールドで訂正可能なエラー
が検出された場合、モード切り替え信号によりエラー表
示フリップフロップが選択されていれば、データ処理装
置の動作が停止するので、エラー訂正シーケンスのデバ
ッグが容易に可能となる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図及び第３図は第１図の動作を説明するためのタイム
チャート、第４図は本発明の他の実施例の構成を示すブ
ロック図、第５図は本発明によらない場合の演算回路の
動作を示すタイムチャートである。 １…制御メモリ、２…マイクロ命令レジスタ、３…エラ
ー検出訂正回路、４…抑止信号発生回路、５…抑止信号
発生回路、６…演算回路、７…分岐アドレスセーブレジ
スタ、８…アドレスセーブレジスタ、９…＋１カウン
タ、１０…インクリメントアドレスレジスタ、１１…リ
ターンアドレスレジスタ、１２…リターンアドレススタ
ック、１３…アドレス選択回路、１４…リターンアドレ
ス選択回路、１５…選択回路、１６…制御回路、１７…
アンド回路、１８…エラー表示フリップフロップ。
２図及び第３図は第１図の動作を説明するためのタイム
チャート、第４図は本発明の他の実施例の構成を示すブ
ロック図、第５図は本発明によらない場合の演算回路の
動作を示すタイムチャートである。 １…制御メモリ、２…マイクロ命令レジスタ、３…エラ
ー検出訂正回路、４…抑止信号発生回路、５…抑止信号
発生回路、６…演算回路、７…分岐アドレスセーブレジ
スタ、８…アドレスセーブレジスタ、９…＋１カウン
タ、１０…インクリメントアドレスレジスタ、１１…リ
ターンアドレスレジスタ、１２…リターンアドレススタ
ック、１３…アドレス選択回路、１４…リターンアドレ
ス選択回路、１５…選択回路、１６…制御回路、１７…
アンド回路、１８…エラー表示フリップフロップ。
Claims (2)
- 【請求項１】マイクロ命令を格納する制御メモリと、該
制御メモリから読み出されたマイクロ命令がセットされ
るマイクロ命令レジスタと、該マイクロ命令レジスタの
内容によって動作する演算回路と、該演算回路から送出
される分岐情報と前記マイクロ命令レジスタの内容によ
って次に実行するマイクロ命令のアドレスを決定する制
御回路と、前記マイクロ命令レジスタにセットされたマ
イクロ命令のエラー検出及び訂正を行い訂正したマイク
ロ命令を前記マイクロ命令レジスタにセットするエラー
検出訂正回路と、該エラー検出訂正回路で訂正可能なエ
ラーが検出されると前記演算回路の動作を抑止する信号
を発生する抑止信号発生手段とを備えるマイクロプログ
ラム制御のデータ処理装置において、 前記演算回路から送出される分岐情報をセットする分岐
アドレスセーブレジスタを有し、 前記演算回路に起因する第１の抑止信号の発生と同時に
マイクロ命令の次アドレス情報とエラー訂正コードを含
むフィールドで訂正可能なエラーが検出されると、該エ
ラーを検出したクロックサイクルで前記マイクロ命令レ
ジスタの更新を抑止する第２の抑止信号を発生するとと
もにエラー訂正シーケンスを抑止し、前記第１の抑止信
号が解除されると１クロックサイクル遅れてエラー訂正
シーケンスを実行するとともに前記演算回路の動作を抑
止する第３の抑止信号を発生し、エラー訂正完了後、前
記第２の抑止信号を解除した後１クロックサイクル遅れ
て、訂正されたマイクロ命令と前記分岐アドレスセーブ
レジスタの内容に基づいて前記マイクロ命令レジスタを
更新するとともに前記第３の抑止信号を解除して動作を
再開させる ことを特徴とする制御メモリ誤り訂正制御方式。 - 【請求項２】マイクロ命令を格納する制御メモリと、該
制御メモリから読み出されたマイクロ命令がセットされ
るマイクロ命令レジスタと、該マイクロ命令レジスタの
内容によって動作する演算回路と、該演算回路から送出
される分岐情報と前記マイクロ命令レジスタの内容によ
って次に実行するマイクロ命令のアドレスを決定する制
御回路と、前記マイクロ命令レジスタにセットされたマ
イクロ命令のエラー検出及び訂正を行い訂正したマイク
ロ命令を前記マイクロ命令レジスタにセットするエラー
検出訂正回路と、該エラー検出訂正回路で訂正可能なエ
ラーが検出されると前記演算回路の動作を抑止する信号
を発生する抑止信号発生手段とを備えるマイクロプログ
ラム制御のデータ処理装置において、 前記演算回路から送出される分岐情報をセットする分岐
アドレスセーブレジスタを有し、 マイクロ命令の次アドレス情報とエラー訂正コードを含
むフィールドで訂正可能なエラーが検出されると初期設
定時に設定されるモード切り替え信号により選択される
エラー表示フリップフロップをセットし装置を停止させ
るモードと、 該エラーを検出したクロックサイクルで前記マイクロ命
令レジスタの更新を抑止する抑止信号を発生し、１クロ
ックサイクル遅れてエラー訂正シーケンスを実行すると
ともに前記演算回路の動作を抑止する抑止信号を発生
し、エラー訂正完了後、前記マイクロ命令レジスタの更
新を抑止する抑止信号を解除した後１クロックサイクル
遅れて、訂正されたマイクロ命令と前記分岐アドレスセ
ーブレジスタの内容に基づいて前記マイクロ命令レジス
タを更新するとともに前記演算回路の動作を抑止する抑
止信号を解除して動作を再開させるモードと を有することを特徴とする制御メモリ誤り訂正制御方
式。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4770887 | 1987-03-04 | ||
| JP62-47708 | 1987-03-04 | ||
| JP62-47707 | 1987-03-04 | ||
| JP4770787 | 1987-03-04 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH011038A JPH011038A (ja) | 1989-01-05 |
| JPS641038A JPS641038A (en) | 1989-01-05 |
| JPH0654476B2 true JPH0654476B2 (ja) | 1994-07-20 |
Family
ID=26387869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63047377A Expired - Lifetime JPH0654476B2 (ja) | 1987-03-04 | 1988-03-02 | 制御メモリ誤り訂正制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4955023A (ja) |
| JP (1) | JPH0654476B2 (ja) |
| FR (1) | FR2611936B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5261084A (en) * | 1988-05-06 | 1993-11-09 | Nec Corporation | Error judgment method |
| US5144628A (en) * | 1988-10-05 | 1992-09-01 | Nec Corporation | Microprogram controller in data processing apparatus |
| JP2835107B2 (ja) * | 1989-11-16 | 1998-12-14 | 沖電気工業株式会社 | 不揮発性半導体記憶装置のエラー訂正回路及びそのエラー訂正方法 |
| US5173905A (en) * | 1990-03-29 | 1992-12-22 | Micron Technology, Inc. | Parity and error correction coding on integrated circuit addresses |
| JP2594695B2 (ja) * | 1990-10-01 | 1997-03-26 | 日本電気株式会社 | 制御メモリ誤り訂正機構 |
| EP0596144A1 (en) * | 1992-10-07 | 1994-05-11 | International Business Machines Corporation | Hierarchical memory system for microcode and means for correcting errors in the microcode |
| US6044479A (en) * | 1998-01-29 | 2000-03-28 | International Business Machines Corporation | Human sensorially significant sequential error event notification for an ECC system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53112630A (en) * | 1977-03-14 | 1978-10-02 | Toshiba Corp | Information processor |
| BR8503913A (pt) * | 1984-08-18 | 1986-05-27 | Fujitsu Ltd | Sistema e processo de recuperacao de erros em um processador de dados do tipo de canalizacao tendo um dispositivo de memoria de controle e processo de recuperacao de erros em um processador de dados do tipo de canalizacao |
| US4641305A (en) * | 1984-10-19 | 1987-02-03 | Honeywell Information Systems Inc. | Control store memory read error resiliency method and apparatus |
| US4646312A (en) * | 1984-12-13 | 1987-02-24 | Ncr Corporation | Error detection and correction system |
| JPS62107338A (ja) * | 1985-11-06 | 1987-05-18 | Nec Corp | 制御メモリ誤り訂正制御方式 |
-
1988
- 1988-03-02 JP JP63047377A patent/JPH0654476B2/ja not_active Expired - Lifetime
- 1988-03-04 US US07/164,021 patent/US4955023A/en not_active Expired - Fee Related
- 1988-03-04 FR FR888802786A patent/FR2611936B1/fr not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| FR2611936B1 (fr) | 1990-09-14 |
| FR2611936A1 (fr) | 1988-09-09 |
| US4955023A (en) | 1990-09-04 |
| JPS641038A (en) | 1989-01-05 |
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