JPS5854523B2 - Ｄ級アンプの過入力表示装置 - Google Patents
Ｄ級アンプの過入力表示装置Info
- Publication number
- JPS5854523B2 JPS5854523B2 JP51011094A JP1109476A JPS5854523B2 JP S5854523 B2 JPS5854523 B2 JP S5854523B2 JP 51011094 A JP51011094 A JP 51011094A JP 1109476 A JP1109476 A JP 1109476A JP S5854523 B2 JPS5854523 B2 JP S5854523B2
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- JP
- Japan
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- signal
- pulse
- transistor
- class
- over
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/217—Class D power amplifiers; Switching amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
音声信号や楽音信号などのオーディオ信号を電力増幅す
るアンプとしてＤ級アンプがある。
るアンプとしてＤ級アンプがある。
第１図はその一例を示すもので、例えば第２図Ａの左側
に示すオーディオ信号Ｓａが、入力端子１からプリアン
プ２を通じてＰＷＭ変調回路３にその変調入力として供
給されると共に、発振回路３から第２図Ｂに示すように
周波数が例えば５００ｋＨｚのパルスｐｂが変調回路３
にそのキャリアとして供給され、オーディオ信号Ｓａは
例えば第２図Ｃの左側に示すように、パルスｐｂごトニ
立チ上がり、信号Ｓａの瞬時レベルに対応したデユーテ
ィ−レシオ（信号Ｓａの瞬時レベルが０のときには、デ
ユーティ−レシオは５０％）のパルスＰｃＫ変換される
。
に示すオーディオ信号Ｓａが、入力端子１からプリアン
プ２を通じてＰＷＭ変調回路３にその変調入力として供
給されると共に、発振回路３から第２図Ｂに示すように
周波数が例えば５００ｋＨｚのパルスｐｂが変調回路３
にそのキャリアとして供給され、オーディオ信号Ｓａは
例えば第２図Ｃの左側に示すように、パルスｐｂごトニ
立チ上がり、信号Ｓａの瞬時レベルに対応したデユーテ
ィ−レシオ（信号Ｓａの瞬時レベルが０のときには、デ
ユーティ−レシオは５０％）のパルスＰｃＫ変換される
。
そしてこのパルスＰｃが、パルスアンプ５に供給されて
電力増幅されてからフィルタ６に供給されてもとのオー
ディオ信号Ｓａに復調されて出力端子７に取り出される
。
電力増幅されてからフィルタ６に供給されてもとのオー
ディオ信号Ｓａに復調されて出力端子７に取り出される
。
なお、このとき、端子７に取り出される信号Ｓａの一部
が、負帰還回路８を通じてアンプ２に負帰還される。
が、負帰還回路８を通じてアンプ２に負帰還される。
このようなり級アンプにおいては、アンプ５はパルスＰ
ｃをスーｒツチング増幅すればよいので、比較的容易に
、しかも効率よく大出力を得ることができる。
ｃをスーｒツチング増幅すればよいので、比較的容易に
、しかも効率よく大出力を得ることができる。
ところがこの場合、第２図Ａ−Ｃの左側に示すように、
入力信号Ｓａのレベルが適正なときには、信号Ｓａの瞬
時レベルに対応してデユーティ−レシオが０４から１０
０％の間で変化するＰＷＭパルスＰｃが、パルスｐｂご
とに得られるが、第２図Ａ−Ｃの右側に示すように、入
力信号Ｓａのレベルカ大きいときには、ＰＷＭパルスＰ
ｃのデユーティ−レシオは１００％以上あるいはｏ４以
下となり、すなわち、過変調となってしまい、これでは
端子７に得られる出力信号Ｓａのピーク部分は、クリッ
プされてしまう。
入力信号Ｓａのレベルが適正なときには、信号Ｓａの瞬
時レベルに対応してデユーティ−レシオが０４から１０
０％の間で変化するＰＷＭパルスＰｃが、パルスｐｂご
とに得られるが、第２図Ａ−Ｃの右側に示すように、入
力信号Ｓａのレベルカ大きいときには、ＰＷＭパルスＰ
ｃのデユーティ−レシオは１００％以上あるいはｏ４以
下となり、すなわち、過変調となってしまい、これでは
端子７に得られる出力信号Ｓａのピーク部分は、クリッ
プされてしまう。
本発明は、このような点にかんがみ、過入力のためＰＷ
ＭパルスＰｃが過変調となったときには、これを確実に
表示できる装置を提供しようとするものである。
ＭパルスＰｃが過変調となったときには、これを確実に
表示できる装置を提供しようとするものである。
以下その一例について説明しよう。
第３図の例においては、変調回路３からのＰＷＭパルス
Ｐｃが微分回路１１に供給されて第２図りに示すように
微分パルスＰｄとされ、このパルスＰｄがトランジスタ
Ｑ、に供給される。
Ｐｃが微分回路１１に供給されて第２図りに示すように
微分パルスＰｄとされ、このパルスＰｄがトランジスタ
Ｑ、に供給される。
このトランジスタＱ１は、抵抗器Ｒ１及びコンデンサＣ
４と共に時定数回路１２を構成しているもので、すなわ
ち、電源端子ＴＩと接地との間に、抵抗器Ｒ１及ヒコン
デンサＣ１が直列接続されると共に、コンデンサＣ１に
トランジスタＱ１が並列接続される。
４と共に時定数回路１２を構成しているもので、すなわ
ち、電源端子ＴＩと接地との間に、抵抗器Ｒ１及ヒコン
デンサＣ１が直列接続されると共に、コンデンサＣ１に
トランジスタＱ１が並列接続される。
マタコンテンサＣ１に得られる電圧のレベル判別用とし
てトランジスタＱ２が設けられ、コンデンサＣ１の端子
電圧がトランジスタＱ２に供給されると共に、そのコレ
クタと端子Ｔ１との間には、過変調の表示用として発光
ダイオードＤ１が接続される。
てトランジスタＱ２が設けられ、コンデンサＣ１の端子
電圧がトランジスタＱ２に供給されると共に、そのコレ
クタと端子Ｔ１との間には、過変調の表示用として発光
ダイオードＤ１が接続される。
さらに保持回路として、トランジスタＱ３ 、Ｑ４によ
り単安定マルチバイブレータ１３が構成され、トランジ
スタＱ２はマルチバイブレータ１３の常オフ側のトラン
ジスタＱ３に並列接続される。
り単安定マルチバイブレータ１３が構成され、トランジ
スタＱ２はマルチバイブレータ１３の常オフ側のトラン
ジスタＱ３に並列接続される。
このような構成によれば、適正入力のときには、第２図
Ｃの左側に示すように、パルスＰｃのデユーティ−レシ
オは０％よりも太きく１００％よりも小さいので、パル
スＰｄのうち正のパルスかノ・ルスｐｂごとに一定間隔
で得られる。
Ｃの左側に示すように、パルスＰｃのデユーティ−レシ
オは０％よりも太きく１００％よりも小さいので、パル
スＰｄのうち正のパルスかノ・ルスｐｂごとに一定間隔
で得られる。
そしてノ〈ルスＰｄのうち正のパルスによりトランジス
タＱｌはオンとなり、他の期間にはオフとなると共に、
トランジスタＱ１がオフのとき、抵抗器Ｒ１を通じてコ
ンデンサＣ１は充電され、オンのとき、その充電電圧が
放電するので、コンデンサＣ１には、第２図Ｅの左側に
示すように、ＰＷＭパルスＰｃの立ち上がりエツジの間
隔に対応したピークレベルの鋸歯状波信号Ｓｅが得られ
る。
タＱｌはオンとなり、他の期間にはオフとなると共に、
トランジスタＱ１がオフのとき、抵抗器Ｒ１を通じてコ
ンデンサＣ１は充電され、オンのとき、その充電電圧が
放電するので、コンデンサＣ１には、第２図Ｅの左側に
示すように、ＰＷＭパルスＰｃの立ち上がりエツジの間
隔に対応したピークレベルの鋸歯状波信号Ｓｅが得られ
る。
そしてこの信号ＳｅがトランジスタＱ２のペースに供給
されるが、抵抗器Ｒ１及びコンデンサＣ１の時定数をあ
らかじめ選定しておくことにより信号Ｓｅのピークレベ
ルは、トランジスタＱ２のＶＢＥに達しないので、トラ
ンジスタＱ２はオフであり、またこれにより第２図Ｆに
示すように、トランジスタＱ３もオフである。
されるが、抵抗器Ｒ１及びコンデンサＣ１の時定数をあ
らかじめ選定しておくことにより信号Ｓｅのピークレベ
ルは、トランジスタＱ２のＶＢＥに達しないので、トラ
ンジスタＱ２はオフであり、またこれにより第２図Ｆに
示すように、トランジスタＱ３もオフである。
従って適正入力のときには、発光ダイオードＤ１は点灯
しない。
しない。
しかし過入力のときには、第２図Ｃの右側に示すように
、パルスＰｃのデユーティ−レシオが１００％以上ある
いは０％以下となるので、パルスＰｄはパルスｐｂごと
に得られなくなり、従って信号Ｓｅのピークレベルも、
パルスＰｄのエツジ間隔に対応してトランジスタＱ１の
ＶＢＥを越えるようになる。
、パルスＰｃのデユーティ−レシオが１００％以上ある
いは０％以下となるので、パルスＰｄはパルスｐｂごと
に得られなくなり、従って信号Ｓｅのピークレベルも、
パルスＰｄのエツジ間隔に対応してトランジスタＱ１の
ＶＢＥを越えるようになる。
そして信号ＳｅがトランジスタＱ１のＶＢＥを越えると
、その越えた時点ｔ１にトランジスタＱ１はオンとなる
ので、これによりマルチバイブレータ１３がトリガされ
、時点ｔ１から抵抗器Ｒ２及びコンデンサＣ２の時定数
で決まる期間、例えば０．５秒間、トランジスタＱ４は
オフとなり、トランジスタＱ３はオンとなる。
、その越えた時点ｔ１にトランジスタＱ１はオンとなる
ので、これによりマルチバイブレータ１３がトリガされ
、時点ｔ１から抵抗器Ｒ２及びコンデンサＣ２の時定数
で決まる期間、例えば０．５秒間、トランジスタＱ４は
オフとなり、トランジスタＱ３はオンとなる。
従ってこの期間、ダイオードＤ１が点灯し、過入力にな
ったことが表示される。
ったことが表示される。
そして過入力でなくなれば、トランジスタＱ３は再びオ
フになるので、ダイオードＤ１は点灯しな（なる。
フになるので、ダイオードＤ１は点灯しな（なる。
こうして本発明によれば、過入力になると、ダイオード
Ｄ１が点灯してその過入力状態を直ちに知ることができ
る。
Ｄ１が点灯してその過入力状態を直ちに知ることができ
る。
しかもその場合、ダイオードＤ１の点灯は、マルチバイ
ブレータ１３によって例えば０．５秒間保持されるので
、その過入力を確実に知ることができる。
ブレータ１３によって例えば０．５秒間保持されるので
、その過入力を確実に知ることができる。
また構成も簡単であり、無調整で過入力の表示ができる
。
。
なお上述において、アンプ５からのパルスＰｃを微分回
路１１に供給してもよい。
路１１に供給してもよい。
第１図は０級アンプの一例の系統図、第２図は本発明を
説明するための波形図、第３図は本発明の一例の接続図
である。 ２はＰＷＭ変調回路、６はフィルタである。
説明するための波形図、第３図は本発明の一例の接続図
である。 ２はＰＷＭ変調回路、６はフィルタである。
Claims (1)
- １ 人力信号をＰＷＭパルスに変換し、このＰＷＭパル
スを増幅及び復調して上記入力信号の増幅を行５Ｄ級ア
ンプにおいて、上記ＰＷＭパルスを微分し、その微分パ
ルスを時定数回路に供給して上記ＰＷＭパルスのエツジ
間隔に対応したレベルの繰り返し信号に変換し、この繰
り返し信号のレベルを判別して過入力を表示すると共に
、この表示を一定期間保持するようにしたＤ級アンプの
過入力表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51011094A JPS5854523B2 (ja) | 1976-02-04 | 1976-02-04 | Ｄ級アンプの過入力表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51011094A JPS5854523B2 (ja) | 1976-02-04 | 1976-02-04 | Ｄ級アンプの過入力表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5294761A JPS5294761A (en) | 1977-08-09 |
| JPS5854523B2 true JPS5854523B2 (ja) | 1983-12-05 |
Family
ID=11768397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51011094A Expired JPS5854523B2 (ja) | 1976-02-04 | 1976-02-04 | Ｄ級アンプの過入力表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854523B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4724396A (en) * | 1984-08-21 | 1988-02-09 | Peavey Electronics Corporation | Digital audio amplifier |
-
1976
- 1976-02-04 JP JP51011094A patent/JPS5854523B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5294761A (en) | 1977-08-09 |
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