JPS5854723A - 半導体回路 - Google Patents
半導体回路Info
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- JPS5854723A JPS5854723A JP56154346A JP15434681A JPS5854723A JP S5854723 A JPS5854723 A JP S5854723A JP 56154346 A JP56154346 A JP 56154346A JP 15434681 A JP15434681 A JP 15434681A JP S5854723 A JPS5854723 A JP S5854723A
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- JP
- Japan
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- insulated gate
- gate field
- field effect
- transistor
- effect transistor
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 230000005669 field effect Effects 0.000 claims description 22
- 238000001514 detection method Methods 0.000 claims description 3
- 238000013459 approach Methods 0.000 abstract description 2
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 101710168651 Thioredoxin 1 Proteins 0.000 description 1
- 108060008226 thioredoxin Proteins 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体回路に閑し、特に絶縁ゲート型電界効果
トランジスタで構成され、二人方間の電位差で動作する
半導体回路に関する。
トランジスタで構成され、二人方間の電位差で動作する
半導体回路に関する。
従来ＭＯ８集檀回路等で用いられる差動アンプでは、エ
ンハンスメント型ＭＯ８）ランジスタのしきい値電圧（
以下■Ｔと紀ず）やデプレッション型ＭＯ８）ランジス
タのしきい値電圧（以下ＶＴＤと記す）等の変動で動作
が不安定となり設計が非常に困難であるという欠点かあ
った。
ンハンスメント型ＭＯ８）ランジスタのしきい値電圧（
以下■Ｔと紀ず）やデプレッション型ＭＯ８）ランジス
タのしきい値電圧（以下ＶＴＤと記す）等の変動で動作
が不安定となり設計が非常に困難であるという欠点かあ
った。
本発明の目的は、■ＴやＶＴＤ等が変動しても安定に動
作すると共に設計の谷易な差動アンプを提供することに
ある。
作すると共に設計の谷易な差動アンプを提供することに
ある。
本発明によれば、ドレイン電極が第一の電圧供給端子に
接続された第一の絶縁ゲート型電界効果トランジスタ及
び前記第一の絶縁ゲート型電界効果トランジスタのソー
ス電極と第二の電圧供給端子間にそのドレイン電極とソ
ース電極が接続された第二の絶縁ゲート型電界効果トラ
ンジスタで構成された第一の直列回路と、ドレイン電極
が第一の電圧供給端子に接続された第三の絶縁ゲート型
電界効果トランジスタ及び前記第三の絶縁ゲート型電界
効果トランジスタのソース電極と第二の電圧供給端子間
にそのドレイン電極とソース電］仏が接続された第四の
絶縁ゲート型電界効果トランジスタで構成された第二の
直列回路から成り、前記第−及び第四の絶縁ゲート型電
界効呆トランジスタの各々のゲート電極が第一の入力端
子に接続され、前記第二及び第三の絶縁ゲート型電界効
果トランジスタの各々のゲート電極が第二の入力端子に
接続されＣ成る差動回路ど、そのソース電極が前記第一
の直列回路の中間接続点に接続されゲートｆｉ極が前記
第二のＫＩ列回路の中間接続点に接続された第五の絶縁
ゲート型電界効釆ｌ・ランジスタと、前記第五の絶縁ゲ
ート型トランジスタのドレイン電極と前記第一の電圧供
給端子間に接続された高抵抗の負荷素子とで構成され、
前記第五の絶縁ゲートＭ電界効果トランジスタのドレイ
ン電極と前記高抵抗の負荷素子との接続点を出力端子と
した検出回路により構成される半導体回路が得られる。
接続された第一の絶縁ゲート型電界効果トランジスタ及
び前記第一の絶縁ゲート型電界効果トランジスタのソー
ス電極と第二の電圧供給端子間にそのドレイン電極とソ
ース電極が接続された第二の絶縁ゲート型電界効果トラ
ンジスタで構成された第一の直列回路と、ドレイン電極
が第一の電圧供給端子に接続された第三の絶縁ゲート型
電界効果トランジスタ及び前記第三の絶縁ゲート型電界
効果トランジスタのソース電極と第二の電圧供給端子間
にそのドレイン電極とソース電］仏が接続された第四の
絶縁ゲート型電界効果トランジスタで構成された第二の
直列回路から成り、前記第−及び第四の絶縁ゲート型電
界効呆トランジスタの各々のゲート電極が第一の入力端
子に接続され、前記第二及び第三の絶縁ゲート型電界効
果トランジスタの各々のゲート電極が第二の入力端子に
接続されＣ成る差動回路ど、そのソース電極が前記第一
の直列回路の中間接続点に接続されゲートｆｉ極が前記
第二のＫＩ列回路の中間接続点に接続された第五の絶縁
ゲート型電界効釆ｌ・ランジスタと、前記第五の絶縁ゲ
ート型トランジスタのドレイン電極と前記第一の電圧供
給端子間に接続された高抵抗の負荷素子とで構成され、
前記第五の絶縁ゲートＭ電界効果トランジスタのドレイ
ン電極と前記高抵抗の負荷素子との接続点を出力端子と
した検出回路により構成される半導体回路が得られる。
本発明によれば、■ＴやＶＴＤ等が変動しても安定に動
作すると共に設計の容易な差動アンプが構成できる。
作すると共に設計の容易な差動アンプが構成できる。
以下本発明の第一の実施例を第１図に、そのＤＣ特性を
第２図に示し詳細に説明する。本実施例に依る差動アン
プは第１図に示す如くトランジスタＴｒ１及びＴｒ２で
構成された第１の直列回路と、トランジスタＴｒ３及び
Ｔｒ４で構成された第２の直列回路とから成り、トラン
ジスタＴｒｔ及びＴｒ４のゲート電極を第１の入力端子
（ＶＩＩ）に接続し、トランジスタＴｒｚ及びＴｒａの
ゲート電極を第２の入力端子（ＶＩ２ ）に接続して構
成された差動回路と、ソース電極が第１の直列回路の中
間接続点（節点１）に接続されゲート電極が第２の直列
回路の中間接続点（節点２）に接続されたトランジスタ
Ｔｒ５及び高抵抗負荷素子として動作するトランジスタ
Ｔｒａから成る検出回路とで構成されている。第１図に
おいて、トランジスタＴｒｘ、Ｔ口及びＴｒｓ ハその
チャンネル領域に何もドープされていないは−へ − ぼＯＶのしきい値電圧を有するＭＯＳトランジスタ、ト
ランジスタＴｒ２及びＴｒ４ｉＩエンハンスメント型Ｍ
Ｏ８）ランジスタワトランジスタＴｒａはデプレッショ
ン型ＭＯ８）ランジスタであり、％にトランジスタ１口
とＴｒａのしきい値電圧とコンダクタンス（以下ｇｍと
配す）及び、トランジスタＴｒｚとＴｒａのしきい値電
圧と、９ｍがそれぞれ等しくなるように設定され、さら
にトランジスタＴｒａは高抵抗負荷素子として動作する
よう９ｍが小さくなるように設定されている。
第２図に示し詳細に説明する。本実施例に依る差動アン
プは第１図に示す如くトランジスタＴｒ１及びＴｒ２で
構成された第１の直列回路と、トランジスタＴｒ３及び
Ｔｒ４で構成された第２の直列回路とから成り、トラン
ジスタＴｒｔ及びＴｒ４のゲート電極を第１の入力端子
（ＶＩＩ）に接続し、トランジスタＴｒｚ及びＴｒａの
ゲート電極を第２の入力端子（ＶＩ２ ）に接続して構
成された差動回路と、ソース電極が第１の直列回路の中
間接続点（節点１）に接続されゲート電極が第２の直列
回路の中間接続点（節点２）に接続されたトランジスタ
Ｔｒ５及び高抵抗負荷素子として動作するトランジスタ
Ｔｒａから成る検出回路とで構成されている。第１図に
おいて、トランジスタＴｒｘ、Ｔ口及びＴｒｓ ハその
チャンネル領域に何もドープされていないは−へ − ぼＯＶのしきい値電圧を有するＭＯＳトランジスタ、ト
ランジスタＴｒ２及びＴｒ４ｉＩエンハンスメント型Ｍ
Ｏ８）ランジスタワトランジスタＴｒａはデプレッショ
ン型ＭＯ８）ランジスタであり、％にトランジスタ１口
とＴｒａのしきい値電圧とコンダクタンス（以下ｇｍと
配す）及び、トランジスタＴｒｚとＴｒａのしきい値電
圧と、９ｍがそれぞれ等しくなるように設定され、さら
にトランジスタＴｒａは高抵抗負荷素子として動作する
よう９ｍが小さくなるように設定されている。
次に第２図も参照しながら動作について説明する。第２
図に示したようにＶＩ ｌ＞ ＶＩ、２の領域では節点
１の電位が節点２の電位より窩い為トランジスタＴｒＩ
Ｉは非導通状態にあり出力はＶＤＤレベルである。ＶＩ
Ｉ”’ＶＩ２でトランジスタＴｒ１とＴｒａ及びＴｒ！
とＴｒ４のしきい値電圧とＦｍがそれぞれ等しくなるよ
うに設定しである為節点１と等点２の電位は等しくなり
、トランジスタＴｒｉのしきい値電圧がほぼ０■である
為、トランジスタＴｒ５が導通し始める。さらにＶＩ２
を上昇させＶＩＩ＜ＶＩ２の領６− 域では節点１と節点２の電位関係は逆転し、節点の電位
より節点２の電位がトランジスタＴｒＩのしきい値電圧
以上高くなり、トランジスタＴｒｓは完全に導通状態と
なる。ここでトランジスタＴｒ６は高抵抗負荷素子とし
て動作する為、トランジスタＴｒ５がわずかでも導通状
態（ＶＩ＋−Ｖｒ２の状態）になれば出力端子（節点３
）の電位は急速に節点１の電位に近づいてゆき、出力が
反転する。
図に示したようにＶＩ ｌ＞ ＶＩ、２の領域では節点
１の電位が節点２の電位より窩い為トランジスタＴｒＩ
Ｉは非導通状態にあり出力はＶＤＤレベルである。ＶＩ
Ｉ”’ＶＩ２でトランジスタＴｒ１とＴｒａ及びＴｒ！
とＴｒ４のしきい値電圧とＦｍがそれぞれ等しくなるよ
うに設定しである為節点１と等点２の電位は等しくなり
、トランジスタＴｒｉのしきい値電圧がほぼ０■である
為、トランジスタＴｒ５が導通し始める。さらにＶＩ２
を上昇させＶＩＩ＜ＶＩ２の領６− 域では節点１と節点２の電位関係は逆転し、節点の電位
より節点２の電位がトランジスタＴｒＩのしきい値電圧
以上高くなり、トランジスタＴｒｓは完全に導通状態と
なる。ここでトランジスタＴｒ６は高抵抗負荷素子とし
て動作する為、トランジスタＴｒ５がわずかでも導通状
態（ＶＩ＋−Ｖｒ２の状態）になれば出力端子（節点３
）の電位は急速に節点１の電位に近づいてゆき、出力が
反転する。
本実施例の如く、トランジスタＴｒ１とＴｒｓのしきい
値電圧とｐｍ及び、トランジスタＴｒｇとＴｒ４のしき
い値電圧とｇｍがそれぞれ相対的に（絶対値は変動して
もよい）等しくなるようにさえ設定しておけば節点１と
節点２の電位はＶｌｌ””Ｖｌｌで等しくなり、節点１
と節点２の電位差がトランジスタＴｒｓのしきい値電圧
以上になると出力が反転する構成となっている為、ｖＴ
Ｉ ｖ’ｒｎ等が変動しても安定に動作すると共に設計
の容易な差動アンプが実現できる。
値電圧とｐｍ及び、トランジスタＴｒｇとＴｒ４のしき
い値電圧とｇｍがそれぞれ相対的に（絶対値は変動して
もよい）等しくなるようにさえ設定しておけば節点１と
節点２の電位はＶｌｌ””Ｖｌｌで等しくなり、節点１
と節点２の電位差がトランジスタＴｒｓのしきい値電圧
以上になると出力が反転する構成となっている為、ｖＴ
Ｉ ｖ’ｒｎ等が変動しても安定に動作すると共に設計
の容易な差動アンプが実現できる。
なお、トランジスタＴｒｌとＴｒｓのしきい値電圧や９
ｍ及びトランジスタＴｒ２とＴｒ４のしきい値電圧や、
９ｍを異なる値に設定したり、トランジスタＴｒｓのし
きい値電圧を変える（例えばエンハンスメント型ＭＯ８
’ｒランジスタやデプレッション型ＭＯＳトランジスタ
等を使用する）こと等によりＶＩＩ−ＶＩ２以外の領域
で出力を反転させることも可能である。
ｍ及びトランジスタＴｒ２とＴｒ４のしきい値電圧や、
９ｍを異なる値に設定したり、トランジスタＴｒｓのし
きい値電圧を変える（例えばエンハンスメント型ＭＯ８
’ｒランジスタやデプレッション型ＭＯＳトランジスタ
等を使用する）こと等によりＶＩＩ−ＶＩ２以外の領域
で出力を反転させることも可能である。
さらに複数個の差動回路を従属接続することにより、利
得を増大させることも可能である。
得を増大させることも可能である。
第３図には、トランジスタＴｒｕ、 Ｔｒｓ２． Ｔｒ
ｔｓ及びＴｒｌ４で構成された第１の差動回路と、トラ
ンジスタＴｒ１ｓ、 Ｔｒｓ６． Ｔｒｓ７及びＴｒ１
８テ構成された差動回路を従属接続することにより構成
された本発明の第２の実施例が示しである。ここでもト
ランジスタＴｒｘ１とＴｒｉ３． ＴｒｌｚとＴｒ１４
１Ｔｒ１５とＴｒｔｙ及びＴｒｌ６とＴｒｌ８のそれぞ
れのしきい値電圧と、９ｍが等しく、トランジスタＴｒ
１９ のしきい値電圧がＯＶならばＶＩＩ＝ＶＩ２で節
点１１と節点１２及び接点１３と節点１４の電位がそれ
ぞれ等しくなると共に出力も反転する。
ｔｓ及びＴｒｌ４で構成された第１の差動回路と、トラ
ンジスタＴｒ１ｓ、 Ｔｒｓ６． Ｔｒｓ７及びＴｒ１
８テ構成された差動回路を従属接続することにより構成
された本発明の第２の実施例が示しである。ここでもト
ランジスタＴｒｘ１とＴｒｉ３． ＴｒｌｚとＴｒ１４
１Ｔｒ１５とＴｒｔｙ及びＴｒｌ６とＴｒｌ８のそれぞ
れのしきい値電圧と、９ｍが等しく、トランジスタＴｒ
１９ のしきい値電圧がＯＶならばＶＩＩ＝ＶＩ２で節
点１１と節点１２及び接点１３と節点１４の電位がそれ
ぞれ等しくなると共に出力も反転する。
以上に述べたように本発明によれば、ｖＴ、ＶＴＤ等が
変動しても安定に動作し、設計も容易な差動アンプが実
９Ｌできる。
変動しても安定に動作し、設計も容易な差動アンプが実
９Ｌできる。
第１図及び第３図は本発明に依る第１の実施例及び第２
の実施例を示す回路図、′？Ａ２図は第１図に示された
回路のＤＣｑｔ）性を示す図である。 なお図において、Ｔｒｌ、 Ｔｒｓ 、 ’ｌ’ｒｓ及
びＴｒｌ９はほぼＯＶのしきい値電圧を有するＭＯＳ）
ランジスタ、Ｔｒ２． Ｔｒｉ 、 Ｔｒｓｚ、 Ｔｒ
ｓ４． Ｔｒｌ６及びＴｒｘｓ（ｄエンハンスメント１
４ＪＭＯＳトランジスタ、Ｔｒｓ 、 Ｔｒｉ、 Ｔ’
ｒｔｓ、 Ｔｒｌｓ 、Ｔｒｉ７及びＴｒ２０はデフレ
ッション型ＭＯ８）ランジスタである。 ９−
の実施例を示す回路図、′？Ａ２図は第１図に示された
回路のＤＣｑｔ）性を示す図である。 なお図において、Ｔｒｌ、 Ｔｒｓ 、 ’ｌ’ｒｓ及
びＴｒｌ９はほぼＯＶのしきい値電圧を有するＭＯＳ）
ランジスタ、Ｔｒ２． Ｔｒｉ 、 Ｔｒｓｚ、 Ｔｒ
ｓ４． Ｔｒｌ６及びＴｒｘｓ（ｄエンハンスメント１
４ＪＭＯＳトランジスタ、Ｔｒｓ 、 Ｔｒｉ、 Ｔ’
ｒｔｓ、 Ｔｒｌｓ 、Ｔｒｉ７及びＴｒ２０はデフレ
ッション型ＭＯ８）ランジスタである。 ９−
Claims (2)
- （１） ドレイン電極が第一の電圧供給端子に接続さ
れた第一の絶縁ゲート型電界効果トランジスタ及び前記
第一の絶縁ゲート型電界効果トランジスタのソース電極
と第二の電圧供給端子間にそのドレイン電極とソース電
極が接続てれた第二の絶縁ゲート型電界効果トランジス
タで構成された第一の直列回路と、ドレイン電極か第一
の電圧供給端子に接続された第三の絶縁ゲート型電界効
果トランジスタ及び前記第三の絶縁ゲート型電界効未ｌ
・ランジスタのソース電極と第二の電圧供給端子間にそ
のドレイン電極とソース電極が接続された第四の絶縁ゲ
ート型電界効果トランジスタで構成された第二の直列回
路から成り、前記第−及び第四の絶縁ゲート型電界効
１− 果トランジスタの各々のゲー）！極が第一の入力端子に
接続され、前記第二及び第三の絶縁ゲート型電界効果ト
ランジスタの各々のゲート電 、極が第二の入力端子
に接続されて成る差動回路と、そのソース電極が前記第
一の直列回路の中間接続点に接続されゲート電極が前記
第二の直列回路の中間接続点に接続された第１Ｌの絶縁
ゲート型電界効果トランジスタと、前記第五の絶縁ゲー
ト型電界効果トランジスタのドレイン電極と前記第一の
１に圧供給端子間に接続された高抵抗の負荷素子とで構
成され、前記第五の絶縁ゲート型電界効果トランジスタ
のドレイン１’Ｊｔ極と前記高抵抗の負荷素子との接続
点を出力端子とした検出回路により構成されたことを特
徴とする半導体回路。 - （２）前記半導体回路は前段の差動回路のｍ力を次段の
差動回路の入力とするように従属接続された複数段の差
動回路で構成されたことを特徴とする特許請求の範囲第
（１）項記載の半導体回路。 ９−
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154346A JPS5854723A (ja) | 1981-09-29 | 1981-09-29 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154346A JPS5854723A (ja) | 1981-09-29 | 1981-09-29 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854723A true JPS5854723A (ja) | 1983-03-31 |
| JPH0211046B2 JPH0211046B2 (ja) | 1990-03-12 |
Family
ID=15582145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154346A Granted JPS5854723A (ja) | 1981-09-29 | 1981-09-29 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854723A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204541A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 半導体論理回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48104448A (ja) * | 1972-02-18 | 1973-12-27 | ||
| JPS5398762A (en) * | 1977-02-09 | 1978-08-29 | Mitsubishi Electric Corp | Differential amplifier circuit |
-
1981
- 1981-09-29 JP JP56154346A patent/JPS5854723A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48104448A (ja) * | 1972-02-18 | 1973-12-27 | ||
| JPS5398762A (en) * | 1977-02-09 | 1978-08-29 | Mitsubishi Electric Corp | Differential amplifier circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204541A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 半導体論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0211046B2 (ja) | 1990-03-12 |
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