JPH0155769B2 - - Google Patents
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- JPH0155769B2 JPH0155769B2 JP58088402A JP8840283A JPH0155769B2 JP H0155769 B2 JPH0155769 B2 JP H0155769B2 JP 58088402 A JP58088402 A JP 58088402A JP 8840283 A JP8840283 A JP 8840283A JP H0155769 B2 JPH0155769 B2 JP H0155769B2
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- inverter
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はカレントミラー形CMOS増幅回路と
して作用する集積回路装置に関する。
して作用する集積回路装置に関する。
従来、この種の装置として第１図に示すものが
あつた。図において、１はPchFET（Ｐチヤネル
電界効果トランジスタ）、２はNchFET（Ｎチヤ
ネル電界効果トランジスタ）であつて、これらで
第１のインバータを構成している。３は
PchFET、４はNchFETであつて、これらで第
２のインバータを構成している。５，６は
NchFET２，４のゲートに接続された入力端子、
７，８は第１、第２の節点、９は出力端子であ
る。
あつた。図において、１はPchFET（Ｐチヤネル
電界効果トランジスタ）、２はNchFET（Ｎチヤ
ネル電界効果トランジスタ）であつて、これらで
第１のインバータを構成している。３は
PchFET、４はNchFETであつて、これらで第
２のインバータを構成している。５，６は
NchFET２，４のゲートに接続された入力端子、
７，８は第１、第２の節点、９は出力端子であ
る。
上記構成において、入力端子５，６はお互いに
相補的な関係におかれ、又PchFET１と３及び
NchFET２と４は各々コンダクタンスが等しく
なるように設定してあり、これらでカレントミラ
ー形CMOS増幅回路を構成している。
相補的な関係におかれ、又PchFET１と３及び
NchFET２と４は各々コンダクタンスが等しく
なるように設定してあり、これらでカレントミラ
ー形CMOS増幅回路を構成している。
次に第１図の動作について第２図、第３図を用
いて説明する。第２図において入力端子５，６の
電圧V5，V6がVrのとき、NchFET２の電流特性
はI2で示す曲線となる。又PchFET１の電流特性
はドレインとゲートを短絡しているためI1で示す
曲線となる。このI2とI1の曲線の交点P0が第１の
インバータの出力電圧V7となる。一方、第２の
インバータのコンダクタンスは第１のインバータ
と同様に設定され、PchFET３のゲートは第１の
節点７に接続されているので、PchFET３の電流
特性はI3、NchFET４の電流特性はI4のような曲
線になり、第２のインバータの出力電圧V8はI3と
I4の曲線の交点P0となり、第１のインバータの出
力電圧と同じになる。
いて説明する。第２図において入力端子５，６の
電圧V5，V6がVrのとき、NchFET２の電流特性
はI2で示す曲線となる。又PchFET１の電流特性
はドレインとゲートを短絡しているためI1で示す
曲線となる。このI2とI1の曲線の交点P0が第１の
インバータの出力電圧V7となる。一方、第２の
インバータのコンダクタンスは第１のインバータ
と同様に設定され、PchFET３のゲートは第１の
節点７に接続されているので、PchFET３の電流
特性はI3、NchFET４の電流特性はI4のような曲
線になり、第２のインバータの出力電圧V8はI3と
I4の曲線の交点P0となり、第１のインバータの出
力電圧と同じになる。
ここで入力端子５，６に相補的な入力（V5a＝
Vr＋△Vr）、（V6a＝Vr−△Vr）が各々印加され
ると、曲線はI2→I2a、I3→I3a、I4→I4aとなり、こ
れらの曲線の交点はP0からP1及びP2に移り、第
２のインバータの出力電圧V8aはP2に対応した高
電圧VHになる。
Vr＋△Vr）、（V6a＝Vr−△Vr）が各々印加され
ると、曲線はI2→I2a、I3→I3a、I4→I4aとなり、こ
れらの曲線の交点はP0からP1及びP2に移り、第
２のインバータの出力電圧V8aはP2に対応した高
電圧VHになる。
次に第３図において入力端子５，６に相補的な
入力（V5b＝Vr−△Vr）、（V6b＝Vr＋△Vr）が
各々印加されると、曲線はI2→I2b、I3→I3b、I4→
I4bとなり、これらの曲線の交点はP3、P4に移り、
第２のインバータの出力電圧V8bはP4に対応した
低電圧VLになる。
入力（V5b＝Vr−△Vr）、（V6b＝Vr＋△Vr）が
各々印加されると、曲線はI2→I2b、I3→I3b、I4→
I4bとなり、これらの曲線の交点はP3、P4に移り、
第２のインバータの出力電圧V8bはP4に対応した
低電圧VLになる。
このように入力振幅２△VrはVH−VLに増幅さ
れる。即ち、第１のインバータと第２のインバー
タに同じ大きさの電流が流れることになり、いわ
ゆる「カレントミラー」と呼ばれる所以である。
れる。即ち、第１のインバータと第２のインバー
タに同じ大きさの電流が流れることになり、いわ
ゆる「カレントミラー」と呼ばれる所以である。
しかしながら、従来のこのような装置では、第
１のインバータと第２のインバータに同じ大きさ
の電流が流れるため、消費電流が大きいという欠
点があつた。
１のインバータと第２のインバータに同じ大きさ
の電流が流れるため、消費電流が大きいという欠
点があつた。
本発明はこのような従来の欠点に鑑みてなされ
たもので、装置の消費電流を減少させるため、第
１のインバータと第２のインバータのコンダクタ
ンスを異なるようにしたものである。
たもので、装置の消費電流を減少させるため、第
１のインバータと第２のインバータのコンダクタ
ンスを異なるようにしたものである。
第４図は本発明の一実施例を示すカレントミラ
ー形CMOS増幅回路の回路図である。
ー形CMOS増幅回路の回路図である。
図において、１１は第１のPchFET、１２は第
１のNchFETであつて、これらで第１のインバ
ータを構成している。１３は第２のPchFET、１
４は第２のNchFETであつて、これらで第２の
インバータを構成している。１５，１６は
NchFET１２，１４のゲートに接続された第１
及び第２の入力端子、１７，１８は第１、第２の
節点、１９は出力端子である。
１のNchFETであつて、これらで第１のインバ
ータを構成している。１３は第２のPchFET、１
４は第２のNchFETであつて、これらで第２の
インバータを構成している。１５，１６は
NchFET１２，１４のゲートに接続された第１
及び第２の入力端子、１７，１８は第１、第２の
節点、１９は出力端子である。
上記構成において、入力端子１５，１６はお互
いに相補的な関係におかれ、又PchFET１１と
NchFET１２のコンダクタンス比はPchFET１
３とNchFET１４のコンダクタンスの比に等し
く設定してある。又、PchFET１１とPchFET１
３のコンダクタンスの比及びNchFET１２と
NchFET１４のコンダクタンスの比は１：ｋに
設定して、第１のインバータと第２のインバータ
のコンダクタンスを１：ｋにしている。なお、第
２のインバータの各FETのコンダクタンスは従
来と同じである。
いに相補的な関係におかれ、又PchFET１１と
NchFET１２のコンダクタンス比はPchFET１
３とNchFET１４のコンダクタンスの比に等し
く設定してある。又、PchFET１１とPchFET１
３のコンダクタンスの比及びNchFET１２と
NchFET１４のコンダクタンスの比は１：ｋに
設定して、第１のインバータと第２のインバータ
のコンダクタンスを１：ｋにしている。なお、第
２のインバータの各FETのコンダクタンスは従
来と同じである。
上記構成の動作について、第５図、第６図を用
いて説明する。入力端子１５，１６の電圧が共に
VrのときNchFET１２の特性は第１図に示した
回路のものに比べてコンダクタンスが１／ｋなの
で、第５図、第６図に示すI12の電流曲線となる。
一方、負荷のPchFET１１の電流特性もドレイン
とゲートを短絡してあり、同じく第１図に示した
回路のものに比べコンダクタンスを１／ｋに設定
してあるので、I11に示す電流曲線となる。した
がつて両電流曲線の交点P0′が第１のインバータ
の出力電圧V17となる。
いて説明する。入力端子１５，１６の電圧が共に
VrのときNchFET１２の特性は第１図に示した
回路のものに比べてコンダクタンスが１／ｋなの
で、第５図、第６図に示すI12の電流曲線となる。
一方、負荷のPchFET１１の電流特性もドレイン
とゲートを短絡してあり、同じく第１図に示した
回路のものに比べコンダクタンスを１／ｋに設定
してあるので、I11に示す電流曲線となる。した
がつて両電流曲線の交点P0′が第１のインバータ
の出力電圧V17となる。
すなわち、第１のインバータの出力電圧として
は従来の回路と全く同じ電圧を得ることができる
（V17＝V7）。又第１のインバータの出力電圧は第
２のインバータの負荷である第２のPchFET１３
のゲートに印加され、PchFET１３とNchFET
１４の電流特性曲線はI13とI14で示すように従来
と同様であり、その交点P0の出力電圧V18も変化
しない（V18＝V3）。
は従来の回路と全く同じ電圧を得ることができる
（V17＝V7）。又第１のインバータの出力電圧は第
２のインバータの負荷である第２のPchFET１３
のゲートに印加され、PchFET１３とNchFET
１４の電流特性曲線はI13とI14で示すように従来
と同様であり、その交点P0の出力電圧V18も変化
しない（V18＝V3）。
次に、入力端子１５，１６に相補的な入力
（Vr＋△Vr）、（Vr−△Vr）が各々印加される
と、曲線はI12→I12a、I13→I13a、I14→I14aに変化し
て、交点はP0′→P1′、P0→P2に移行し、第２のイ
ンバータの出力端子１９にP2に対応した高電圧
V18a（VH）が出力される。
（Vr＋△Vr）、（Vr−△Vr）が各々印加される
と、曲線はI12→I12a、I13→I13a、I14→I14aに変化し
て、交点はP0′→P1′、P0→P2に移行し、第２のイ
ンバータの出力端子１９にP2に対応した高電圧
V18a（VH）が出力される。
ここで重要なことは、第２図に示すP1の電圧
V7aと本発明の装置のP1′の電圧V17aが全く等し
く、したがつて負荷となるPchFET１，１１のゲ
ートに同じ電圧を印加された第２のインバータの
出力は、共に同じ電圧VHを発生していることで
ある。
V7aと本発明の装置のP1′の電圧V17aが全く等し
く、したがつて負荷となるPchFET１，１１のゲ
ートに同じ電圧を印加された第２のインバータの
出力は、共に同じ電圧VHを発生していることで
ある。
次に、入力端子１５，１６に相補的な入力
（Vr−△Vr）、（Vr＋△Vr）が印加されたとき、
曲線はI12→I12b、I13→I13b、I14→I14bに変化して交
点はP0′→P3′、P0→P4に移行し、第２のインバー
タの出力端子１９にP4に対応した低電圧V18b
（VL）が出力される。
（Vr−△Vr）、（Vr＋△Vr）が印加されたとき、
曲線はI12→I12b、I13→I13b、I14→I14bに変化して交
点はP0′→P3′、P0→P4に移行し、第２のインバー
タの出力端子１９にP4に対応した低電圧V18b
（VL）が出力される。
以上のように従来装置のNchFET１と３及び
２と４のコンダクタンスを等しくすることなし
に、従来と全く同一の機能を得ることが可能であ
り、第１のインバータのコンダクタンスを第２の
インバータのコンダクタンスより小さくすれば、
消費電流を低減することが可能である。
２と４のコンダクタンスを等しくすることなし
に、従来と全く同一の機能を得ることが可能であ
り、第１のインバータのコンダクタンスを第２の
インバータのコンダクタンスより小さくすれば、
消費電流を低減することが可能である。
なお、上記実施例におけるPchFET，
NchFETは入力インピーダンスが高いFETデバ
イスであればMOS形等いずれであつてもよい。
NchFETは入力インピーダンスが高いFETデバ
イスであればMOS形等いずれであつてもよい。
以上説明したように本発明によれば、第１のイ
ンバータと第２のインバータのコンダクタンスを
異なるようにしたので、一方のインバータに流れ
る電流を低減することができ、消費電力を減少で
きる効果がある。
ンバータと第２のインバータのコンダクタンスを
異なるようにしたので、一方のインバータに流れ
る電流を低減することができ、消費電力を減少で
きる効果がある。
第１図は従来装置の回路図、第２図、第３図は
従来装置の特性図、第４図は本発明の一実施例に
よる回路図、第５図、第６図は本発明の装置の特
性図である。 １１，１３……PchFET、１２，１４……
NchFET、１５，１６……入力端子、１７……
第１の節点、１８……第２の節点、１９……出力
端子。
従来装置の特性図、第４図は本発明の一実施例に
よる回路図、第５図、第６図は本発明の装置の特
性図である。 １１，１３……PchFET、１２，１４……
NchFET、１５，１６……入力端子、１７……
第１の節点、１８……第２の節点、１９……出力
端子。
Claims (1)
- １ ソース又はドレインの一方を第１電位点に他
方及びゲートを第１節点にそれぞれ接続した第１
の第１導電型FETと、ソース又はドレインの一
方を第１節点に他方を第２電位点にゲートを第１
入力端子にそれぞれ接続した第１の第２導電型
FETとにより第１のインバータを形成し、ソー
ス又はドレインの一方を第１電位点に他方を第２
節点にゲートを第１節点にそれぞれ接続した第２
の第１導電型FETと、ソース又はドレインの一
方を第２節点に他方を第２電位点にゲートを第２
入力端子にそれぞれ接続した第２の第２導電型
FETとにより第２のインバータを形成し、これ
ら２つのインバータによつて構成されたカレント
ミラー形CMOS増幅回路として作用する集積回
路装置において、第１の第１導電型FETのコン
ダクタンスが第２の第１導電型FETのコンダク
タンスより小さく、第１の第２導電型FETのコ
ンダクタンスが第２の第２導電型FETのコンダ
クタンスより小さく、かつ第１の第１導電型
FETのコンダクタンスと第２の第１導電型FET
のコンダクタンスの比と、第１の第２導電型
FETのコンダクタンスと第２の第２導電型FET
のコンダクタンスの比とが等しく設定されている
ことを特徴とした集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088402A JPS59214311A (ja) | 1983-05-18 | 1983-05-18 | 集積回路装置 |
| US06/607,645 US4633192A (en) | 1983-05-18 | 1984-05-07 | Integrated circuit operating as a current-mirror type CMOS amplifier |
| GB08412360A GB2140639B (en) | 1983-05-18 | 1984-05-15 | An integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088402A JPS59214311A (ja) | 1983-05-18 | 1983-05-18 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59214311A JPS59214311A (ja) | 1984-12-04 |
| JPH0155769B2 true JPH0155769B2 (ja) | 1989-11-27 |
Family
ID=13941800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58088402A Granted JPS59214311A (ja) | 1983-05-18 | 1983-05-18 | 集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4633192A (ja) |
| JP (1) | JPS59214311A (ja) |
| GB (1) | GB2140639B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4677323A (en) * | 1985-07-22 | 1987-06-30 | American Telephone & Telegraph Co., At&T Bell Laboratories | Field-effect transistor current switching circuit |
| JPH07117559B2 (ja) * | 1986-03-29 | 1995-12-18 | 株式会社東芝 | 電圧比較回路 |
| US5113097A (en) * | 1990-01-25 | 1992-05-12 | David Sarnoff Research Center, Inc. | CMOS level shifter circuit |
| JPH04214297A (ja) * | 1990-12-13 | 1992-08-05 | Mitsubishi Electric Corp | 増幅回路 |
| US5585764A (en) * | 1995-06-13 | 1996-12-17 | Advanced Micro Devices, Inc. | High-speed voltage controlled oscillator which is insensitive to changes in power supply voltage |
| JP2001126478A (ja) | 1999-10-29 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP3475903B2 (ja) | 2000-03-31 | 2003-12-10 | セイコーエプソン株式会社 | 差動増幅装置、半導体装置、電源回路及びそれを用いた電子機器 |
| KR100475745B1 (ko) * | 2002-10-21 | 2005-03-10 | 삼성전자주식회사 | 반도체 메모리 장치에 적합한 중간 전압 발생기 |
| DE102006028414B4 (de) * | 2006-06-21 | 2022-03-24 | Robert Bosch Gmbh | Testverfahren und Testvorrichtung für eine integrierte Schaltung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4010425A (en) * | 1975-10-02 | 1977-03-01 | Rca Corporation | Current mirror amplifier |
| US4267517A (en) * | 1977-12-07 | 1981-05-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Operational amplifier |
| JPS5592008A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Cmos differential amplifier |
| NL8001115A (nl) * | 1980-02-25 | 1981-09-16 | Philips Nv | Geintegreerde schakeling omvattende een aantal spanningsstroomomzetters. |
| JPS56121114A (en) * | 1980-02-28 | 1981-09-22 | Seiko Instr & Electronics Ltd | Constant-current circuit |
| NL8001558A (nl) * | 1980-03-17 | 1981-10-16 | Philips Nv | Stroomstabilisator opgebouwd met veldeffekttransistor van het verrijkingstype. |
| JPS57152711A (en) * | 1981-03-18 | 1982-09-21 | Nec Corp | Differential single end converting circuit |
-
1983
- 1983-05-18 JP JP58088402A patent/JPS59214311A/ja active Granted
-
1984
- 1984-05-07 US US06/607,645 patent/US4633192A/en not_active Expired - Lifetime
- 1984-05-15 GB GB08412360A patent/GB2140639B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4633192A (en) | 1986-12-30 |
| GB8412360D0 (en) | 1984-06-20 |
| GB2140639B (en) | 1986-07-09 |
| GB2140639A (en) | 1984-11-28 |
| JPS59214311A (ja) | 1984-12-04 |
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