JPS5855668B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5855668B2 JPS5855668B2 JP3565276A JP3565276A JPS5855668B2 JP S5855668 B2 JPS5855668 B2 JP S5855668B2 JP 3565276 A JP3565276 A JP 3565276A JP 3565276 A JP3565276 A JP 3565276A JP S5855668 B2 JPS5855668 B2 JP S5855668B2
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- JP
- Japan
- Prior art keywords
- high concentration
- oxide film
- layer
- conductivity type
- concentration layer
- Prior art date
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- Expired
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- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に縦型構造の
電界効果トランジスタに関するものである。
電界効果トランジスタに関するものである。
通常のバイポーラ型の高周波大電力トランジスタはエミ
ッタをストライプ状に多数形成し大電力化をはかつてい
るが、バイポーラ型トランジスタは熱暴走しやすく素子
の大電力化は困難である。
ッタをストライプ状に多数形成し大電力化をはかつてい
るが、バイポーラ型トランジスタは熱暴走しやすく素子
の大電力化は困難である。
一方縦型構造の電界効果トランジスタは熱暴走はなく大
電力素子には適している。
電力素子には適している。
従来縦型構造の電界効果トランジスタとしては第１図に
示す様な断面構造の埋め込みゲート構造のもの、または
第２図に示す様な断面構造のゲートを深く拡散しゲート
間をチャンネルとする拡散ゲート構造のものが製造され
ている。
示す様な断面構造の埋め込みゲート構造のもの、または
第２図に示す様な断面構造のゲートを深く拡散しゲート
間をチャンネルとする拡散ゲート構造のものが製造され
ている。
第１図において、ゲート１は半導体基板２にメツシュ状
に不純物を拡散したのちエピタキシャル成長によって半
導体層３を形成して製造される。
に不純物を拡散したのちエピタキシャル成長によって半
導体層３を形成して製造される。
そして高周波化のためにゲート間隔を狭くしようとする
とエピタキシャル成長時のオートドーピングおよび拡散
によってゲートは拡がってチャンネルを形成しなくなる
ためにゲート間隔をあまり狭くすることはできない。
とエピタキシャル成長時のオートドーピングおよび拡散
によってゲートは拡がってチャンネルを形成しなくなる
ためにゲート間隔をあまり狭くすることはできない。
またゲート抵抗が太きいためにこの構造は低周波大電力
素子としては有用であるが高周波用には適していない。
素子としては有用であるが高周波用には適していない。
一方第２図に示す拡散ゲート構造はゲート４を拡散で形
成するために接合容量が太きい。
成するために接合容量が太きい。
またゲート間の間隔が数μ程度であるために、ゲート。
ソース５間が短絡しないようにソース電極を取り出すこ
とが難かしい。
とが難かしい。
しかしゲートに金属電極を這わせることができるために
前記埋め込みゲート方式に比べると高周波用には適して
いるが、素子の面積の大部分をゲート部分が占めるため
にこの構造はやはり高周波用大電力素子には適しない。
前記埋め込みゲート方式に比べると高周波用には適して
いるが、素子の面積の大部分をゲート部分が占めるため
にこの構造はやはり高周波用大電力素子には適しない。
本発明は上記の従来の縦型電界効果トランジスタの欠点
を改良し高周波大電力化を可能にする自己整合方式によ
る縦型電界効果トラスヅスタの製造方法を提供すること
を目的とするものである。
を改良し高周波大電力化を可能にする自己整合方式によ
る縦型電界効果トラスヅスタの製造方法を提供すること
を目的とするものである。
本発明の目的は次の工程を具備した製造方法によって達
成される。
成される。
すなわち、この発明に係る半導体装置の製造方法は、第
１の導電型の半導体基体の１主面に同じ導電型の高濃度
層を拡散形成する工程と、前記高濃度層の表面に複数の
開孔を有する第１の薄層を形成しこれをマスクとして開
孔における高濃度層の表層を酸化膜に形成する工程と、
前記酸化膜をマスクとして半導体基体に対し斜方向から
イオンビームを照射し高濃度層よりも深くイオンエツチ
ングを施す工程と、前記酸化膜をマスクとして半導体基
体に第２の導電型の不純物をイオン注入し第２導電型領
域を形成する工程と、前記高濃度層の上表面および第２
導電型領域表面にイオンエツチングを施して夫々に露出
面を形成する工程と、前記各露出面に蒸着により金属電
極を形成する工程と、前記各高濃度層上表面の各金属電
極に対して共通電極板を電気的に接続する工程とを備え
たことを特徴とする。
１の導電型の半導体基体の１主面に同じ導電型の高濃度
層を拡散形成する工程と、前記高濃度層の表面に複数の
開孔を有する第１の薄層を形成しこれをマスクとして開
孔における高濃度層の表層を酸化膜に形成する工程と、
前記酸化膜をマスクとして半導体基体に対し斜方向から
イオンビームを照射し高濃度層よりも深くイオンエツチ
ングを施す工程と、前記酸化膜をマスクとして半導体基
体に第２の導電型の不純物をイオン注入し第２導電型領
域を形成する工程と、前記高濃度層の上表面および第２
導電型領域表面にイオンエツチングを施して夫々に露出
面を形成する工程と、前記各露出面に蒸着により金属電
極を形成する工程と、前記各高濃度層上表面の各金属電
極に対して共通電極板を電気的に接続する工程とを備え
たことを特徴とする。
次に本発明を一実施例の半導体装置の製造方法につき図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
第３図において１１は比抵抗が０．００５Ｑ−はの（１
００）Ｎ型シリコン基板である。
００）Ｎ型シリコン基板である。
１２は５Ｑ・傭の比抵抗を有する厚さ４．５μのＮ型エ
ピタキシャル層である。
ピタキシャル層である。
このエピタキシャル層は４塩化シリコン（ＳｉＣ４）を
１１５０℃で水素還元して得られる。
１１５０℃で水素還元して得られる。
次にリンＰを拡散することにより高濃度層（Ｎ層）１３
を形成した。
を形成した。
次に１層０００人のシリコン酸化膜（８１０２膜）１４
を熱酸化により形成、さらに１０００人のシリコン窒化
膜１５を形成した。
を熱酸化により形成、さらに１０００人のシリコン窒化
膜１５を形成した。
次に第４図に示す如く周知の写真蝕刻技術によりソース
領域となる部分のシリコン酸化膜およびシリコン窒化膜
をパターニングしてマスクとなし、ついで半導体基体表
面を１０００℃で熱酸化してシリコン酸化膜１６を６０
００人厚に形成した。
領域となる部分のシリコン酸化膜およびシリコン窒化膜
をパターニングしてマスクとなし、ついで半導体基体表
面を１０００℃で熱酸化してシリコン酸化膜１６を６０
００人厚に形成した。
次に前記マスクとして形成されたシリコン窒化膜ヲフラ
ズマエッチングで、また、シリコン酸化膜をＮＨ４Ｆで
エツチング除去した（第５図）。
ズマエッチングで、また、シリコン酸化膜をＮＨ４Ｆで
エツチング除去した（第５図）。
次に第６図のシリコン基体に対して４５°方向よりＡ「
−０□系のガスを用いたイオンビームを照射してシリコ
ン基体を１．２μイオンエツチングした。
−０□系のガスを用いたイオンビームを照射してシリコ
ン基体を１．２μイオンエツチングした。
このときソース部分は通合型状になる。
次に垂直方向よりシリコン酸化膜１６′をマスクとして
ボロンを５層１０１５個／ｄイオン注入しＰ＋層１７を
形成した。
ボロンを５層１０１５個／ｄイオン注入しＰ＋層１７を
形成した。
この４層１７はゲートに対応する。したがってボロンは
孔の下側の部分にしか注入されない。
孔の下側の部分にしか注入されない。
次にシリコン酸化膜１６′を除去し、第７図に示す如く
熱酸化によりシリコン酸化膜１８を２０００人形成した
のち、基体に対して垂直方向よりＡｒガスを用いたイオ
ンエツチングによりシリコン酸化膜１８の水平部分を除
去し、側筋部にエツチングされないシリコン酸化膜１８
′を残し第８図に示すようになる。
熱酸化によりシリコン酸化膜１８を２０００人形成した
のち、基体に対して垂直方向よりＡｒガスを用いたイオ
ンエツチングによりシリコン酸化膜１８の水平部分を除
去し、側筋部にエツチングされないシリコン酸化膜１８
′を残し第８図に示すようになる。
次にアルミニウムを３０００人、クロムを２００人、銅
を５００人順穴型子ビーム蒸着してソース電極１９、ゲ
ート電極２０を形成した。
を５００人順穴型子ビーム蒸着してソース電極１９、ゲ
ート電極２０を形成した。
このとき前記電極は遊合型構造のためにソースとゲート
部分に自己整合的にパターニングされる。
部分に自己整合的にパターニングされる。
銅は後のめっきを容易にするために蒸着された。
ソースの島は相互に離れており接続する必要がある。
これは印加電圧１，２■で金めつきを施して達成された
。
。
ゲート層はソース層に比べて接合電圧だけ印加電圧が低
下するため、めっきはソースに対してだけ行なわれる。
下するため、めっきはソースに対してだけ行なわれる。
次に第９図でめっきの金層２２の厚さは２０μでありソ
ース間の間隔は１μに比して十分大であるためにソース
は相互につながる。
ース間の間隔は１μに比して十分大であるためにソース
は相互につながる。
次に全体のソース領域に対応する面積で共通電極板をな
すＮのシリコン片２１と金属２２とを熱圧着により接着
した。
すＮのシリコン片２１と金属２２とを熱圧着により接着
した。
金層２２とシリコン片２１は素子の熱抵抗を下げるのに
有効であった。
有効であった。
次に基板にドレイン電極をつけ素子を形成した。
以上はＮ−チャンネルについて説明したがＰチャンネル
についても同様に製造できることは明らかである。
についても同様に製造できることは明らかである。
また半導体基体もシリコンに限らず他の半導体でなるも
のも同様に適用できる。
のも同様に適用できる。
たゾし基体が化合物半導体、一例のＧａＡｓは酸化膜を
生じ難いので実施例と異なる絶縁被膜の形成手段を施す
。
生じ難いので実施例と異なる絶縁被膜の形成手段を施す
。
上記本発明の製造方法によれば、写真蝕刻用のマスクは
１枚でよいためにマスクの製造の際にピッチずれおよび
合わせずれを考慮する必要がなく非常に高密度のパター
ンのマスクを使用することができるために簡単に高周波
大電力素子を製造することができる顕著な利点がある。
１枚でよいためにマスクの製造の際にピッチずれおよび
合わせずれを考慮する必要がなく非常に高密度のパター
ンのマスクを使用することができるために簡単に高周波
大電力素子を製造することができる顕著な利点がある。
第１図および第２図はいづれも従来の電界効果トランジ
スタを示す断面図、第３図から第９図までは本発明の製
造方法の一実施例を工程順に示すいづれも断面図、第１
０図はめつき条件を示す図である。 １１．１２・・・・・・半導体基体、１３・・・・・・
高濃度層（Ｎ層）、１４，１６・・・・・・シリコン酸
化膜、１５・・・・・・シリコン窒化膜、２０・・・・
・・ゲート電極、２１・・・・・・シリコン片（共通電
極板）。
スタを示す断面図、第３図から第９図までは本発明の製
造方法の一実施例を工程順に示すいづれも断面図、第１
０図はめつき条件を示す図である。 １１．１２・・・・・・半導体基体、１３・・・・・・
高濃度層（Ｎ層）、１４，１６・・・・・・シリコン酸
化膜、１５・・・・・・シリコン窒化膜、２０・・・・
・・ゲート電極、２１・・・・・・シリコン片（共通電
極板）。
Claims (1)
- １ 第１の導電型の半導体基体の１主面に同じ導電型の
高濃度層を拡散形成する工程と、前記高濃度層の表面に
複数の開孔を有する第１の薄層を形成しこれをマスクと
して開孔における高濃度層の表層を酸化膜に形成する工
程と、前記酸化膜をマスクとして半導体基体に対し斜方
向からイオンビームを照射し高濃度層よりも深くイオン
エツチングを施す工程と、前記酸化膜をマスクとして半
導体基体に第２の導電型の不純物をイオン注入し第２導
電型領域を形成する工程と、前記高濃度層の上表面およ
び第２導電型領域表面にイオンエツチングを施して夫々
に露出面を形成する工程と、前記各露出面に蒸着により
金属電極を形成する工程と、前記各高濃度層上表面の各
金属電極に対して共通電極板を電気的に接続する工程と
を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3565276A JPS5855668B2 (ja) | 1976-03-31 | 1976-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3565276A JPS5855668B2 (ja) | 1976-03-31 | 1976-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52119187A JPS52119187A (en) | 1977-10-06 |
| JPS5855668B2 true JPS5855668B2 (ja) | 1983-12-10 |
Family
ID=12447796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3565276A Expired JPS5855668B2 (ja) | 1976-03-31 | 1976-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5855668B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621377A (en) * | 1979-07-31 | 1981-02-27 | Tohoku Metal Ind Ltd | High-frequency high-power semiconductor device |
| JPS5982772A (ja) * | 1982-11-02 | 1984-05-12 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ及びその製法 |
| JPH0817242B2 (ja) * | 1993-01-29 | 1996-02-21 | 株式会社小電力高速通信研究所 | リセスゲート型静電誘導トランジスタ及びその製造方法 |
-
1976
- 1976-03-31 JP JP3565276A patent/JPS5855668B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52119187A (en) | 1977-10-06 |
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