JPS5856117A - タイミング信号作成制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はタイミング信号作成制御回路に関すムクロック
により制＠１嘔れるタイミングイｇ＠を複数種類作成し
て制御を行なうシステムとしては、例えば、記憶装置が
ある。

従来技術として、インタリーブ動作を行なう記憶装置を
例にとりて説明する。

第１図は、インタリーブ動作を行なう記憶装置の構成図
であり、図中、しけ論理部、ＭＯ−Ｍｌは記憶部、ＭＧ
Ｏａ−ＭＧＯｉは起動信号である。

論理部Ｌｒｉ、高速のアクセス制御を行なう部分であり
、記憶部ＭＯ−Ｍｌは比較的低速でそわぞれ独立に動作
する部分である。論理部りはクロックに同期して動作し
ており、第２図図示のタイムチャートに示すごとく記憶
部ＭＧ）−Ｍｉに対し、１つの記憶部のサイクルタイム
を守れば】τ間隔で自由に起動信号（ＭＧＯＯ−ＭＧＯ
ｉ）を発出可能なように構成されている。一方、起動信
号を受取った記憶ｍＭＯ〜Ｍｌ側では、ランダムアクセ
スメモリ（ＲＡＭ）を動作させる丸めに、起動信号ＭＧ
ＯＯ〜ＭＧＯｉにもとづいて所定の時間間隔で種々のタ
イ々ング信号を作成する必要がある。そしてこのために
従来は、ディレィライン等を使用して複数のＩ（々ング
信号を作成するようにしていたが１回路が高価になる等
の欠点を有していた。オた。論理部りのクロックを各記
憶部ＭＯ〜Ｍ１に分配し。

各記憶部内にもうけたシフトレジスタによってタイ（ン
グ信号を発生させる方法もあるが、論理部りの論理回路
の動作速度に合わせて、各記憶部ＭＯ〜Ｍ　ｆ　を動作
させることが難しく、かえってアクセスタイムのロスを
生じることにな９好ましくない結果を生じていた。

本発明は、記憶装置に限られるものではがいス任意のタ
イ４ングで発生される起動信号を受け。

種々のタインング信号を効率よく所定の時間に発生させ
ることを目的とし、そしてそのため本発明によるタイイ
ングイ８号作成制御回路はそれぞれ基本周期τのＮ倍の
周期を有するとと本に位相差が順に１τづつずれて発生
されるＮ個のタロツクと。

＃Ｎ債のクロックのいずれの生起時点に外部からの起動
信号全最初に受領したかｔ識別する起動信号識別（ロ）
路と、該起動信号識別回路の出力にもとづいて上記Ｎ−
のクロ、りのいずれ′ｆ：便用するかを決定する使用ク
ロック決定回路と％皺使用クロック決定回路の出力にも
とづｂて所要のりａ、りを選択するクロック選択回路と
、＃クロック選択回、路により選択されたクロックにも
とづいて壷数のタイ１ｋ−ｔｐグ信号を発生するタイ建
ング信号発生回路と會そなえてなることｔＳ＊とする。

以下本発明を図面によシ説明する。

第３図は本発明による実施例の回路構成図であり、図中
、１〜７はＤタイプ７リツプフａツブ（ＦＦ）、１０〜
１２はＪ−にフリップフロップ（ＦＦ）。

２０〜３０Ｆｉゲート、４０はゲートの集合体であり、
Ｔ１＃　Ｔｚ、　Ｔｓ＊・・社所要のタイ建ング信号で
あるＯ 記憶装置の構成は第１図図示のものと同様であり。

第３図図示実施例は記憶部にもうけられる一イ電ｙグ信
号発生制御回路の例でめシ％特に、記憶部Ｍｏ内のもの
を代表として示した例である。

第４図は、第３図図示実施例のｆイムチャートを示す図
である。

実施例の動作は以下の通りである。

＃Ｉ３図においてクロック（ＣＬＫＯ〜ＣＬＫ２）は論
理部Ｌ（第１図図示）のりａ、りに同期しており論理部
りのクロック周期ｌτの３倍の周期を有し、さらに第４
図に示すようにＣＬ　Ｋ　１　、ＣＬＫ２はＣＬＫＯに
対しそれぞれｌτ、２丁分だけ位相がずれている。なお
、このタイミング信号発生制−回路で使用するクロック
の周期は記憶部ＭｏｘＭｌの論理素子の動作速度により
決定される。今、論理部りよ）記憶部ＭＯへ第４図に示
すようなタイ（ンダで起動信号ＭＧＯＯが出されたとす
る。

起動信号ＭＧＯＯはＣＬＫＯによりＦＦＩヘセ。

はゲート２３で論ｆｆ１ＯＲが取られクロック選択回路
４０のゲート２６へ入力される。ゲート２３の出力によ
〕クロ、り選択回路４０はＣＬＫＯｔ−選択し、ＦＦ４
〜ＦＦ７で構成されるシフトレジス−に対しＣＬＫＯを
供給する。

次に１例え＃ｉ、起動信号ＭＧＯＯが第４図で示すＩイ
ｆングより１丁遅れてＣＬＫＩで受かりた場合＃ｉ、同
様にしてＣＬＫＩがシフトレジスタのクロックとして供
給される。

このように起動信号ＭＧＯＯが、どの位相のクロックで
最初に受かったかを識別し、タイ建ング発生回路である
り７トレジスタに対し、最初に受かったクロックと同相
のクロックを供給するととても起動信号ＭＧＯＯから一
定の時間に所定のタイよングを発生させることが出来る
。また、クロ、り選択回路４００Å力の組合せを変え、
起動信号ＭＧＯＯを受けたクロックに対し１丁又は２τ
ずれたクロックを作成することにより、細かい時間間隔
のタインング信号も任意に作成することが出来る。

がお、第３図において、ゲート２０〜２２ｒｉ。

起動信号ＭＧＯＯが】Ｔ中以上であり九場会に。

最初に該起動信号を受取ったクロック以外のクロ、りで
はその対応するフリップ７０．プがセットされないよう
にするために、もうけられているものである。例えば、
第４図図示タイムチャートにれ、これによ、９ＦＦ１の
Ｑ出力が“０−となりこのれない。

ｖ上説明したように本発明によれば、基本縄期よりも長
い複数のクロックを使用するとともに。

起動信号を受けたクロック′を識別し、その後、使用す
べきクロックを決定、選択するようにしたので、従来回
路よりも比較的速度の遅い論理素子によって回路を構成
することができるとともに、任意のタイ建ングで４出さ
れてくる起動信号に適確に対処することができその効果
は極めて大である。

【図面の簡単な説明】

第１図は記憶装置の構成例、第２図は従来回路のタイム
チャート例、第３図は本発明による実施例の回路構成図
、第４図は実施例のタイムチャートを示す図である。 第３図において、１〜７ｔｊ：Ｄタイプフリップフロツ
ブ、１０〜１２はＪ−にフリップフロップ。 ２０〜３０１１ゲー）、４０ｄ選択回路、ＭＧＯＯは起
動信号、ＣＬＫＯ〜ＣＬＫ２ＩＩｉりＵｙり、Ｔ１〜Ｔ
３は一イ建ング信号である。

Claims (1)

1. 【特許請求の範囲】 それぞれ基本周期τのＮ倍の周期ｅ［するとともに位相
   差が順に１τづつずれて発生されるＮ個のクロ、りと、
   しＮ個のクロックのいず゛れの生起時点に外部からの起
   動信号を最初に受領したかをに割する起動信号識別回路
   と、該起動信号識別回路の出力にもとづいて上記Ｎ個の
   クロックのいずれ全使用するかを決定する使用クロ、り
   決定回路と、該使用クロック決定回路のｉｉｉ力にもと
   づいてＰｈ４１のクロックを選択するクロック選択回路
   と。 該クロ、り選択回路により選択されたりロックにもとづ
   いて複数のタイミング係号を発生するタイミング信号発
   生回路とをそなえてｉることを特徴とするタイミング信
   号作成制御（ロ）路。