JPS5856180B2 - 磁気バブルメモリチツプ - Google Patents

Description

【発明の詳細な説明】 本発明は磁気バブルメモリチップ、殊に二層導体膜電流
駆動型磁気バブルメモリチップの改良に関する。

従来の二層導体膜型のメモリチップは高速動作が可能で
あるという利点をもつが、一方ではバブル駆動に必要な
磁界を得る為には大電流を必要とし駆動系に大きな負担
を強いている。

そこで先づ、この欠点を顕らかにするために、第１．２
Ａ、３図に即して、従来のメモリチップの概略構成およ
び作用につき簡単な説明を加える。

磁気バブル転送路は第１Ａ、Ｂ図に夫々、平面図および
断面図で示すように、バブルを担う基板膜１上に絶縁ス
ペーサ２を介して第一層導体膜３を設け、その上に第二
の絶縁スペーサ４を介して第二層導体膜５を形成し、第
一、第二層導体膜３゜５に互いに所定の重なり関係で開
口バタン対３ａ＋５ａを設け、これを伝播軌道方向Ａに
沿って所定の間隔λ（バブル径の４倍の長さ）で複数個
並べたもので、各開ロバタン対一対により１ビツトが構
成される。

転送路基本ブロックの主要構成は以上であるが、通常は
図示のように第二層導体膜５の上にチップ保護膜６を設
ける。

こうした構成にあって、第２Ａ図示のように第一層導体
膜への電流■を正負の位相Ｐ１．Ｐ３で、第二層導体膜
への電流■′を同じく正負の位相Ｐ２゜Ｐ４で所定のシ
ー写ンス（Ｐｌ ＋ Ｐ２ 、 Ｐ３ 、 Ｐ４・・・
・・うに従って第１図示Ｉ 、 Ｉ’方向に印加すると
、夫々の位相に対応させて同一符号を付した第１図の各
孔縁下の位置ＰＩ ＋ Ｐ２ ｒ Ｐ３ ＋ Ｐ４ ＋
・・・・・・に沿ってバブル、即ち情報の伝播が行なわ
れる。

ここではバブルが下向きの磁化をもつとしたが、以下で
も同様とする。

情報の保持および転送に際して基本構成子となるループ
は、上記直線型転送路を二本並べ、両端をそれぞれ１８
０度コーナーで連結することに・より形成される。

そして、長さの等しいこれ等ｎ個のループｒｎｌ ｙ
ｒｎ２ ＋・・・２ｍ を第３図示のようにマイナー・
ループとして複数列、並置して記憶領域となし、これら
のループを、第二層導体膜上（あるいはその他の層であ
ってもよい）に絶縁スペーサを介して形成され、スイッ
チ機能をもつトランスファ・ゲートＴを介して、入出力
領域であるメジャー・ループと接続したものがメジャー
・マイナー・ループ構成である。

メジャー・ループ上には外部との入出力動作を行なう構
成子、即ち情報書き込みの為のバブル発生器Ｇ１および
読み出しの為の検出器りが配置されている。

このメジャー・ループ長とマイナー・ループ長は通常、
主として性能上の要請により等しくとられ、従ってチッ
プはほぼ正方形となる。

しかし、このような従来型のチップでは多数の開口バタ
ン間に並列的に電流を供給することになり、全体として
は極めて大きな電流を必要とする。

また負荷としてのチップ抵抗も極めて小さくなり、給電
用ケーブルとの間にインピーダンス整合をとることは困
難となる。

これに対してチップを細長くして電流を軽減化すると共
にインピーダンス整合をとることが提案されているが、
これは性能およびスペース・ファクタを著しく損うので
好ましくない。

また、この場合、細長くしたチップを折り曲げることに
よってスペース・ファクタを改善しようとする提案もあ
るが、性能の改善には継がらず、いづれにしろ根本的な
解決策ではない。

本発明は以上に鑑み、チップ駆動電流の軽減化及び給電
ケーブルとのインピーダンス整合を、性能を損うことな
く容易になし得るメモリチップを提供すること、また、
そのようにして供給電流を小さくしても従来と同程度の
電流密度、従って駆動磁界を得ることができるようにす
ることを主目的としてなされたものである。

本発明は、実質的には、チップの二層導体膜のマイナー
・ループ形成傾城及びマイナー・ループの改良に関し、
概説すれば、二層導体膜のマイナー・ループ形成領域を
複数の行領域にスリットにて分割し、各行領域に、少く
とも一列以上の小ループを並設すると共に、隣接する行
領域中で同じ列に含まれる小ループの上記スリットを挟
んで端内するコーナ一部相互をスワップ・ゲートで連結
する一方、隣接行領域を、上記各小ループの磁気バブル
伝幅方向が同一となるように電気的に直列接続して成る
ものである。

メジャー・ループについては、メモリとして使用可能な
チップ領域内の最下行（又は最上行）の二層導体膜行頭
域と一体でも、或いは分割されていても良い。

尚、二層導体膜型磁気バブルメモリにおいてメジャー・
ループとマイナー・ループとを分割し、トランスファ・
ゲートで連結する方式は既に提案されている。

しかし、この方式と、本発明のマイナー・ループ自体の
改良とは全く発想が異なる。

即ち、従来は、マイナー・ループはそれ自体、完結した
ループであって、これを途中でスリットにて分断する等
ということは到底考えることができなかったし、また、
いくつかの小ループで一つのマイナー・ループを構成す
る手段も全く見られていなかったからである。

これに対し、本発明は、小ループをスワップ・ゲートで
連結して一つのマイナー・ループとすることに成功し、
これにより、電流路は必然的に長くなり、抵抗の増大化
、電流の軽減化を図り得たものである。

以下、本発明実施例に就き説明するが、第１゜２Ａ、３
図中と同一でよい構成子及び電流、位相には同一符号を
付している。

第４図示の実施例では、チップを構成する二層導体膜内
の、メモリとして使用可能なチップ領域Ｃ中に本のスリ
ットＳ１ ＋ ８２ ＋”・＋ Ｓｉ ｌ”・ｌｓｋを
、ｉが奇数のときは右端の一部を、偶数のときは左端の
一部を切残すように設けることによってチップ全体を夫
々、行をなすに＋１個の行領域Ｃｏ、Ｃ１，・・・、Ｃ
ｋに等分割しながら、これらを蛇行状に直列に接続して
いる。

この場合、最下行の行領域Ｃ８がメジャー・ループＭ用
の領域となり、行領域Ｃ１〜Ｃｋのに個の行領域が全体
としてマイナー・ループ形成領域となっている。

そして、このマイナー・ループ形成領域中の各行頭域Ｃ
ｉ 、 ｉ＝１ 、２ 、＋＋・、 ｋ 、には、ｎ個
の列の小ループＩＩＩ ｓ １ ＋ｍｉ２ 、”’ｒｒ
ｌ ｔ ｊ”’ｍｉｎ ＋ １ ”” Ｃ２、・・・、
に、を形威し、隣接行領域Ｃｔ、Ｃ１＋１にあって、同
じ列Ｊに含まれる小ループｍ、・。

ｍｉ＋１ｊの端内するコーナ部相互を、スワツプゲ−１
−Ｔｉ＋、を介して連結し、もって各列Ｊ毎に犬きな一
つのマイナー・ループｍｊを形威し、全体として第３図
示の従来のマイナー・・ループ群と等価な機能を持たせ
ているのである。

このようにすると、第３図示の従来型チップと同等の性
能をもちながら７．１倍の電流−抵抗はほぼ（ｋ＋１）
２倍−で作動し、なおかつ、要すれば従来より拡張され
た機能をもつチップの実現が可能となる。

前者の基本的効果については、分割数を増やすことは必
要な電流を更に軽減することを意味するが、これは更に
次の効果をもつ。

即ち、スリット数を増やしスリット間々隔を小さくする
ことによって、この間を流れる電流がその影響をより強
く受ける為にチップ上の有効面積（スリット方向、即ち
横方向成分のみをもつ電流が存在する領域の面積）が増
大することである。

一方、必要に応じての付帯的効果として後者はスワラツ
ーゲートＴ１．Ｔ２．・・・、Ｔｋの各駆動回路の独立
性に密接に関係する。

例えばすべてが従属の場合、すなわち単一のゲート駆動
回路によってすべてのゲートが同時に駆動される場合、
上記のチップは単一ループとしての機能しかもたなし・
が、メジャー・ループと小ループｍｌｊ、 ｊ＝１ 、
２ 、・・・、ｎ。

間のゲートＴ１のみを独立にすることによって従来のチ
ップと同等上の機能をもつようになる。

更に独立なゲートを増やすに従って機能は拡張され、全
部を独立にした場合は、任意の小ループｍｉｊ。

ｍｉ’ｊ間の情報ブロックの入れ換え等の高度な機能を
もつようになる。

しかしながら独立ゲートの数が増えるに従って、当然ゲ
ート駆動回路の数およびボンディング数が増えるので、
この個数は得られる機能と、駆動系および工程間でのト
レード・オフにより決めれば良い。

第４図示のメジャー・ループ用１発生器Ｇ１および検出
器りが従来のものと同様であることは前述の通りである
。

ところで、本発明のマイナー・ループ構成を採る場合、
小ループ間の連結をし、同時に情報の入れ替えが可能な
スワップ・ゲートは必須の構成子となるが、今の所、こ
うした二層導体膜型のメモリチップに適用できるスワッ
プ・ゲ゛−トは、本出願人が別途開示するものしかない
。

従って、この実施例でも、このスワップ・ゲートを用い
るものとして説明するが、将来、異なる構成のスワップ
ゲートが開発されれば、同様の作用を営む限り、それを
用いても勿論良く、その場合にも、本発明のメモリチッ
プ構成を採る以上、本発明の範囲内となることは疑いな
い。

この前提の下に一例としての本実施例中のスワップ・ゲ
ートに就き第５図に即して説明する。

スワ゛ンフ０・ゲ゛−ト’ｒｉ＋１はｉ＋１番目のスリ
ットｓｉ＋、に対応する位置に設けられるもので、第５
Ａ図の図面上、上側の一対の頂点が上に位置する小ルー
プｍｉ＋ｌｊのコーナ一部となり、下側の一対の頂点が
下に位置する小ループｒｎ ｌ Ｊのコーナ一部となる
交叉開口バタン対３ｂ、５ｂ１およびスリットｓｉ＋１
を包むよう配置された導体７ａ。

７ｂからなり、全体として往復線路（即ち導体７ａ 、
７ｂがその一端で接続されている）を形成するゲート導
体７により構成される。

各小ループのゲート以外の部分は従来と同様に第一、第
二層導体膜の開口バタン３ａ、５ａにより構成されるが
、各開口バタン間に流れ込む電流の向きは、スリットｓ
ｉ＋１を境にして上下各導体膜行領域Ｃ１゜Ｃｉ＋１内
では既述の構成からして互いに逆向きとなる。

左右いずれの向きを正の電流位相Ｐ１．Ｐ３に対応させ
ても同様にして説明できるので、ここでは上側の行領域
Ｃ１＋１の平面右向きを正とする。

ゲート電流■Ｇについても同様とする。

またバブルが下向きの磁化をもつのは前述のとおりであ
る。

第２Ａ図示シーケンス（Ｐｔ ｌ Ｐ２１ Ｐ３ ＋
Ｐ４ 、・・うに対応するバブル捕捉点の位置は、上半
平面Ｃ１＋１では第５Ａ図中に位相に対応させて同一の
符号を付した各開口バタン孔縁下の位置Ｐ１．Ｐ２゜Ｐ
３．Ｐ４．・・・、下半平面Ｃ１では同じくＰ１′、Ｐ
２′Ｐ、Ｐ、・・・・・・となる。

このように小ルーフ霜・・３ ４ ｍｉ＋１ｊでは同一のバブル伝幅方向となり、また、上
下に端内する半平面上ではバブル捕捉点の位置が逆転す
るから、ゲート開−パタン対３ｂ、５ｂ上では各開口の
上側および下側孔縁下が同時に捕捉点となり、上下小ル
ープ内の対応する位置にある二つのバブルはこの開口バ
タンから同時に吸弓される。

したがってＰｏおよびＰ１′にバフ゛ルが吸弓された瞬
間に第２Ｂ図示のタイミングで、ゲート導体７に電流Ｉ
Ｇを印加すれば、第５図Ｂ図示領域ＮあるいはＰに形成
される磁気ポテンシャルの極性により、バブルはＰ１→
Ｐ２およびＰ□′→Ｐ２′、あるいはＰ１→Ｐ２′およ
びＰ１′→Ｐ２の経路に沿った伝播を行なう。

ゲート電流Ｉδを印加した場合、第５Ｂ図示の領域Ｎ、
Ｐにそれぞれポテンシャルの山および谷が形成され、バ
ブルは領域Ｎから反撥され領域Ｐに吸引されて横方向の
経路、Ｐ１→Ｐ２およびＰ１→Ｐ２ をとり、ループ
内伝播となる。

ＩＧを印加した場合はポテンシャルは逆極性となり、バ
ブルは横方向の伝播を阻止されるので経路Ｐ１→Ｐ２′
およびＰ１′→Ｐ２をとって、上方あるいは下方の隣接
バブル捕捉点へ移動する。

即ち小ループｒｎｉ ｊ 、ｒｎｉ ＋ １３間の情報
の入れ換え（スワップ動作）が行なわれる。

もし必要ならば第２Ｂ図示のように繰り返しゲート電流
を印加することにより、複数個の情報の入れ換えも可能
である。

但し、ループ内伝播をなさせるには、特にはゲート電流
ＩＧを印加しないでも良いこともある。

また、交叉開口バタン対を形成する各パクン３ｂ 、５
ｂは、その形状については、第６Ａ、Ｂ図示のようにク
ランク形状を逆向きにして全体としてＨ型にしたもので
もあるいはその他の等価な形状でも良く、開口自体の形
状も楕円でなく矩形、六角形でも良いが、寸法について
は、上下ループ内のバブルが同時にその上下孔縁下に吸
引されるので、これら二つのバブル間の相互作用が無視
できる程度（バブル径のほぼ４倍）の長さにしなければ
ならない。

尚、交叉間ロバクン対は、第５Ｂ図及び第６Ａ図に示す
ように、仮想線の交叉部分３ｂ、５ｂがスリットｓ ｔ
＋ １により切欠かれているので注意されたい。

一方ゲート導体７については、第５Ｂ図示各領域Ｎ、Ｐ
に所定のタイミングでポテンシャルの山および谷、ある
いは谷および山を形成できればよく、即ち領域Ｎ、Ｐに
等価的な電流ループを形成できればよく、その形状およ
び配置には限定がない。

例えば第７図Ａ、Ｂ、Ｃに示すように角型、丸型、■字
型の形状をもつものであってもよいし、Ｄのように導体
７ａ 、 ７ｂ間の最小間隔をスリット幅より小さくし
て配置してもよい。

また、ゲート導体７を設ける層についても、前述の作用
を満たしさえすれば、第一層導体膜の下層であっても、
第一、第二層導体膜間であっても、あるいは第二層導体
膜の上層であってもよい。

以上では直線状のスリットによって、チップを等分割す
る場合を例示して説明してきたが、等分割でなくスリッ
ト間隔を適当に変えることによって、あるいは曲線状の
スリットを使うことによって、強い駆動力を必要とする
場所の電流密度を高めることも可能である。

また、先に述べたように、メジャー・ループを構成する
下端の導体膜行領域Ｃｏ との境界のスリットを、通電
部を残さない完全なものとして、他から絶縁し専用の電
源により電流を印加することによって、メジャー・ルー
プと（小ループ群よりなる）マイナー・ループを独立動
作させてもよい。

尚、上記の説明では、隣接行頭域Ｃｉ、Ｃｉ＋１の接続
を、スリットｓ１＋、の左右いづれかの端を切残してな
すようにしたが、勿論、各行領域を完全に切り分けて、
外部リード線で接続するようにしても良いし、上下の導
体膜で左右逆の蛇行状態としても良い。

最後に、本発明を実施して製品化するに際し、望ましい
配慮を述べて参考に供する。

この種の電流駆動型磁気バブル・メモリチップでは、各
導体膜を流れる電流により、チップ中央部を除く周辺部
（一般にチップの広い領域を占める部分）では、第８Ａ
図示の第一層導体膜内開ロバタン近傍を流れる電流（こ
５では第一層導体膜を例示しているが、もちろん第二層
導体膜についても同様なことがいえる）が基板膜１内に
作る磁界の垂直成分Ｈ１は、第８Ｂ図に実線で示すよう
に正あるいは負に偏位している（垂直磁界偏位）。

この極性および大きさは電流の向き、密度、導体膜領域
の巾および長さ、等により確定するが、絶対量は周辺に
近づく程大きくなる。

この値がバブルの安定存在の範囲を超える部分は、メモ
リとして使用不能となるが、このような部分は一般にチ
ップ上の広い領域に亘るので、高集積化および低コスト
化が困難となる。

これに対して本発明者は、第一、第二層導体膜の外に、
これらと同一位置にスリットを持つ（開ロバクンはもた
ない）第三の導体膜を設け、これに上記二つの導体膜３
，５を流れる電流Ｉ 、 Ｉ’が基板膜中に作る垂直磁
界偏位を打ち消す向き、大きさをもつ電流■３＋■３′
を印加して、上記の不都合を解消する発明を別途なして
いる。

ここでは■３．■３′６ま、それぞれ第一、第二層導体
膜中の電流Ｉ 、 Ｉ’が基板膜中に作る垂直磁界偏位
を打ち消す為の電流である。

更に詳細な説明を加えれば、第三の導体膜を流れる電流
のうち、第一層導体膜の電流■に対応する成分■３によ
って、基板膜中には第８Ｂ図に破線で示す垂直磁界Ｈ２
が形成されている。

したがって、第一層導体膜および第三の導体膜を流れる
電流■、■３が、基板膜中に作る合成磁界の垂直成分Ｈ
３は、第８Ｃ図示のように開口バタンによる変動分（バ
ブルを駆動する為の磁界変動）のみとなる。

第二層導体膜の電流■′および第三の導体膜の電流Ｉ
３／についても同様にして、チップ全域に亘って垂直磁
界偏位が解消されることを確かめることができる。

したがって従来のチップの不都合は改善されるので、本
発明にもこの第三の導体膜を各行領域に対して応用する
と良い。

この場合、■３．■３′の大きさは、基板膜と第一層、
第二層、および第三の導体膜間の離間距離、基板膜の厚
さ、各導体膜の電流Ｉ 、 Ｉ’等によって確定する。

第三の導体膜は上記の作用を満たせばよいから、基板膜
と第一層導体膜間、第一、第二層導体膜間、あるいは第
二層導体膜の上層のいずれに設けてもよいが、これをバ
ブル検出器のリード線、発生器、およびスワップ・ゲー
ト制御用導体と同一の層に設けることは、マスクレベル
を少なくして製造工程の簡略化を図るという意味からし
て極めて望ましい。

バブル発生器、検出器のリード線を第三の導体膜中に構
成することは比較的容易なことだが、本発明に応用する
場合、スワップゲート制御用導体の構成には工夫を要す
る。

すなわち、第９Ａ図示のように、ゲート導体７が第一、
第二層導体膜のスリット（これらが同一形状、同一配置
であることは前述の通りである。

）を第三の導体膜８上に投影した仮想スリット８ａ（単
なる一本の線で示した）を横切ることなく、かつこれを
包囲する形状をもたなければならない。

第９Ａ図の円で囲った部分９，１０の詳細は夫々、Ｂ、
Ｃ図示のようになり、第三の導体膜のスリット巾は第一
、二層導体膜のものに比較して、ゲート導体７、および
導体７，８間の絶縁空隙１１の分だけ大きくなっている
が、上下導体膜端面のずれは１ビット間隔より小さいの
で、この影響は無視できる（この部分の磁界偏位の大き
さが、バブルの安定存在の条件からはずれる程大きくな
い）。

第９Ａ図ではゲート導体を三つの電源ＩＧｍ ＋’ＩＧ
Ｏ，ＩＱｅで駆動する場合を例示したが、これらをまと
めて全体として単一電源で駆動することも、あるいはＩ
Ｇｏ。

■Ｇｅをまとめて全体として二つの電源で駆動すること
も、あるいは更に多くの電源で独立に駆動することも可
能である。

以上詳記のように本発明によれば、バブルメモリの駆動
電流の軽減化、およびチップと給電ケーブル間のインピ
ーダンス整合が可能となり、１駆動系に対する負担が軽
減化されると共に、要すれば、スワップ・ゲートをいく
つかの群に分類して、互いに独立に駆動することによっ
て、チップ上でのデータ操作機能を拡張することも可能
となる。

【図面の簡単な説明】

第１Ａ、Ｂ図は夫々、二層導体膜型磁気バブル転送路の
平面図および断面図、第２Ａ、Ｂ図は上記転送路および
本発明に用いるスワップ・ゲートの、駆動電流シーケン
スの説明図、第３図は従来のメジャー・マイナー・ルー
プ構成の一例の概略構成図、第４図は本発明メモリチッ
プの一実施例の概略構成図、第５Ａ、Ｂ図は夫々、本発
明実施例に用いるスワップ・ゲートの説明図、およびゲ
゛ト部交叉開ロバタン対近傍の磁気ポテンシャル分布の
説明図、第６Ａ、Ｂ図は夫々、上記交叉開口バタン対の
改変例の平面図、第７Ａ、Ｂ、Ｃ，Ｄ図は夫々、ゲート
導体の改変例の平面図、第８Ａ。 Ｂ、Ｃ図は、夫々、第一層導体膜内開ロパクンの平面図
、第一層導体膜の電流■および第三の導体膜の電流■３
が基板膜内に作る垂直磁界分布、およびこれらを合成し
た磁界分布の各説明図、第９Ａ、Ｂ、Ｃ図は、夫々、第
三の導体膜中にゲート導体を構成する説明図及びチップ
上の領域９，１０の要部拡大図、である。 図中、１はバブル担体としての基板膜、２，４は基板膜
、第一層導体膜間、および第一、第二層導体膜間の絶縁
スペーサ、３，５は第一、第二層導体膜、６はチップ保
護膜、７はゲート導体、８は第三の導体膜、Ｃ１は各行
領域、ｍ はマイナー・ループ、ｍ は小ループ、Ｔｉ
はスワップ・３ ゲートである。

Claims (1)

1. 【特許請求の範囲】 １ 磁気バブルを担う基板膜上の二層導体膜に設ける開
   口バタンによりマイナー・ループとメジャー・ループと
   を形成する磁気バブルメモリチップであって、 上記二層導体膜の上記マイナー・ループ形成領域を複数
   の行をなす行領域にスリットにて分割し、各行領域には
   少くとも一列以上の小ループを並設すると共に、隣接す
   る行領域中で同じ列に属する小ループの上記スリットを
   挟んで臨向するコーナ一部相互をスワップ・ゲートで連
   結する一方、上記隣接行領域を、上記各小ループの磁気
   バブル伝幅方向が同一となるように電気的に直列接続し
   て成ることを特徴とする磁気バブルメモリチップ。