JPH0242699A - 半導体メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体メモリ回路に関するもので特にツイ
ストビット線（Ｔｗｉｓｔｅｄ　Ｂｉｔ　Ｌｉｎｅ）方
式のダミーセルの配置に関するものである。

（従来の技術） 半導体メモリ回路は、ＤＲＡＭに代表される如く、ます
ます高集積化されできでいる。一方、半導体メモリ回路
の高集積化が進むに従いこれに具わるビット線同志の結
合容量、特にあるビット線対の各ビット線のこれに隣接
するビット線対との結合電荷量（ここで、結合電荷量＝
（隣接ビット線間の結合容量）×（隣接ビット線間の電
位差）を意味する）がメモリ回路の動作特性に悪影響そ
及（よすようになるため、その対策が必要になる。この
ような対策の一例として、例えば文献（フイイーイーイ
ー　インターナショナル　ソリッドステート　リーキッ
ト　カンファレンス（ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎ
ａｌ　　５ｏｌｉｄ−Ｓｔａｔｅ　Ｃ１ｒｃｕｉｔ　Ｃ
ｏｎｆｅｒ　−ｅｎｃｅ）　（１９８８）　ｐｐ、２３
８〜２３９）に開示されているｒＴｗｉｓｔｅｄ　Ｂｉ
ｔ　Ｌｉｎｅ　Ｔｅｃｈｎｉｑｕｅ」がある（以下、ツ
イストビット線方式と称することもある）。このツイス
トビット線方式は、多数のビット線対、多数のワード線
及び多数のメモ１ノセルを具える半導体メモリ回路にお
いて、ビット線対毎で両ビット線を所々交差させ（但し
電気的には絶縁されている）た構成としであるもので、
各ビット線対の各ビット線の、隣接ビット線対との結合
容量を互いに等しくしようとするものであった。しかし
、上記文献には、この半導体メモリ回路にメモリセルと
ダミーセルとがどのように配置形成されているかまでは
開示されでいない。そこで、ツイストビット線方式の半
導体メモリ回路に従来のダミーセル方式に従いダミーセ
ルを設けた場合の構成例を考えてみる。

第４図は、ツイストビット線方式の半導体メモリ回路に
従来のダミーセル方式に従いダミーセルを設けた例の一
部分を概略的に示したブロック図であり、多数のピッ１
−線対のうちの３個のビット線対に着目しＣ示した図で
ある。第４図において、ＯＡ、ＥＡ、０８て示すものは
３個のビット線対である。名ビット線対（こおいては、
上記文献にも開示されている通り、ビット線が所々で交
差されてビット線の交Ｗ部（図中代表しで１１で示す）
が構成されている。さらに具体的に説明すれば、奇数番
目のビット線対ＯＡ、ＯＩ］、・・・に属するビット線
ＯＡｌ及び○Ａ２同志、○Ｂ１及び０８□同志、・・・
・・・は、ビット線全長を］／４の長さづつに分けた１
、ＩＪ、■及び■で示す各区間のうちの区間Ｉ及び区間
ＩＮの接点領域と、区間■及び区間■の接点領域とにお
いて交差されでいる。これに対し偶数番目のビット線対
ＥＡ、・・・に属するビット線Ｅ　Ａｌ及びＥＡ２同志
、・・・・・・は、区間ＩＩ及び区間■の接点領域にお
いて交差されでいる。また各区間工〜■にはそれぞれ複
数のワード線、第４図においでは図面％Ｍ略化する苛め
それぞれ２本づつのワード線（それぞれａ、ｂで示しで
ある）か設けられており、またビット線とワード線との
交点付近のヒ゛ット線とワード線間にメモリセルＭＣ，
、ＭＣ２、ＭＣ３、・・・が接続配置されている。

ＤＲＡＭ８代表とする半導体メモリ回路では、メモリ読
み出し時のワード線のビット線への結合容量の影響低減
を図るため及びビット線対の各ビット線間のバラシスを
保つため、逆相ダミーセル方式或いは同相ダミーセル方
式によるダミーセルが構成されている。逆相ダミーセル
方式は選択されたメモリセルにつながるビット線上のダ
ミーセルをワード線とは逆相の信号が供給されるダミー
ワード線で選択するように働き、同相ダミーセル方式は
選択されたメモリセルにつながるビット線と対をなす他
方のビット線上のダミーセルをワード線と同相の信号が
供給されるダミーワード線で選択するように働く。ここ
で、第４図に示した半導体メモリ回路の場合、同一のワ
ード線に接続されてする各メモリセルは、各ビット線対
群の同一位置側のビット線にそれぞれ接続された構成と
なっている。具体例で説明すれば、例えば区間工のワー
ド線ａに接続されでいるメモリセルＭＣ，、ＭＣ２及び
ＭＣ３のそれぞれの一方の端子は、ヒラ成となっている
。従ってダミーセルを構成するためには、第４図にＡ、
８．Ｃ及びＤで示す最低４本のダミーワード線を有する
ダミセルＤＣ，，，（図示例ではＤＣ，〜ＤＣｓ）が必
要になる。

またこのような構成の半導体メモリ回路の同相ダミーセ
ル方式及び逆相ダミーセル方式におけるメモリセルとダ
ミーセルとの選択関係は、別表１に示すようなものにな
る。なお別表１の読み方を具体例で説明すれば以下の通
りである。

例えば区Ｍｘのワード線ａを選択してメモリセルＭＣ，
、ＭＣ２及びＭＣ３の情報をそれぞれアクセスするとき
、その情報はビット線○。３、ＥＡＩ及びＣ６１にそれ
ぞれあるので、同相ダミーセル方式ではダミーワード線
Ｂ及びＣがワード線と同相信号で選択されてダミーセル
ＤＣ２、ＤＣａ及びＤ　Ｃａが選択されること（こノマ
リ、逆相ダミーセル方式ではダミーワー　ドｉＡ及びＤ
がワード線と逆相信号で選択されＣダミーセルＤＣ，、
ＤＣ，及びＤＣ３か選択されることになる。

（発明が解決しようとする課題） しかしながら、第４図に示したような構成の半導体メモ
リ回路では、ビット線を交差させている領域（区間■〜
区間■）と、ダミーセルを設けている領域（第４図中１
３で示ず領域）とがそれぞれ独立にあるので、この半導
体メモリ回路を集積回路化するときそれぞれの領域のた
めの面積が必要になるという問題点があった。このよう
な問題点は例えば高集積化に適するような効率的な設計
を妨げる原因になり好ましいことではない。

また、１つのビット線上には１組のダミーセルしか設け
られていないため、選択されるメモリセルの位置によっ
てはビット線対の各ビット線の感知増幅器（センスアン
プ）までの時定数が異るものになり、このためアンバラ
ンスか生じるという問題点があった。具体例で云えば、
例えば区間■のワード線ａが選択された場合、同相ダミ
ーセル方式の場合であれば選択されるダミーワード線は
Ｂ及びＣであり従って選択されるメモリセルとダミーセ
ルとはビット線の両端（こ位置するものとなる。この結
果ビット線の感知増幅器からメモリセルまての距離とダ
ミーセルまでの距離とが大きく異ることになり、この結
果ビット線対の各ビット線間の時定数が異ること（こな
る。ビット線対内の感知増幅を効率良く行うためには、
ビット線対の各ビット線の時定数が近い値であることが
好ましいから、上述のようなアンバランスが生じては問
題である。

この発明は、このような点（ン：鑑みなぎれ７．１−も
のであり、従ってこの発明の目的は、上述の問題点を解
決することが出来るようにダミーセルか配置されている
ツイストビット線方式の半導体メモリ回路を提供するこ
とにある。

（課題を解決するための手段） この目的の達成を図るため、この発明によれば、多数の
ビット線対、多数のワード線及び多数のメモリセルを具
えビット線対毎で両ビットー線を所々交差させであるツ
イストビット線方式の半導体メモリ回路において、 各ビット線対毎に、ビット線の交差部と該交差部に隣接
する交差部との間にそれぞれダミーセルを具えて成るこ
とを特徴とする。

なおこの発明の実施に当たり、ビット線対の端部とこの
端部に最も近いビット線の交差部との間にメモリセルが
ある場合はこの間にもダミーセルをそれぞれ具える構成
とするのが好適である。

さらにこの発明の実施に当たり、各ビット線対における
ビット線の交差部の配置及びダミーセルの配置が一つお
きのビット線対では同し配置とされでおり、かつ、隣接
するビット線対同志を見たとき一方のビット線対の交差
部と他方のビット線対のダミーセルとが前記ワード線方
向で（よぼ直線上に配置されている構成とするのか好適
である。

（作用） このような構成によれば、選択ワード線とダミーワード
線とがビット線の交差部間にそれぞれ設けられる構造に
なる。このためビット線のダミーセルまでの距離を従来
の構成のものの１／４程度に出来るので、ビット線対の
各ビット線のビット線端部からの時定数をほぼ等しいも
のに出来る。

また、隣接するビット線対同志を見たとき一方のビット
線対の交差部と他方のビット線対のダミーセルとかワー
ド線方向でほぼ直線上に配】されている構成とし、即ち
、従来開きスペースとなっていた領域（第４図中１５で
示す領域）を有効に使用してダミーセルを設ける構成と
することにより、高集積化された半導体メモリ回路が得
られるようになる。

（実施例） 以下、図面を参照しこの発明の半導体メモリ回路の実施
例につき説明する。なお、以下の説明に用いる各図はこ
の発明が理解できる程度に概略的に示しであるにすぎず
、従って、この発明かこれら図示例のみに限定されるも
のでないことは理解されたい。

第１図は実施例の半導体メモリ回路の一部分につき概略
的に示した回路図であり、この半導体メモリ回路に備わ
る多数のビット線対のうちのＯＡ、ＥＡ　、Ｏｎで示す
３個のビット線対に着目して示した図である。

この実施例の場合の半導体メモリ回路は、多数のビット
線対、多数のワード線、多数のメモリセル及び多数のダ
ミーセルを具えると共に、各ビット線対は所々で交差し
てあり、この交差部と交差部との開にはダミーセルをそ
れぞれ有している。

さらに、ビット線対の端部と、この端部に最も近いビッ
ト線の交差部との間（こメモリセルがある場合はこの間
にもダミーセルをそれぞれ具えている。ざらに、各ビッ
ト線対におけるビット線の交差部の配置及びダミーセル
の配置が一つおきのと・ント線対ては同じ配置とされて
おり、かつ、隣接するビット線対同志で見たとき一方の
ビット線対の交差部と他方のビット線対のダミーセルと
が前記ワード線方向でほぼ直線上に即ち図中Ｐで示すよ
うな直線に沿って配置されている。以下、図面を参照し
ながら詳細な説明を行う。

実施例の半導体メモリ回路の奇数番目のビット線対ＯＡ
、Ｏ６、・・・におっては、ビット線全長を１／４の長
さづつに分けた１、ＩＩ、ＩＩＩ及び■で示す各区間の
うちの区間工及び区間ＩＩの接点領域と、区間■及び区
間■の接点領域とにおいてビット線対内のビット線同志
を交差してあり、交差部２１ａ、２１ｂ、２１ｆ、２１
９％構成しでいる。これに対し偶数番目のビット線対Ｅ
Ａ、・・・にあっては、ビット線対の端部２３シまたは
２３Ｒと、これら端部に隣接する区Ｆｉ５Ｉまたは区間
■との接点領域、及び、区間■と区間ｍとの接点領域に
おいてビット線対内のビット線を交差してあり、交差部
２１ｃ　、　２１ｄ　、　２１ｅを構成しである。そし
てビット線対毎に、ビット線の交差部とこの交差部にｗ
４接する交差部との間に、図示例で説明すれば交差部２
１ａ及び２１ｂ間、交差部２１ｃ及び２ｂｌ　Ｍ、交差
部２１ｄ及び２１Ｅ！　Ｍに、２本づつのダミーワード
８！！（Ａ、Ｂ）、（Ｃ：、　Ｄ）、（Ｅ、Ｆ）、ＣＧ
、Ｈ）、また（Ｌ　Ｊ）を具えると共（こ、これに接続
されているダミーセルＤＣ：、（ＤＣＩ　、ＤＣ２、Ｄ
Ｃ３、・・・）を具えでいる。ざらに、各区間１〜■に
は複数本のワード線、この例では図面を簡略化するため
２本づつのワード線（それぞれａ、ｂで示しである）を
臭えており、ざらにこれらワード線とビ・ント線との交
点付近のビット線とワード線間に、メモリセルＭＣｎ　
（ＭＣＩ　、ＭＣ２、ＭＣ３、・・・・・・）か接続配
置しである。またこの実施例の場合、ビット線対の端部
２３シまたは２３Ｒとこの端部に最も近いビット線の交
差部との間にメモリセルかある場合、図示例のもので説
明すればビット線対○。の左端部２３Ｌと交差部２１ａ
との間や、右端部２３Ｒと交差部２１ｂとの間に相当す
るような場合は、この間にもダミーセルをそれぞれ具え
るように構成しである。

このような構成の半導体メモリ回路の同相ダミーセル方
式及び逆相ダミーセル方式におけるメモリセルとダミー
セルとの選択関係は以下に説明するようになる。別表２
はこの選択間係を示した表であり、この表の読み方は以
下に説明する通りである。例えば区間ＩＩのワード線ａ
が選択されメモリセルＭＣ，、ＭＣａ及びＭ　Ｃｅの情
報がアクセスされるときその”清報はそれぞれビット線
ＯＡ２、ＥＡ□及びｏｅｚにある。ここでこの発明によ
れば、選択されているメモリセルがら見て交差部を経由
することがない最も近い位Ｍ（こあるダミーセルを選択
することが出来る。即ち、同相ダミーセル方式による場
合であればダミーワード線Ｆ及びＤをワード線と同相信
号で選択しダミーセルＤＣａ　、ＤＣｇ及びＤＣ＋ｏｔ
選択し、逆相ダミーセル方式による場合であればダミー
ワード線Ｅ及びＣをワード線と逆相信号で選択しダミー
セルＤＣ−，、ＤＣ，及びＤＣ９を選択することが出来
る。このため、ビット線のビット線端部からメモリセル
までの距離と、ダミーセルまでの距Ｍをほぼ同じ距離に
出来る。

なお、第１図に示したような回路構成の場合、ビット線
情報の読み取り解読装貫即ちセンスアンプは通常ビット
線対の端部２３シまたは２３Ｈに配置されるので、例え
ば各ビット線対の右端部２３Ｒにセンスアンプがそれぞ
れ接続されている場合、偶数番目のビット線対の左端部
に隣接する交差部２１ｃ自体は結合容量のバランスを保
つ目的に対しあまり意味を持たないことは理解されたい
。従って場合によっては交差部２１ｃは設けなくて良い
。

しかし奇数番目のビット線対の交差部２Ｊａとが交差部
２１ｆは重要な意味を持つ。また各ビット線対の左端部
２３Ｌにセンスアンプか接続されている場合は右端部の
場合と逆のことが云える。

次に、実施例の半導体メモリ回路を実際に製作する際の
等価回路及びパターンレイアウトの実施例につきそれぞ
れ説明する。第２図は実施例の半導体メモリ回路の等価
回路図であり、第３図はそのパターンレイアウトを示し
た図である。いづれの図も実施例の半導体メモリ回路の
一部分であって交差部、メモリセル及びダミーセルを含
む一部分の領域に着目して示しである。これら図におい
て、８１　８１．８２及びＢ２はそれぞれビット線を示
し、Ｂ、及び巳、で一つのビット線対ＢＡそ構成し、Ｂ
２及びＧて一つのビット線対日。

を構成している。また、Ｍ　Ｗ　Ｎ−＋　、Ｍ　Ｗ　Ｎ
、ＭＷＮ＋、及びＭ　Ｗ　Ｎ　＋２はそれぞれワード線
（メモリワード線）を示し、ＤＷ、及びＤＷ２はそれぞ
れダミーワード線を示す。ビット線とメモリヮド線との
交点領域にはＭＣ，〜Ｍ　Ｃｈて示す８個分のメモ１ノ
セルを図示しである。また、ビット線対ＢＡとビット線
対日９とをワード線に治う方向に見たときビット線ＢＡ
に設けた交差部２１とビット線対Ｂ８に設けたダミーセ
ルＤＣ，及びＤＣ２とは、ワード線に１８つように略直
線上に耐雷しＣある。、なお、この実施例の場合はメモ
リセル及びダミーセルを１個のＭＣ３トランジスタ及び
１個のキャパシタで構成したものとしでいるが、その構
成はこれに限られるものではなく他の構成ても勿論良い
。

また、第３図を参照してレイアウトの実施例を説明すれ
ば以下の通りである。この実施例の場合は、各メモリワ
ード線及び各ダミーワード線をポリシリコンを以って構
成してあり、各ビット線の交差部を除いた部分は金属材
料を以って構成してあり、またそれぞれの交差部２１ヲ
構成する一方のビット線の一部分（図示例ではＢ、の交
差部）を金属材料を以って構成し、他方のビット線の一
部分（図示例では「の交差部）を拡散層を以って構成し
である。なお第３図において、３１で示すものはキャパ
シタ部であり、３３で示すものは金属材料と拡散層との
電気的な接続を行うコンククト部である。また第３図中
、囚の模様（交差斜線模様）で示した部分は拡散層のみ
存在する部分、口の模様（右下がり斜線模様）で示した
部分は拡散層と、金属材料またはポリシリコシとか積層
されている領域を示す。なお、レイアウト方法はこの例
に限られるものでなく他の好適なもので良いことは明ら
かである。

（発明の効果） 上述した説明からも明らかなように、この発明の半導体
メモリ回路によれば、選択ワード線（メモリワード線）
とダミーワード線とがビット線の交差部間にそれぞれ設
けられる構造になる。このためビット線のダミーセルま
での距離を従来の構成のものの１／４程度に出来るので
、と・ント線のビット線端部からメモリセルまでの距離
とダミーセルまでの距８％はぼ等しく出来る。従ってビ
ット線対の選択ワード線からビット線端部までのビット
線の時定数と、選択ダミーワード線からビット線端部ま
での時定数とをほぼ等しいものに出来るから、感知増幅
を高感度にかつ効率良く行うことが出来る。

また、ｗ４接するビット線対同志を見たとき一方のビッ
ト線対の交差部と他方のビット線対のダミーセルとがワ
ード線方向でほぼ直線上に配Ｎされた構成と出来る。ｍ
ち交差部を形成するに必要なビット線長分でダミーセル
を形成し無駄な領域を無くした構成に出来るので、小型
化された半導

【図面の簡単な説明】

第１図は、この発明の半導体メモリ回路の実施例の説明
に供する図であり、その一部を概略的に示す平面図、 第２図は、実施例の半導体メモリ回路の等価回路図 第３図は、実施例の半導体メモリ回路のレイアウト例を
示す図、 第４図は、従来の半導体メモリ回路の説明に供する平面
図である。 ２３Ｒ，２３Ｌ・・・ビット線対の端部２５・・・ダミ
ーセルの形成領域 ＭＷ、、〜ＭＷＮ　＋＋　・・・メモリワード線ＤＷ＋
　、ＤＷ２・・・ダミーワード線ＢＡ、Ｂｅ・・・ビッ
ト線対 ８　　　Ｂ４．８２．８２・・・ビット線ＭＯ１〜ＭＣ
ｈ・・・メモリセル ｏｃ＋、ｏｃ２・・・ダミーセル ３１・・・キャパシタ部、　　３３・・・コンタクト部
。 ０Ａ、０．・・・奇数番目のビット線対ＥＡ・・・偶数
番目のビット線対 σ；、σ刀、σ７．σπｔ　　ＥＡＩＩ　　ＥＡ２・・
・ビット線ＭＣｎ　（ＭＣ，〜ＭＣｅ　）−・・メモリ
セルＤＣ，，，（ＤＣＩ　〜ＤＣＩＣ＋）−・・ダミー
セル８、ｂ・・・メモリワード線 八〜Ｊ・・・ダミーワード線

Claims (3)

【特許請求の範囲】
1. （１）多数のビット線対、多数のワード線及び多数のメ
   モリセルを具えビット線対毎で両ビット線を所々交差さ
   せてあるツイストビット線方式の半導体メモリ回路にお
   いて、 各ビット線対毎に、ビット線の交差部と該交差部に隣接
   する交差部との間にそれぞれダミーセルを具えて成るこ
   と を特徴とする半導体メモリ回路。
2. （２）ビット線対の端部と該端部に最も近いビット線の
   交差部との間にメモリセルがある場合はこの間にもダミ
   ーセルをそれぞれ具える請求項１に記載の半導体メモリ
   回路。
3. （３）各ビット線対におけるビット線の交差部の配置及
   びダミーセルの配置が一つおきのビット線対では同じ配
   置とされており、かつ、隣接するビット線対同志を見た
   とき一方のビット線対の交差部と他方のビット線対のダ
   ミーセルとが前記ワード線方向でほぼ直線上に配置され
   ている請求項１又は２に記載の半導体メモリ回路。