JPS5856445A - 多層セラミツクパツケ−ジ - Google Patents
多層セラミツクパツケ−ジInfo
- Publication number
- JPS5856445A JPS5856445A JP56153968A JP15396881A JPS5856445A JP S5856445 A JPS5856445 A JP S5856445A JP 56153968 A JP56153968 A JP 56153968A JP 15396881 A JP15396881 A JP 15396881A JP S5856445 A JPS5856445 A JP S5856445A
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- JP
- Japan
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- resin
- multilayer wiring
- integrated circuit
- ceramic substrate
- heat sink
- Prior art date
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- Granted
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W40/00—Arrangements for thermal protection or thermal control
- H10W40/20—Arrangements for cooling
- H10W40/25—Arrangements for cooling characterised by their materials
- H10W40/251—Organics
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、多層セラミックパッケージの放熱効果を改讐
する構造に関する。
する構造に関する。
従来のこの種の多層セラミックパッケージは、１個以上
の半導体集積回路チップ間等を接続する多層配線層を有
する多層セラミック基板上に、半導体集積回路チップを
搭載して、集積回路で発生した熱は、基板を介してその
裏面に取付けた放熱器へ放散させる構造である。
の半導体集積回路チップ間等を接続する多層配線層を有
する多層セラミック基板上に、半導体集積回路チップを
搭載して、集積回路で発生した熱は、基板を介してその
裏面に取付けた放熱器へ放散させる構造である。
近年、半導体集積回路チップの高集積化、高速化に伴な
い、チップ１個当ヤの発熱量が増大し、チップの高密度
実装と相まりて、効果の良い放熱が重要な課題となプ、
上述の従来構造では熱放散が不充分である。さらにチッ
プの高密度実装に伴なって、パッケージの入出力端子数
が増加し、従来、多層セラミック基板の周辺に配置され
ていた入出力端子だけでは端子数が不足するため、基板
の裏面にも入出力端子を備える必要が生じている。
い、チップ１個当ヤの発熱量が増大し、チップの高密度
実装と相まりて、効果の良い放熱が重要な課題となプ、
上述の従来構造では熱放散が不充分である。さらにチッ
プの高密度実装に伴なって、パッケージの入出力端子数
が増加し、従来、多層セラミック基板の周辺に配置され
ていた入出力端子だけでは端子数が不足するため、基板
の裏面にも入出力端子を備える必要が生じている。
この結果、従来基板裏面に取付けられていた放熱器が取
付けられなくなるため、ますます十分な熱放散が得られ
ないことＫなる。以上のように１従来の多層セラミック
パッケージの構造では、熱放散性が不充分であ）、高集
積化された半導体集積回路チップを高密度実装すること
ができないという欠点がある。
付けられなくなるため、ますます十分な熱放散が得られ
ないことＫなる。以上のように１従来の多層セラミック
パッケージの構造では、熱放散性が不充分であ）、高集
積化された半導体集積回路チップを高密度実装すること
ができないという欠点がある。
本発明の目的は、熱放散効果がよく、発熱量の大きい半
導体集積回路チップを高密度実装可能な多層セラミック
パッケージを提供することにある。
導体集積回路チップを高密度実装可能な多層セラミック
パッケージを提供することにある。
又本発明の他の目的は、入出力端子を多数設けることが
できるバクケージ構造を提供するととＫある。
できるバクケージ構造を提供するととＫある。
本発明のパッケージは、半導体集積回路チップを多層配
線セラミック基板に搭載した多層セラミックパッケージ
において、前記多層配線セラミック基板の前記半導体集
積回路チップ搭載部にキャビティを形成し、該キャピテ
イ内に熱伝導性の絶縁物粉末を混入した流動性樹脂を充
てんし、該充てんされた樹脂上に放熱器を取付けたこと
を特徴とする。
線セラミック基板に搭載した多層セラミックパッケージ
において、前記多層配線セラミック基板の前記半導体集
積回路チップ搭載部にキャビティを形成し、該キャピテ
イ内に熱伝導性の絶縁物粉末を混入した流動性樹脂を充
てんし、該充てんされた樹脂上に放熱器を取付けたこと
を特徴とする。
次に、本発明について、図面を参照して詳細に説明する
。
。
第１図は、本発明の一実施例を示す断面図である。すな
わち、多層配線セラミック基板１０図中上面に放熱器２
を取付け、図中下面に入出力端子８が立設されている。
わち、多層配線セラミック基板１０図中上面に放熱器２
を取付け、図中下面に入出力端子８が立設されている。
多層配線セラミック基板ｌは、多層配線層１２を内蔵し
、多層配線層１２の所要個所は入出力端子８．集積回路
チップ４等に接続される。集積回路チップ４は、多層配
線セラミック基板ＩＫ穿設されたキャビティｌｌ内に収
容される。キャビティ１１内の集積回路チップ４の周囲
には、アルミナ（Ａ４０ｍ ）−ボロンナイトライド（
ＢＮ）等の熱伝導率の良好な絶縁物の粉末がフィーラー
としてシリコン樹脂又はエポキシ樹脂等圧混入された流
動性の樹脂５を流し込んで充てんする。樹脂６０図中上
面には放熱器２の下面を密着して取付ける。樹脂６の流
動性によりて密着させれば容易に良好な密着が得られる
。放熱′Ｉ＃２の下面はチップ４とできるだけ接近する
ことが望ましい。また、放熱器２は放熱用のフィン２１
を有する。放熱器２Ｆｉ、一体でなく個々に分割したも
のであってもよく、フィン２１の形状は任意である。
、多層配線層１２の所要個所は入出力端子８．集積回路
チップ４等に接続される。集積回路チップ４は、多層配
線セラミック基板ＩＫ穿設されたキャビティｌｌ内に収
容される。キャビティ１１内の集積回路チップ４の周囲
には、アルミナ（Ａ４０ｍ ）−ボロンナイトライド（
ＢＮ）等の熱伝導率の良好な絶縁物の粉末がフィーラー
としてシリコン樹脂又はエポキシ樹脂等圧混入された流
動性の樹脂５を流し込んで充てんする。樹脂６０図中上
面には放熱器２の下面を密着して取付ける。樹脂６の流
動性によりて密着させれば容易に良好な密着が得られる
。放熱′Ｉ＃２の下面はチップ４とできるだけ接近する
ことが望ましい。また、放熱器２は放熱用のフィン２１
を有する。放熱器２Ｆｉ、一体でなく個々に分割したも
のであってもよく、フィン２１の形状は任意である。
また、入出力端子８は、ビン状であっても良く、又は単
なるリードであっても良い。或はコネクタに接続する電
極に形成しても曳い、またキャビティ１１および搭載チ
ップ４は１個であっても良い。
なるリードであっても良い。或はコネクタに接続する電
極に形成しても曳い、またキャビティ１１および搭載チ
ップ４は１個であっても良い。
本実施例では、半導体集積回路チップ４０発熱は、熱伝
導の良い樹脂６を介して放熱器２に伝導され、フィン２
１を介して空中へ放散されるから、十分な熱放散特性を
得ることができる効果を有する。また、入出力端子８は
、セラミック基板１の裏面に設けられているから、多数
個設けることが可能である。従って、発熱量の大きいチ
ップを高密度で実装することが可能となる。
導の良い樹脂６を介して放熱器２に伝導され、フィン２
１を介して空中へ放散されるから、十分な熱放散特性を
得ることができる効果を有する。また、入出力端子８は
、セラミック基板１の裏面に設けられているから、多数
個設けることが可能である。従って、発熱量の大きいチ
ップを高密度で実装することが可能となる。
第２図は、本発明の他の実施例を示す断面図で１１は制
御回路１２から与えられる選択信号１０８によりて上記
両入力を択一的に選択出力する。該出力信号１０９は図
示されない演算回路等へ送られ、また前記レジスタ２へ
入力させることができる。制御回路１２は、主として記
憶装置８および４の書込み、読出しを制御する回路であ
シ、書込み信号１０２と選択信号１０８を出力する。
御回路１２から与えられる選択信号１０８によりて上記
両入力を択一的に選択出力する。該出力信号１０９は図
示されない演算回路等へ送られ、また前記レジスタ２へ
入力させることができる。制御回路１２は、主として記
憶装置８および４の書込み、読出しを制御する回路であ
シ、書込み信号１０２と選択信号１０８を出力する。
次に１本実施例の動作について説明する。記憶装置８へ
の書込みアドレスはアドレスレジスタ１にセットされ、
書込みデータ１１０は図示されない演算回路からデータ
レジスタ２にセットされる。
の書込みアドレスはアドレスレジスタ１にセットされ、
書込みデータ１１０は図示されない演算回路からデータ
レジスタ２にセットされる。
記憶装置８は、アドレスレジスタ１で指定された番地に
データレジスタ２の出力を書込む。書込み信号１０２は
制御回路１２から１マシンサイクル期間与えられる。従
って、記憶装置８は、エラーの有無に拘わらず、書込み
信号１０２が与えられるごとに書込み動作を行なう。一
方、予備記憶装置４は、常時は前記書込み信号１０２よ
り１マシンサイクル遅れた書込信号１０８（１０５）に
よりて薔込み動作を行ない、記憶装置８が記憶する能で
ある。発熱蓋の多いチップを高密度に実装することが可
能となる。
データレジスタ２の出力を書込む。書込み信号１０２は
制御回路１２から１マシンサイクル期間与えられる。従
って、記憶装置８は、エラーの有無に拘わらず、書込み
信号１０２が与えられるごとに書込み動作を行なう。一
方、予備記憶装置４は、常時は前記書込み信号１０２よ
り１マシンサイクル遅れた書込信号１０８（１０５）に
よりて薔込み動作を行ない、記憶装置８が記憶する能で
ある。発熱蓋の多いチップを高密度に実装することが可
能となる。
第１図は本発明の一夾ＩＩｉ例を示す断面図、第２図は
本発明の他の実施例を示す断面図である。 図において、ｌ・・・多層配線セフミック基板、２・・
・放熱器、８・・・入出力端子、４・・・半導体集積回
路チップ、６・・・熱伝導性の良い樹脂、１１・・・キ
ャビティ、１２・・・多層配線層、１８・・・枠、２１
・・・フィン０ 代理人 弁理士住田俊宗
本発明の他の実施例を示す断面図である。 図において、ｌ・・・多層配線セフミック基板、２・・
・放熱器、８・・・入出力端子、４・・・半導体集積回
路チップ、６・・・熱伝導性の良い樹脂、１１・・・キ
ャビティ、１２・・・多層配線層、１８・・・枠、２１
・・・フィン０ 代理人 弁理士住田俊宗
Claims (1)
- 【特許請求の範囲】 （１）半導体集積回路テップを多層配線セラミック基板
に搭載した多層セラミックパッケージにおいて、前記多
層配線セラミック基板の前記半導体集積回路チップ搭載
部にキャビティを形成し、該キャビティ内に熱伝導性の
絶縁物粉末を混入した流動性樹脂を充てんし、該充てん
され九樹脂上に放熱器を取付けたことを特徴とする多層
セラミックパッケージ。 （２、特許請求の範囲第１項記載の多層セラミックパッ
ケージにおいて、前記キャビティは、前記多層配線セラ
ミック基板の前記半導体集積回路チップ搭載部の周囲に
設は九枠によって形成されたことを特徴とするもの。 （３）特許請求の範囲第１項又は第２項記載の多層セラ
ミックパッケージにおいて、前記多層配線セラミック基
板は、複数のキャビティを有し複数の半導体乗積回路を
搭載することを特徴とするもの。 （４）ｔ￥ｊｐｌｆ請求の範囲第８項記載の多層セラミ
ックパッケージにおいて、前記多層配線セラミック基板
の裏面に多数の入出力端子を設けたことを特徴とするも
の。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153968A JPS5856445A (ja) | 1981-09-30 | 1981-09-30 | 多層セラミツクパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153968A JPS5856445A (ja) | 1981-09-30 | 1981-09-30 | 多層セラミツクパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856445A true JPS5856445A (ja) | 1983-04-04 |
| JPS6151427B2 JPS6151427B2 (ja) | 1986-11-08 |
Family
ID=15574001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56153968A Granted JPS5856445A (ja) | 1981-09-30 | 1981-09-30 | 多層セラミツクパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856445A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129158A (ja) * | 1984-07-20 | 1986-02-10 | Hitachi Ltd | 半導体装置 |
| FR2570383A1 (fr) * | 1984-09-20 | 1986-03-21 | Nec Corp | Composition stable conductrice de la chaleur et bloc de dispositif semi-conducteur dans lequel cette composition est utilisee |
| JPS61237457A (ja) * | 1985-04-12 | 1986-10-22 | レイモンド ジ−ン クリフオ−ド ア−タス | 吸熱器 |
| US5184211A (en) * | 1988-03-01 | 1993-02-02 | Digital Equipment Corporation | Apparatus for packaging and cooling integrated circuit chips |
| US5285559A (en) * | 1992-09-10 | 1994-02-15 | Sundstrand Corporation | Method and apparatus for isolating electronic boards from shock and thermal environments |
-
1981
- 1981-09-30 JP JP56153968A patent/JPS5856445A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129158A (ja) * | 1984-07-20 | 1986-02-10 | Hitachi Ltd | 半導体装置 |
| FR2570383A1 (fr) * | 1984-09-20 | 1986-03-21 | Nec Corp | Composition stable conductrice de la chaleur et bloc de dispositif semi-conducteur dans lequel cette composition est utilisee |
| JPS61237457A (ja) * | 1985-04-12 | 1986-10-22 | レイモンド ジ−ン クリフオ−ド ア−タス | 吸熱器 |
| US5184211A (en) * | 1988-03-01 | 1993-02-02 | Digital Equipment Corporation | Apparatus for packaging and cooling integrated circuit chips |
| US5285559A (en) * | 1992-09-10 | 1994-02-15 | Sundstrand Corporation | Method and apparatus for isolating electronic boards from shock and thermal environments |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6151427B2 (ja) | 1986-11-08 |
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