JPS5857692A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS5857692A JPS5857692A JP56155098A JP15509881A JPS5857692A JP S5857692 A JPS5857692 A JP S5857692A JP 56155098 A JP56155098 A JP 56155098A JP 15509881 A JP15509881 A JP 15509881A JP S5857692 A JPS5857692 A JP S5857692A
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- capacitor
- semiconductor memory
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリ、特にワン・トランジスターダイ
ナミック形の半導体メモリに関する。
ナミック形の半導体メモリに関する。
ワン・トランジスターダイナミック形の半導体メモリが
実用に供されつつあり、例えば、”Ｉ ＥＥＥＪＯＵＲ
ＮＡＬ ＯＩｉ’ ８０ＬＩＤ−８ＴＡＴＩＣＣＩＲＣ
ＵＩＴＳ、ＶＯＬ。
実用に供されつつあり、例えば、”Ｉ ＥＥＥＪＯＵＲ
ＮＡＬ ＯＩｉ’ ８０ＬＩＤ−８ＴＡＴＩＣＣＩＲＣ
ＵＩＴＳ、ＶＯＬ。
５Ｃ−１５，ＮＯ，２，ＡＰＲＩＬ １９ Ｂ ＯＡ６
４ ｋｂｉｔ ＭＯ８Ｄｙｎｍｍｌｃ ＲＡＭ ｗｉｔ
ｈ Ｎｏｖｅｌ Ｍｅｍｏｒｙ Ｃａｐａｃｉｔｏｒ”
等として提案がなされている。この梅の半導体メモリは
一方のビット線（ＢＬ）につながるメモリセル（１つの
トランジスタおよびこれと対をなすコンデンサからなる
）と、該トランジスタをオン・オフするワード線（ＷＬ
）と、前記一方のビット１ｌｌ（ＢＬ）と対をなす他方
のピッ）Ｍ（ＢＬ）と、該ビット線（ＢＬ）につながる
ダミーセル（コンデンサからなる）と、該コンデンサに
接続するダミーワードＭ （ＤＷＬ ）等からなる（後
述）、このような半導体メモリにおいても通常のセンス
アンプが、前記ビット線（ＢＬ、ＢＬ）の対電に設けら
れ、両線間の差電圧を増幅して読出しデータとなす。こ
の差電圧は予め定めた一定の基準電圧とレベル比較され
、その高低に応じてデータ゛１”又は′”０″′を読み
出す。ところがその差電圧がそのデータ゛１″又は１％
ＯＩＩに応じて固定の２値レベルをとるとは限らない
。その主たる要因は電源電圧変動である。このような電
源電圧変動があると、後述の理由によりピッ）線（ＢＬ
）および（ＢＬ）の充電レベルが規定の値からずれてし
甘うことになる。この結果、誤ったデータの読出しがな
されてし甘う。然しこの様な電源電圧変動は不可避であ
り、これに対処して前記誤データの読出しを未然に防止
することが必要である。
４ ｋｂｉｔ ＭＯ８Ｄｙｎｍｍｌｃ ＲＡＭ ｗｉｔ
ｈ Ｎｏｖｅｌ Ｍｅｍｏｒｙ Ｃａｐａｃｉｔｏｒ”
等として提案がなされている。この梅の半導体メモリは
一方のビット線（ＢＬ）につながるメモリセル（１つの
トランジスタおよびこれと対をなすコンデンサからなる
）と、該トランジスタをオン・オフするワード線（ＷＬ
）と、前記一方のビット１ｌｌ（ＢＬ）と対をなす他方
のピッ）Ｍ（ＢＬ）と、該ビット線（ＢＬ）につながる
ダミーセル（コンデンサからなる）と、該コンデンサに
接続するダミーワードＭ （ＤＷＬ ）等からなる（後
述）、このような半導体メモリにおいても通常のセンス
アンプが、前記ビット線（ＢＬ、ＢＬ）の対電に設けら
れ、両線間の差電圧を増幅して読出しデータとなす。こ
の差電圧は予め定めた一定の基準電圧とレベル比較され
、その高低に応じてデータ゛１”又は′”０″′を読み
出す。ところがその差電圧がそのデータ゛１″又は１％
ＯＩＩに応じて固定の２値レベルをとるとは限らない
。その主たる要因は電源電圧変動である。このような電
源電圧変動があると、後述の理由によりピッ）線（ＢＬ
）および（ＢＬ）の充電レベルが規定の値からずれてし
甘うことになる。この結果、誤ったデータの読出しがな
されてし甘う。然しこの様な電源電圧変動は不可避であ
り、これに対処して前記誤データの読出しを未然に防止
することが必要である。
従って本発明の目的は電源電圧変動があったとしても常
に正し７いｒ−りの読出しが行なえるワン・トランジス
ターダイナミック形の半導体メモリを提案することであ
る。
に正し７いｒ−りの読出しが行なえるワン・トランジス
ターダイナミック形の半導体メモリを提案することであ
る。
上記目的に従い本発明は、ダミーセル内のコンデンサの
−ｉ４全４ヲするビット線の電位そのものから直接該コ
ンデンサの他端を充電するようにしたことを特徴とする
ものである。
−ｉ４全４ヲするビット線の電位そのものから直接該コ
ンデンサの他端を充電するようにしたことを特徴とする
ものである。
以下図面に従って本発明を説明する。
第１図は本発明が適用さｊ、る一般的なワン・トランジ
スターダイナミック形の半導体メモリを示す回路図であ
る。本図において、Ｃ１１およびＱ１５はワン・）・ラ
ンシスターダイナミック形のメモリセルを構成するコン
デンサおよびトランジスタである。このコンデンサＣ１
１に対する光ＴＭ、の有無に応じて記憶データの１”、
゛（ビ′が５ｙ捷る。トランジスタＱ＋５の一端はピッ
） ＋ＷＩ Ｂ １４ ’ｌ’−接ｋ Ｉ−・・ピッｌ
−５ＢＬ、の先端はセンスアンｆＳＡ、に至る。ビット
線に対するワード＆ＷＬはｌ・ランシスタＱ１５のデー
トに結ばれている。ヒンスアンプＳＡ１を挾んでピッ）
純ＢＬ１が布組さｉｚｚその先端にはダミーセルＤＣが
配設さ７１．る。ダミーセル内Ｃ内にはコンデンサＣＩ
２が設けられており、その他端は、ダミーワード１ＤＷ
Ｌを介してトランジスタＱ６およびＱ７の中間接続点に
結ばれる。
スターダイナミック形の半導体メモリを示す回路図であ
る。本図において、Ｃ１１およびＱ１５はワン・）・ラ
ンシスターダイナミック形のメモリセルを構成するコン
デンサおよびトランジスタである。このコンデンサＣ１
１に対する光ＴＭ、の有無に応じて記憶データの１”、
゛（ビ′が５ｙ捷る。トランジスタＱ＋５の一端はピッ
） ＋ＷＩ Ｂ １４ ’ｌ’−接ｋ Ｉ−・・ピッｌ
−５ＢＬ、の先端はセンスアンｆＳＡ、に至る。ビット
線に対するワード＆ＷＬはｌ・ランシスタＱ１５のデー
トに結ばれている。ヒンスアンプＳＡ１を挾んでピッ）
純ＢＬ１が布組さｉｚｚその先端にはダミーセルＤＣが
配設さ７１．る。ダミーセル内Ｃ内にはコンデンサＣＩ
２が設けられており、その他端は、ダミーワード１ＤＷ
Ｌを介してトランジスタＱ６およびＱ７の中間接続点に
結ばれる。
トランジスタＱ７のダー）・にはダミーワード緋制御係
号湧■、＊が印加される。同様の構成が多数段に亘って
形成されており、そのｎ番目について例示している。す
なわちセンスアンゾＳＡｎを中心とする系統である。又
、ワードｉＷＬとダミーワード線り込ｔの対は、この他
にも多数段に亘って形成されるが図示しない。動作につ
いては次に説明する。
号湧■、＊が印加される。同様の構成が多数段に亘って
形成されており、そのｎ番目について例示している。す
なわちセンスアンゾＳＡｎを中心とする系統である。又
、ワードｉＷＬとダミーワード線り込ｔの対は、この他
にも多数段に亘って形成されるが図示しない。動作につ
いては次に説明する。
第２Ａ図および第２Ｂ図は第１図に示した半導体メモリ
の動作説明に用いる波形図であり、第２Ａ図はデーラダ
ｔＯ″の読出しの場合、第２Ｂ図はデータ“′１′″の
読出しの場合についての波形図である。第２Ａ図におい
て、時刻ｔ１以前においてビット線チャージアップ信号
ＢＣが高電位電源電圧■ｃｃ以上のレベル（より正確に
は■ｃｏ十■ｔｈ十α、以下Ｖ。Ｃ＊とする）にあり、
第１図のトランジスタＱｌｌ ＊ Ｑ１２ 、Ｑａ等は
オンになっている。ここに、ピッ）ｉＢＬおよびＢＩ、
（第１図のＢＬｌ・・・ＢＬｎ およびＢＩ４−ＢＬ
ｎ ｆ総称したものに相当）、ならびにダミーワード線
ＤＷＬを例えば５ｖの高電位電源電圧ｖｃｃまで充電し
ておく。ここで、時刻ｔ１において当該ビット線および
ワード線が選択さ扛たとすると、信号ＢＣは低′市位電
源電圧Ｖ、８のレベルに切り替わる。又、ワード線ＷＬ
は■。−レベルへ向い、ダミーワード線制御信号ＤｗＬ
本ハ■ｏｅのレベルへ向い、ダミーワードｉ ＤＷＬ
ハｖ８゜のレベルへ向う。第２Ａ図の波形図はデータ“
０″の読出しについて描いているから、例えばメモリセ
ル（Ｑ＋ｓ ｒ Ｃｏ ）についてみると、そのノード
ＷＬが■ｃｏ＊のレベルに向い、トランジスタＱｌｓが
オンに攻ると、ビット線ＢＬ、に光電されていた電圧■
ｃｃの電荷は、該コンデンサＣ１１に流庇込む・第２Ａ
図の時刻ｔ１からしばらくしてビット線ＢＬの市；位が
下降しているのはこのためである。
の動作説明に用いる波形図であり、第２Ａ図はデーラダ
ｔＯ″の読出しの場合、第２Ｂ図はデータ“′１′″の
読出しの場合についての波形図である。第２Ａ図におい
て、時刻ｔ１以前においてビット線チャージアップ信号
ＢＣが高電位電源電圧■ｃｃ以上のレベル（より正確に
は■ｃｏ十■ｔｈ十α、以下Ｖ。Ｃ＊とする）にあり、
第１図のトランジスタＱｌｌ ＊ Ｑ１２ 、Ｑａ等は
オンになっている。ここに、ピッ）ｉＢＬおよびＢＩ、
（第１図のＢＬｌ・・・ＢＬｎ およびＢＩ４−ＢＬ
ｎ ｆ総称したものに相当）、ならびにダミーワード線
ＤＷＬを例えば５ｖの高電位電源電圧ｖｃｃまで充電し
ておく。ここで、時刻ｔ１において当該ビット線および
ワード線が選択さ扛たとすると、信号ＢＣは低′市位電
源電圧Ｖ、８のレベルに切り替わる。又、ワード線ＷＬ
は■。−レベルへ向い、ダミーワード線制御信号ＤｗＬ
本ハ■ｏｅのレベルへ向い、ダミーワードｉ ＤＷＬ
ハｖ８゜のレベルへ向う。第２Ａ図の波形図はデータ“
０″の読出しについて描いているから、例えばメモリセ
ル（Ｑ＋ｓ ｒ Ｃｏ ）についてみると、そのノード
ＷＬが■ｃｏ＊のレベルに向い、トランジスタＱｌｓが
オンに攻ると、ビット線ＢＬ、に光電されていた電圧■
ｃｃの電荷は、該コンデンサＣ１１に流庇込む・第２Ａ
図の時刻ｔ１からしばらくしてビット線ＢＬの市；位が
下降しているのはこのためである。
その落ち込みはΔＶＢＬで示される。
一方、ダミーセルＤＣ側についてみると、時刻ｔ１以後
においてダミーワーＰ線■乱の電位が下降するから、コ
ンデンサＣ１２に介してビット線「ｔの電位も落ち込ん
でしまう。この落ち込みは第２Ａ図のΔ■几で示される
。ここで前記ΔＶＢＬと該ΔＶＢＬについて試算してみ
る。先ず、ビット餅の答開′（通常ＢＬも「ｔも共に同
じ容量である）’ｋｃａｈとし、メモリセルのコンデン
サＣ１□の容量分Ｃ８，１とし、ダミーセルＤＣにおけ
るコンデンザＣ１＋□の容量をＣ６１□とする。通常は
Ｃ９１□−２ＣＣ１、に設定しである。センスアンプＳ
Ａ＋による読出しが、即述の基準電圧との関連で、円滑
に行方えるようにするためである。コンデンサＣ１ｌが
ビット緋Ｂ Ｌから吸収する電荷量をＱＣＩ＋とすると
、Ｑｃ＋ □−ｒ ＶＢＬ Ｘ ＣＣＩ にＶｃｃ Ｘ
Ｃｃ＋ ＋ （１）である。従って前記電圧Δ■１
は となる。又、ダミーセルＤＣに関してみると、コンデン
サＣ１□がダミーワード線ＤＷＬ （その電圧はＶＤＷ
Ｌ ）より吸収する電荷量をＱ。１２とすると、Ｑｃ＋
２”’；Ｖｏｗｔ、ｘＣｃｔ２＝ＶｃｃｘＣｃｔｚ
（３）であり、従って前記重圧ΔＶｎは 上記（２）式および（４）式からして 後にセンスアンプＳＡによって増幅される。すなわちＬ
Ｅ（ラッチイネーブル）信号（第２Ａ図参照）が第１図
のトランジスタＱ８に印加されると、第１図のトランジ
スタＱｌｓおよびＣ１４はアクティブになり、ピッＨ５
！ＢＬ、れの差１１圧（上記第２Ａ図の時刻ｔ２以降に
示される。かぐしてセンスアンプからのデータの読出（
〜がなされる（ただし読出し出力線は図示していない）
。データ゛１”を読み出す場合にも同様の操作が行なわ
ｊｌ、第２Ｂ図に図解する如くである。データ゛′１＃
０８合は、メモリセル内のコンデンサは充［、（Ｖｏｏ
）されている状態であるから、ピッ）ｌｄＢＬｌからコ
ンデンサＣ１１への電荷の移動はなく、第２Ｂ図に示す
とおり、ビット緑ＢＬの電位は■。０の１１である。こ
の場合のピッ）ｉＢＴ、、ＢＬＯ差電圧は時刻ｔ２以降
において、第２Ａ図の場合と逆転した状態で増幅きれる
。
においてダミーワーＰ線■乱の電位が下降するから、コ
ンデンサＣ１２に介してビット線「ｔの電位も落ち込ん
でしまう。この落ち込みは第２Ａ図のΔ■几で示される
。ここで前記ΔＶＢＬと該ΔＶＢＬについて試算してみ
る。先ず、ビット餅の答開′（通常ＢＬも「ｔも共に同
じ容量である）’ｋｃａｈとし、メモリセルのコンデン
サＣ１□の容量分Ｃ８，１とし、ダミーセルＤＣにおけ
るコンデンザＣ１＋□の容量をＣ６１□とする。通常は
Ｃ９１□−２ＣＣ１、に設定しである。センスアンプＳ
Ａ＋による読出しが、即述の基準電圧との関連で、円滑
に行方えるようにするためである。コンデンサＣ１ｌが
ビット緋Ｂ Ｌから吸収する電荷量をＱＣＩ＋とすると
、Ｑｃ＋ □−ｒ ＶＢＬ Ｘ ＣＣＩ にＶｃｃ Ｘ
Ｃｃ＋ ＋ （１）である。従って前記電圧Δ■１
は となる。又、ダミーセルＤＣに関してみると、コンデン
サＣ１□がダミーワード線ＤＷＬ （その電圧はＶＤＷ
Ｌ ）より吸収する電荷量をＱ。１２とすると、Ｑｃ＋
２”’；Ｖｏｗｔ、ｘＣｃｔ２＝ＶｃｃｘＣｃｔｚ
（３）であり、従って前記重圧ΔＶｎは 上記（２）式および（４）式からして 後にセンスアンプＳＡによって増幅される。すなわちＬ
Ｅ（ラッチイネーブル）信号（第２Ａ図参照）が第１図
のトランジスタＱ８に印加されると、第１図のトランジ
スタＱｌｓおよびＣ１４はアクティブになり、ピッＨ５
！ＢＬ、れの差１１圧（上記第２Ａ図の時刻ｔ２以降に
示される。かぐしてセンスアンプからのデータの読出（
〜がなされる（ただし読出し出力線は図示していない）
。データ゛１”を読み出す場合にも同様の操作が行なわ
ｊｌ、第２Ｂ図に図解する如くである。データ゛′１＃
０８合は、メモリセル内のコンデンサは充［、（Ｖｏｏ
）されている状態であるから、ピッ）ｌｄＢＬｌからコ
ンデンサＣ１１への電荷の移動はなく、第２Ｂ図に示す
とおり、ビット緑ＢＬの電位は■。０の１１である。こ
の場合のピッ）ｉＢＴ、、ＢＬＯ差電圧は時刻ｔ２以降
において、第２Ａ図の場合と逆転した状態で増幅きれる
。
ところで問題は、既述した電源電圧変動（通常は４．５
ｖ〜５．５Ｖ）に対し７ても、常に正しいデーダ’ １
” ” ０”を読み出、ざるか、ということである。
ｖ〜５．５Ｖ）に対し７ても、常に正しいデーダ’ １
” ” ０”を読み出、ざるか、ということである。
第３図は第１図の半導体メモリにおいて電源電圧変動が
生じた場合における動作を説明するために用いる波形図
であり、図の読み万は第２Ａ、第８図の場合と同じであ
る。この波形図において電源電圧変動はＶ、、ｃｌΔｖ
ｏｏとして図解されており、特に電源電圧Ｖ。。がｖ、
：ｃｊ：ｔ）Δ”ｃｃだけ上昇した場合を示している。
生じた場合における動作を説明するために用いる波形図
であり、図の読み万は第２Ａ、第８図の場合と同じであ
る。この波形図において電源電圧変動はＶ、、ｃｌΔｖ
ｏｏとして図解されており、特に電源電圧Ｖ。。がｖ、
：ｃｊ：ｔ）Δ”ｃｃだけ上昇した場合を示している。
ここで特に注目すべきことは電源電圧Ｖｃｃの上昇（下
降の場合も同様）Δｖｏ。
降の場合も同様）Δｖｏ。
に対し、ダミーワード線ＤＷＬの電位は迅速に追従し共
にΔ■ｃｅ分上昇しているのに対し、ビットａＢＬ、Ｂ
Ｌの電位は極めて緩慢にしか反応してい（９） ないことである。この反応の違いにより、（ＢＬ。
にΔ■ｃｅ分上昇しているのに対し、ビットａＢＬ、Ｂ
Ｌの電位は極めて緩慢にしか反応してい（９） ないことである。この反応の違いにより、（ＢＬ。
１１・）とＤＷＬとの間にはΔＶなる差電圧が生じてし
まう。このような状態下で、時刻ｔ１においてメモリ選
択（データ′°０”の読出し）があると、第２Ａ図と異
なった様子を呈する。つ捷ｈ、第２Ａ図における１１−
１．間のＢＬ、ＢＬの′電位と第３図における１１−１
．間のＢＩ３．］’３Ｌの′電位と全比較すると、両者
の間に差ができてしまう。
まう。このような状態下で、時刻ｔ１においてメモリ選
択（データ′°０”の読出し）があると、第２Ａ図と異
なった様子を呈する。つ捷ｈ、第２Ａ図における１１−
１．間のＢＬ、ＢＬの′電位と第３図における１１−１
．間のＢＩ３．］’３Ｌの′電位と全比較すると、両者
の間に差ができてしまう。
ところで、既述したＩＩ Ｉ ＩＩ ｌ”Ｏ″判別だめ
の基１主の電位がその１■ｃｏに接近してくるとパビ°
′０＃の判別が誤ってなされてし゛まうことがある。
の基１主の電位がその１■ｃｏに接近してくるとパビ°
′０＃の判別が誤ってなされてし゛まうことがある。
こｊ、全数式で表わすと、＾１ｆ記ΔＶＩＩＬおよびΔ
ＶＩＩＬは次の如く示される。メモリセル内のコンデン
サｅｌｌに流几込む電荷量ＱｃＢは Ｑｃ＋ｓ＃ＶＢ■、ｘｃＣ１ｌ＝ｖＣＣｘｃＣ１１（６
）であｐ１ΔｖＢＬは となる。一方、ダミーセルＤＣ内のコンデンサＣｔｔに
ついてみると、ダミーワード線ＤｗＩ、がらこれに流れ
込む電荷量ＱＣ＋２は、 Ｑｏ１□＝ｖＤｗＬｘＣｃ１□＝（ｖｃｃ十ΔＶｃｃ）
×ｃｃ ｌ ２ （８）となり、ΔＶＢＬは となる。そこで、上記（７）式および（９）式を見比べ
ると、ΔＶＢＬに２７０分の誤差が含捷れでしまうこと
が分る。このΔｖｃ０分の誤差がデータの誤読出そこで
本発明は何らかの手段で、ダミーロード線ＤＷＬの電位
も、ビット線Ｂ Ｌ 、 Ｂ Ｉ、の電位も共に電源電
圧の変動と全く同一歩調で変動するようにし、第３図に
示した差電圧ΔＶの生成をＷ「さないようにする。
ＶＩＩＬは次の如く示される。メモリセル内のコンデン
サｅｌｌに流几込む電荷量ＱｃＢは Ｑｃ＋ｓ＃ＶＢ■、ｘｃＣ１ｌ＝ｖＣＣｘｃＣ１１（６
）であｐ１ΔｖＢＬは となる。一方、ダミーセルＤＣ内のコンデンサＣｔｔに
ついてみると、ダミーワード線ＤｗＩ、がらこれに流れ
込む電荷量ＱＣ＋２は、 Ｑｏ１□＝ｖＤｗＬｘＣｃ１□＝（ｖｃｃ十ΔＶｃｃ）
×ｃｃ ｌ ２ （８）となり、ΔＶＢＬは となる。そこで、上記（７）式および（９）式を見比べ
ると、ΔＶＢＬに２７０分の誤差が含捷れでしまうこと
が分る。このΔｖｃ０分の誤差がデータの誤読出そこで
本発明は何らかの手段で、ダミーロード線ＤＷＬの電位
も、ビット線Ｂ Ｌ 、 Ｂ Ｉ、の電位も共に電源電
圧の変動と全く同一歩調で変動するようにし、第３図に
示した差電圧ΔＶの生成をＷ「さないようにする。
第４図は本発明によって達成される半導体メモリ内の動
作を説明するために用いる波形図であり、その読み方は
第２Ａ、２Ｂおよび３図の場合と同じである。今、時刻
を皿 より以前で図示する如く電源電圧ｖｃｏがステッ
プ状に変動（−１＝昇）Ｉ−たとしても、第４図に示す
とおり、Ｄ−乱’ ｌ ＯＬ 、 ＢＩＪは一体になっ
て全く同一歩調で変化することになる。
作を説明するために用いる波形図であり、その読み方は
第２Ａ、２Ｂおよび３図の場合と同じである。今、時刻
を皿 より以前で図示する如く電源電圧ｖｃｏがステッ
プ状に変動（−１＝昇）Ｉ−たとしても、第４図に示す
とおり、Ｄ−乱’ ｌ ＯＬ 、 ＢＩＪは一体になっ
て全く同一歩調で変化することになる。
このようになれば、第３図の差ＭＩＦＦΔＶは生ぜず、
時刻１．以後において第２Ａ図と全く同じチャートで、
電圧が移り変わることになる。つまり、電源電圧変動の
有無に拘らずビット（＠３Ｌ、Ｂ■、の電位は定められ
たチャート上を動くことになる。
時刻１．以後において第２Ａ図と全く同じチャートで、
電圧が移り変わることになる。つまり、電源電圧変動の
有無に拘らずビット（＠３Ｌ、Ｂ■、の電位は定められ
たチャート上を動くことになる。
これは電源電圧変動によってデータの誤読出しが生じな
いことを意味する。
いことを意味する。
第５図は第４図に示しだ動作波形を得ることのできる本
発明に係る半導体メモリを示す回路図である。本図にお
いて、第」図と同一の参照記号が付された構成要素は共
に同一である。従って、ダミーセルＤσの構成が特に変
更された部分となる。
発明に係る半導体メモリを示す回路図である。本図にお
いて、第」図と同一の参照記号が付された構成要素は共
に同一である。従って、ダミーセルＤσの構成が特に変
更された部分となる。
このダミーセルＤＣ’内において、コンデンサ自２゜Ｃ
ｎ２等はそのまま従来どおりであるが、各コンデンサに
トランジスタＱｌｓ ＋ Ｑ１７、トランジスタＱ ｒ
Ｌ６Ｑｎ７等が付加され、第４図のダミーワード線ＤＷ
Ｌは除去された。第４図においてダミーワード線ＤＷＬ
をＤｗＬ／と表示したのはこのためであ勺、実際電位が
その■ル′で示された電位と等価になる。又、第１図の
ダミーワード線制御信号ＤＷＬ ＊は、新たなトランジ
スタＱ１ｙ＋Ｑｎ７等の各ダートに共通に印加される。
ｎ２等はそのまま従来どおりであるが、各コンデンサに
トランジスタＱｌｓ ＋ Ｑ１７、トランジスタＱ ｒ
Ｌ６Ｑｎ７等が付加され、第４図のダミーワード線ＤＷ
Ｌは除去された。第４図においてダミーワード線ＤＷＬ
をＤｗＬ／と表示したのはこのためであ勺、実際電位が
その■ル′で示された電位と等価になる。又、第１図の
ダミーワード線制御信号ＤＷＬ ＊は、新たなトランジ
スタＱ１ｙ＋Ｑｎ７等の各ダートに共通に印加される。
さらに又、第１図のＢＣ信号も、新たなトランジスタＱ
ｌｓ ＋ Ｑｎａ等の各ｙ−トに共通に印加される。な
おその新た々トランジスタＱ１７゜Ｑｎ７等は、第１図
のトランジスタＱ７と実質的に等価である。そうすると
、新たなトランジスタＱｒｇ ＋ Ｑｎ６等の機能に注
目しなければならない。
ｌｓ ＋ Ｑｎａ等の各ｙ−トに共通に印加される。な
おその新た々トランジスタＱ１７゜Ｑｎ７等は、第１図
のトランジスタＱ７と実質的に等価である。そうすると
、新たなトランジスタＱｒｇ ＋ Ｑｎ６等の機能に注
目しなければならない。
従来（第１図参照）、コンデンサＣＩ ２ ＋ Ｃｎ２
の他端（各一端はビット線ＢＬｌ、■３ＬｎＶＣＭｊ：
続）に対し、トランジスタＱ６を介し、電源電圧Ｖ［、
ｃを供給していたのを改め、本発明では（第５図か照）
ビット線ＢＬ＋＋口Ｌｎの充電電圧外。を、トランジス
タＱ１６ ｒ Ｑｎ６ ヲＢ山して、これらコンデンサ
ＣＩ□。
の他端（各一端はビット線ＢＬｌ、■３ＬｎＶＣＭｊ：
続）に対し、トランジスタＱ６を介し、電源電圧Ｖ［、
ｃを供給していたのを改め、本発明では（第５図か照）
ビット線ＢＬ＋＋口Ｌｎの充電電圧外。を、トランジス
タＱ１６ ｒ Ｑｎ６ ヲＢ山して、これらコンデンサ
ＣＩ□。
Ｃｎ２の他端に供給することとした。そうすると、／
−）’ Ｑ 、 （Ｅ）の電位（従来のダミーワー
ド線迅乱の電位、すなわち第４図のＤＭ、’相当の′ｆ
に位）は必ずビット線Ｂ Ｌ Ｈ＋ Ｉ’ Ｌｎの’ｒ
ｗ位に追従して動くことにカリ、第４図に示した不都合
な差電圧ΔＶの発生を許さないことになる。このような
考る容量（寄生容筒）とビット線−ｎｉ、□１．五□に
伺帯もビット線に流れる電流はＱｎ ｒ Ｑ１０ によ
って制限され、かつビット線の容量は大きい為、ビット
線の電位の変化は非常にゆるやかである。−万ノード側
容ｌはビット線容量はビット線容量に比較し極めて小さ
い為、非常にゆるやかなビット線の電位変化に十分追従
できる。このようにして、ビかくして、第４図に示した
、特に時刻ｔ１の近傍に示した同一歩調のＤＷＬ’ 、
ＢＬ 、 ＢＬの電圧推移を実現することができる。
−）’ Ｑ 、 （Ｅ）の電位（従来のダミーワー
ド線迅乱の電位、すなわち第４図のＤＭ、’相当の′ｆ
に位）は必ずビット線Ｂ Ｌ Ｈ＋ Ｉ’ Ｌｎの’ｒ
ｗ位に追従して動くことにカリ、第４図に示した不都合
な差電圧ΔＶの発生を許さないことになる。このような
考る容量（寄生容筒）とビット線−ｎｉ、□１．五□に
伺帯もビット線に流れる電流はＱｎ ｒ Ｑ１０ によ
って制限され、かつビット線の容量は大きい為、ビット
線の電位の変化は非常にゆるやかである。−万ノード側
容ｌはビット線容量はビット線容量に比較し極めて小さ
い為、非常にゆるやかなビット線の電位変化に十分追従
できる。このようにして、ビかくして、第４図に示した
、特に時刻ｔ１の近傍に示した同一歩調のＤＷＬ’ 、
ＢＬ 、 ＢＬの電圧推移を実現することができる。
以上説明したように本発明によれば、電源電圧変動に拘
らず、常に正しいデータの読出しが行なえるワン・トラ
ンジスターダイナミック形の半導体メモリが実現される
。
らず、常に正しいデータの読出しが行なえるワン・トラ
ンジスターダイナミック形の半導体メモリが実現される
。
第１図は本発明が適用される一般的なワン・トランジス
ターダイナミック形の半導体メモリを示す回路図、第２
Ａ図および第２Ｂ図は第１図に示した半導体メモリの動
作説明に用いる波形図、第３図は第１図の半導体メモリ
において電源電圧変動が生じた場合における動作を説明
するために用いる波形図、第４図は、本発明によって達
成される半導体メモリ内の動作を説明するために用いる
波形図、第５図は第４図に示した動作波形を得ることの
できる本発明に係る半導体メモＩＪ ’Ｉｚ示す回路図
である。 Ｓ Ａｌ、 Ｓ Ａ ｎ−センスアンプ、ＢＬｌ ＋
ＢＬＩ ”’一対のピッ）線％ ＢＬｎｌ ＢＬｎ・
・・一対のビット綴、ＷＬ・・・ワード線、Ｗ几・・・
ダミーワード線、■ル＊・・・ダミーワード想制御信号
、ＤＣ，ＤＣ’加沙゛ ｃｎｉＹｉ５″ｎ５・・・メモリセルを構成するコンデ
ンサおよびトランジスタ、ＢＣ・・・ビット線チャージ
アップ信号。 特許出願人 富士通株式会社 特許出願代理人 うｆ埋土 青水 朗 弁理士 西舘和之 ５Ｐ理十 内田幸男 弁理士 山 口 昭 之
ターダイナミック形の半導体メモリを示す回路図、第２
Ａ図および第２Ｂ図は第１図に示した半導体メモリの動
作説明に用いる波形図、第３図は第１図の半導体メモリ
において電源電圧変動が生じた場合における動作を説明
するために用いる波形図、第４図は、本発明によって達
成される半導体メモリ内の動作を説明するために用いる
波形図、第５図は第４図に示した動作波形を得ることの
できる本発明に係る半導体メモＩＪ ’Ｉｚ示す回路図
である。 Ｓ Ａｌ、 Ｓ Ａ ｎ−センスアンプ、ＢＬｌ ＋
ＢＬＩ ”’一対のピッ）線％ ＢＬｎｌ ＢＬｎ・
・・一対のビット綴、ＷＬ・・・ワード線、Ｗ几・・・
ダミーワード線、■ル＊・・・ダミーワード想制御信号
、ＤＣ，ＤＣ’加沙゛ ｃｎｉＹｉ５″ｎ５・・・メモリセルを構成するコンデ
ンサおよびトランジスタ、ＢＣ・・・ビット線チャージ
アップ信号。 特許出願人 富士通株式会社 特許出願代理人 うｆ埋土 青水 朗 弁理士 西舘和之 ５Ｐ理十 内田幸男 弁理士 山 口 昭 之
Claims (1)
- 【特許請求の範囲】 １、 センスアンプに接続する一対のピッド線と、ｉＷ
一対ノヒツト線の一方に接続するメモリセルと、該一
対ノヒツトｍの他方に直列接続するコンデンサを含んで
なるダミーセルと、前記ピッ）ａ、！：共に前記メモリ
セルを選択するワード線と、＃ビット線を充電するビッ
ト線充電回路とを有してなるワン・トランジスターダイ
ナミック形の半導体メモリにおいて、 前記ダミーセルが、前記コンデンサの両端間に接続され
る第１のトランジスタと、該第１のトランジスタと直列
接続して接地される第２のトランジスタとからカシ、該
第１のトランジスタは前記一対のビット線を電源電圧に
充電するタイばングにおいてオンとなり、該第２のトラ
ンジスタは前記ワード線に対応したダミーワード線制御
信号が送出されるタイミングでオンとなることを特徴と
する半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155098A JPS5857692A (ja) | 1981-09-30 | 1981-09-30 | 半導体メモリ |
| EP19820303414 EP0068894B1 (en) | 1981-06-29 | 1982-06-29 | Dynamic random access memory device |
| IE157682A IE55376B1 (en) | 1981-06-29 | 1982-06-29 | Dynamic random access memory device |
| DE8282303414T DE3280064D1 (de) | 1981-06-29 | 1982-06-29 | Dynamische direktzugriffspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155098A JPS5857692A (ja) | 1981-09-30 | 1981-09-30 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857692A true JPS5857692A (ja) | 1983-04-05 |
| JPS6343840B2 JPS6343840B2 (ja) | 1988-09-01 |
Family
ID=15598577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155098A Granted JPS5857692A (ja) | 1981-06-29 | 1981-09-30 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857692A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140294A (ja) * | 1985-12-13 | 1987-06-23 | Toshiba Corp | 半導体メモリのワ−ド線・ダミ−ワ−ド線駆動系 |
-
1981
- 1981-09-30 JP JP56155098A patent/JPS5857692A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140294A (ja) * | 1985-12-13 | 1987-06-23 | Toshiba Corp | 半導体メモリのワ−ド線・ダミ−ワ−ド線駆動系 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6343840B2 (ja) | 1988-09-01 |
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