JPS6129490A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置に関するものである。

従来例の構成とその問題点 半導体記憶装置の従来の構成例を第１図に示す。

この場合の動作を説明する。

ストレージ容量（Ｃ８１）には再書き込み時に、１”も
しくはＯ”の信号電荷が蓄えられておシ、他方、ストレ
ージ容量のＴの容量をもつダミー容量（ＣＤ２）には電
荷が蓄えられていない。すなわちＣＤ（ＣＤ１＝ＣＤ２
）＝丁Ｃ３（Ｃ８１＝Ｃ８２）であシ、Ｖｐｌａｔｅは
同定電位である。この状態でｂｉｔ線およびｂｉｔ線を
一定電位までプリチャージし、次に、トランジスタＴＲ
１，ＴＲ２を導通にし、Ｃ８１及びＣＤ２の信号電荷を
読み出す。その結果Ｃ８１とｂｉｔ線間、ＣＤ２とｂｉ
ｔ線間で電荷の再配分が行われ、ｂｉｔ線とｂｉｔ線間
に微小な電位差が生じる。この電位差をセンス回路で増
幅し読み出しが完了する。

従来例におけるソフトエラー耐性を評価するために、ソ
フトエラー損失率なる量ηを次のように定義する。

Ｑｓをα線が入射する前にストレージ容量に蓄えられて
いる電荷量、　Ｑ３’をα線が入射した後にストレージ
容量に曇っている電荷量とする。すなわち、ＱＢ−Ｑｓ
’の電荷量がストレージ容量から逃げるとする。このと
き、ηを で定義すると、これはストレージ容量のα線に対する耐
性を表わす定数となる。

ηの大きいセル構造はど、α線が入射した場合に、セル
から流出する電荷量が少なく、ソフトエラー耐性の大き
いセル構造と言える。

ストレージ容量Ｃ８１に”１１′の信号電荷が蓄えられ
ている時、ｂｉｔ線に生じる電位を■Ｒ１，Ｃ８１に０
”の信号電荷が蓄えられている時、ｂｉｔ線に生じる電
位をｖＲＯ’ダミー容量ＣＤ２　に蓄えられた電荷を読
み出した時に、ｂｉｔ線に生じる電位”Ｒｅｆ　とする
と、α線が入射した後のセルを読み出した場合、 ここで　ｘ二〇Ｂ／Ｃ３ ｖＲｅは再書き込み電圧レベル。

■ＰＲはｂｉｔ線およびｂｉｔ線のプリチャージ電圧レ
ベルである。また、ここでは■ｐｌａｔｅ＝ＯＶとして
いる。

センス回路で増幅すべき電圧は、 となる。

正しく読み出されるためには、 Δ１とΔ。のうち、小さい方をΔとしたとき、Δ（−馴
（Δ１．Δ。））≧ΔＳＡ≧０なる関係が必要である。

ここでΔＳＡはセンス回路の感度、すなわちセンス回路
で増巾できる最小の電圧振幅を表す。

第２図かられかるように、ηが一説−よシ小さいとき、
Δは負となる。これは、Δ１　＝ｖＲ１−ｖＲｅ　ｆが
、負となること意味し、１″の信号電荷を読み出してい
るのにもかかわらず、読み出された信号電位ＶＲ１が基
準電位ｖＲｅｆよシも小さくなっているため０″を誤シ
読み出しすることになる。従来例では、必ず読み出され
た信号電位と設定された基準電位との比較を行うという
構成をとっているため、蓄えられた信号電荷が完全に、
零になってしまわなくても、読み出された電位が基準電
位よりも小さければ、誤読み出しとなるという本質的な
問題を持っている。

発明の目的 本発明はソフトエラーが少なく、読み出し信号の大きい
回路を提供することを目的とする。

発明の構成 本発明は記憶保持用ストレージ容量の両電極を第１及び
第２のビット線に接続して、前記容量の信号電荷の読み
出し、書き込みをするという構成により、ソフトエラー
が少なく、読み出し信号の大きい回路を可能とするもの
である。

実施例の説明 まず本発明の第１の実施例について説明する。

その構成は第３図に示すように、ｂｉｔ　　線に接続さ
れたトランジスタＴＲ１を介してストレージ容量ＣＢの
一方の電極が接続され、ｂｉｔ線に接続されたＴＲ２を
介してストレージ容量Ｃ８の他方の電極が接続されてい
る。また、トランジスタＴＲ１とＴＲ２のゲートは共通
のワード線ＷＬに接続されている。

第１の実施例の動作について説明する。

最初、ストレージ容量Ｃ３Ｏｂｉｔ　　線側の電極Ａに
、信号電荷 ＱＳｏ＝Ｃ８”Ｒｅ　　　　　・・・・・・・・・・・
・・・・・・・・・・・・・・・・（′ｒ）が蓄えられ
ていたとする。ここでｖＲｅは書き込み電圧である。ま
たこの時、ストレージ容量Ｃ３Ｏｂｉｔ線側の電極Ｂに
は一〇８０の信号電荷が蓄えられている。

ｂｉｔ線、ｂｉｔ線をプリチャージの後、ＴＲ１とＴＲ
２を同時に導通させ、ストレージ容量Ｃ８の両電極Ａ、
Ｂに蓄えられた信号電荷＋Ｑｓｏ　’　−Ｑｓ。

をｂｉｔ線及びｂｉｔ線に読み出すことによｐ、ｂｉｔ
線、ｂｉｔ線間には微小な電位差ΔＶが生じる。このΔ
Ｖをセンス回路で増幅することによシ、読み出しが完了
する。

アルファ線などによる電荷流出が起った場合ΔＶの大き
さが、どのくらいになるかを計算する。

アルファ線などによる電荷流出のため、ストレージ容量
Ｃ８に蓄えられた信号電荷Ｑｓ０が０Ｂ＝１０Ｂｏ−η
Ｃ３ｖＲｏ　（ｏく７く１）　　−−（８）になったと
する。

ｂｉｔ線、■ｉ線のプリチャージ電圧を■ＰＲ、ｂｉｔ
線、ｂｉｔ線の容量をＣＢとするとプリチャージ時にｂ
ｉｔ線に蓄えられている電荷量は。

ＱＢ””ＣＢｖＰＲ・・・・・・・・・・・・・・・・
・・・・・・・・・・・（９）となる。

ＴＲＩ、ＴＲ２；ｉ同時に導通させることにより、スト
レージ容量Ｃ８の電極Ａとｂｉｔ線間、および電極Ｂと
ｂｉｔ線間で電荷の再配分がなされる。

電荷再配分後のストレージ容量Ｃ８に蓄えられた電荷量
をＱｓ’　、　ｂｉｔ線の電荷量をＱｂＨ、ｂｉ　ｔ、
ＩＪの電荷量をＱｂ　ｉ　ｔ　とすると、電荷保存の法
則よシ、ＱＢ−Ｑｓ＝Ｑ酊−Ｑｓ′　　　　・・・・・
・・・・・・・・・・（１０〕ＱＢ十Ｑ８＝Ｑｂｉｔ＋
Ｑｓ′　　　　　・・・・・・・・・・・・・・・（１
１）が成立するから、これら（３）式よシ である。またセンス回路が増幅すべき電圧ΔはΔ＝Δ■
　である。

第４図に、Ｘ＝１０．ｖＲ８＝５Ｖの場合のソフトエラ
ー損失率ηと読み出し電圧ΔＶとの関係を示す。

また従来例における場合も同図中に示した。

第４図よシ、本実施例においては読み出し電圧が従来例
よシ大きいことがわかる。また、本実施例は、従来例と
は異なり、ηが○にならないがぎシセンス回路が増幅す
べき電圧Δが０にはならないという特徴がある。これは
、アルファ線等によって、信号電荷の流出が起っても、
完全に無くなってしまわない限り、正しく読み出せると
いうことを意味する。それに対し。従来例ではある一定
値以上の信号電荷（第４図における例では約６５％）が
流出すれば誤り読み出しとなってしまう（即ら、Δが負
となってしまう。）。

次ＫＭ２の実施例について説明する。

その構成を第５図に示す。第１の実施例との違いは、第
１の実施例における２個の読み出しトランジスタの内の
１個を取シ除き、ストレージ容量の一方の電極を直接ｂ
ｉｔ　　線に接続した点にあム動作原理及び、読み出し
電圧ΔＶは、第１の実施例の場合と全く同一であシ、同
じ特徴、利点を有する。さらには、第２の実施例では、
トランジスタが、第１の実施例より少ないために、より
高集積化が可能となる。

発明の効果 以上のように、本発明によれば、ソフトエラーに強い、
読み出し電圧の大きい回路を提供できる。

また、プリチャージ電圧は全く任意に設定でき、ダミー
セル等も不要なため、記憶装置全体の構成か簡単になる
。このため、記憶保持用のストレージ容量は小さくて良
く、ダイナミック・メモリーの大容量化・高信頼化とい
う効果が本発明によシもたらされる。

【図面の簡単な説明】

第１図は従来例における半導体記憶装置の要部回路構成
図、第２図は従来例における、ソフトエラー損失率η対
センス回路が増幅すべき電圧を示す図、第３図は本発明
の第１の実施例における半導体記憶装置の要部回路構成
図、第４図はソフトエラー損失率対センス回路が増幅す
べき電圧の従来例と実施例を対比したグラフ、第５図は
本発明における第２の実施例における半導体記憶装置の
要部構成図である。 Ｃ８・・・・・・ストレージ容量、ＴＲ１，ＴＲ２・・
・・・・ＭＯＳトランジスタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図　　　　　　　　　／ 第３図 Ｌ 第４図

Claims (1)

【特許請求の範囲】
1. 　記憶保持用ストレージ容量の両電極を第１及び第２の
   ビット景に接続して、前記容量の信号電荷の読み出し、
   書き込みをすることを特徴とする半導体記憶装置。