JPS5857769B2 - コンピュ−タ・システムのクロック・パルス発生装置 - Google Patents

Description

【発明の詳細な説明】 本発明はクロック・パルス発生装置特に選択的なパルス
遅延（スキュウ）とパルス幅の制御を伴なうコンピュー
タ・システムのクロック・パルス発生装置に関するもの
である。

パルス幅とスキュウの調節の必要性がＬＳＩ回路で構成
されるコンピュータ・システムにおいては強調される。

これはＬＳＩ回路が他の回路技術よりも素子パラメータ
に不正確な公差を持つためである。

加えて非常に多数の回路が単一チップ上に存在できるた
めに、全論理パスも単一チップに含まれるからである。

これゆえに与えられたパスはあるチップでは遅くまた他
のチップでは速いであろう。

あるいはパスはあるチップではパルスを縮め、また他の
チップではパルスを伸ばすであろう。

さらに回路の遅延のために、ケーブル及び配線の異なる
長さやパルス幅の変化によるパルス伝達の遅延が存在す
る。

それゆえに本発明をコンピュータ・システムに組み込む
ことにより、コンピュータ・システムの製造が非常に容
易になる。

これは製造工程の段階で各コンピュータ・システムを調
整する必要があるためである。

また本発明によりこの調整が非常に容易に行なえる。

その上コンピュータ・システムが用いられるようになっ
た後も、これを調整することが必要であり、また本発明
はこの調整を容易にする。

パルス遅延とパルス幅の調節は先行技術では良く知られ
ている。

さらに先行技術は遅延量を選択するための装置を示して
いる。

例えばＩＢＭＴｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕ
ｒｅ Ｂｕｌｌｅｔｉｎ、第１５巻、第１号、１９７
２年６月、第２５２〜２５４頁にはパルス遅延量が選択
できる電気的に調節可能なコンピュータ・クロック・シ
ステムが述べられている。

しかしこの先行技術はスキューとパルス幅が自動的に調
節できるようなパルス幅の選択可能な制御を示していな
い。

米国特許第３４４０５４６号明細書にはパルス幅の制御
が述べられている。

しかしこのようなパルス幅の制御は異なる方法で行なわ
れている。

すなわち制御は遅延素子への入力に関係している。

このようにパルス幅を選択的に変える方法は異なってい
る。

本発明ではパルス幅は論理素子や制御レジスタの使用に
より制御される。

しかし米国特許第３４４０５４６号ではパルス幅はある
状態から他の状態への双安定装置の切り換えにより制御
される。

このような装置では双安定装置の切り換え時間がパルス
幅に影響を及ぼすので、パルス幅の分解能は木兄明程正
確ではない。

一般にはＩ ＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ
ｌｏｓｕｒｅＢｕｌｌｅｔｉｎ、第１８巻、第６号１９
７５年１１月、第１９１２〜１９１３頁に示されている
ような他のクロック・パルス調整システムがある。

しかしこのシステムは選択的なパルス幅の調節を行なわ
ない。

本発明では遅延素子からの種々のパルスが選択され、そ
して選択されたパルスはスキュウとパルス幅の調節を提
供するために論理的に結合される。

本発明の主目的は次のように改良されたパルス発生装置
を提供するにある。

すなわち（ａ） 選択的なパルス遅延とパルス幅の制
御を行なえる。

（ｂ） 共通の回路部分をパルス幅とパルス遅延の粗
いあるいは細い調節のユニットとしてどちらかに選択的
に設定できるように用いる。

（Ｃ） パルス幅とパルス遅延の粗調節ユニット内に
パルスモード制御を含む。

（ｄ） 物理的に回路接続を変えることなくパルス遅
延とパルス幅のダイナミックな調節を可能にする０ （ｅ） 高分解能のスキュウとパルス幅の調節を提供
する。

これらの目的は自励発振器からのパルスを遅延線のよう
な遅延素子へ印加することにより達成される。

遅延線上の種々のタップに現われるパルスはパルス遅延
の調節とパルス幅の調節の両方のための論理素子に印加
される。

これらの論理素子は予め決められた値に設定されたレジ
スタの内容により与えられるデコーダの出力により条件
付けられる。

パルス遅延とパルス幅の調節のための論理素子の出力は
論理的に結合され、その結果パルスは所望のスキュウと
パルス幅の調節が行なわれる。

レジスタ内の値はプログラム制御かあるいはキーボード
やスイッチ等のような手動書き込み装置により設定され
る。

あるコンピュータ・システムはスキュウやパルス幅の調
節のためにレジスタに１組の値が必要であり、一方他の
コンピュータ・システムはコンピュータ・システムの調
整の間にスキュウやパルス幅の調節のために異なる値の
組が必要となるであろう。

レジスタは調節ユニットが粗調節ユニットであるかある
いは微調節ユニットであるかの制御をする位置を含むよ
うに拡張される。

もしパルス遅延とパルス幅の調節ユニットが微調節ユニ
ットとして用いられるなら、パルスモード制御回路は使
われない。

これゆえに一つのユニットが粗あるいは微調節ユニット
として用いられる。

粗調節ユニット及び微調節ユニットを持つ根本的な理由
は、粗調節ユニットが発振器として余分のドライブ能力
を提供することである。

図面では特に第１図では、本発明が連続的に予め決めら
れた周波数のパルスを発生させる発振器１０を含むよう
に示されている。

発振器のパルスは第４図に波形Ａとして示されている。

発振器のパルスは線１１を通り粗調節ユニット１５へ印
加される。

粗調節ユニット１５の機能は、発振器１０かう来るパル
スに対して粗いパルスのスキュウと幅の調節を提供する
ことである。

粗調節ユニット１５は発振器１０から出るパルスの反復
度あるいは周波数を変えはしない。

粗調節ユニット１５からのタイミング・パルスは線３７
を通り微調節ユニット５５及びクロック・ゲート発生器
８０へ印加される。

本発明は粗調節ユニットと微調節ユニットの両方を必要
としないし、また多くの微調節ユニットも必要でない。

しかし粗調節ユニットと微調節ユニットの両方を使用す
ることは、発振器として余分なドライブ能力を提供する
。

多くの微調節ユニットは必要ではないが、大抵コンピュ
ータ・システム内の種々の機能ユニットに応じた種々の
微調節ユニットを持つことが望まれる。

例えばある微調節ユニットがＣＰＵに対するタイミング
・パルスを提供し、方性の微調節ユニットは記憶に対す
るタイミング・パルスを提供し、さらに他の微調節ユニ
ットはチャンネルに対するタイミング・パルスを提供す
る（母線８１を通り微調節ユニット５５へ印加されるゲ
ート・パルス発生のために、クロック・ゲート発生器８
０は粗調節ユニット１５からのタイミング・パルスを用
いる。

一般にコンピュータ・システムでは、システム内の種々
の機能ユニットヘゲートされたクロック・パルスを提供
することが望まれる。

通常コンピュータ・クロックの通過はクロック通過信号
により制御される。

通常り田ンク通過信号はコンピュータ・システム内の制
御回路から来て、そして入力端子８２を通りクロック・
ゲート発生器８０へ印加される。

クロック・ゲート発生器８０はラッチあるいはリングと
して接続された極性保持回路から構成される。

そしてここでは最後のラッチあるいは極性保持回路から
の出力は、最初のラッチあるいはリング中の極性保持回
路を条件付けるためにフィードバックされる。

クロック通過信号は最初のラッチあるいは極性保持回路
の設定を条件付けるような持続時間を持っている。

しかしこれは次のパルスがラッチリングの次のすなわち
二番目のラッチをセットする前に終わる。

クロック・ゲート発生器８０のラッチあるいは極性保持
回路を連続的にセットするためのパルスは、粗調節ユニ
ット１５から来るように示されている。

もちろんこれらのパルスは、もしもつと正確なりロック
・ゲート信号を望むなら微調節ユニット５５のうちの一
つから取り出すこともできる。

スキャン・イン１２及びシフト端子１３は、ここでは簡
単に述べられる方法で粗調節ユニット１５及び微調節ユ
ニット５５へのデータ値のセットのために用いられる。

パルスはまた単サイクルモードでも発生できる。

第５図の説明と関連して後でわかるように、負のレベル
電圧が端子９１へ印加されるときはいつでもクロックは
禁止される。

すなわちクロック・パルスが粗調節ユニット１５から出
ることをフロックされる。

単サイクル動作は単サイクル・スイッチ９２の動作によ
って制御される。

単サイクル・スイッチの動作は後で詳しく述べられる。

第２図の粗調節ユニット１５は本発明では１０個の出力
タップを持った遅延線１６を含む。

発振器１０からのパルスは線１１を通って遅延線１６の
入力へ印加される。

遅延線１６からの出力タップはパルスを提供し、互いに
予め決められた量が保たれている。

例えば１０本のタップに分割された２２ナノ秒の遅延線
は、タップ当り２．２ナノ秒のパルス間の遅延線を提供
する。

遅延線１６からの出力と線１１からのパルスは、母線１
７を通ってパルス遅延選択機２０及びパルス幅選択機２
３へ送られる。

本発明の選択機２０及び２３は選択的に各々デコーダ１
９及び２２からの出力により条件付けられる１１個のア
ンド回路を含む。

デコーダ１９及び２２は各々ラッチリング１８及び２１
からの入力を持つ。

ラッチリング１８及び２１は通常のラッチあるいは米国
特許第３８０６８９１号明細書に述べられているラッチ
から構成される。

ラッチリング１８及び２１は本質的には一つの長いシフ
トレジスタのように接続されている。

ここではリング１８の最後のランチからの出力は、リン
グ２１の最初のラッチの入力に接続される。

リング２１の最後のラッチの出力はスキャン・アウト線
に接続される。

ラッチリング１８及び２１へ送られるデータパターンは
連続的に入力端子１２へ印加される。

そしてラッチリングへのデータをシフトさせるためのシ
フトパルスは端子１３へ印加される。

ラッチリング１８及び２１を形成するラッチは、シフト
レジスタと非シフトレジスクの両方のモードで作動でき
る。

大抵コンピュータ・システムではラッチリング１８及び
２１へ送られる予め決められた値は、コンピュータ・シ
ステムの最初のプログラムロードの時にこれらのラッチ
リングへスキャンされるだろう。

もちろんこれらにセットされる値は必要な調節量を決め
るために、オシロスコープによりコンピュータ回路の種
々のポイントをチェックすることにより得られる。

いったん必要な調節量がわかると、必要な調節を行なう
値が計算できる。

パルス遅延選択機２０及びパルス幅選択機２３は各々本
発明では遅延線１６の１１個のタップからの出力を受け
、且つ各々デコーダ１９及び２２の１１本の出力により
条件付けられている１１個のアンド回路を含む。

ラッチリング１８及び２１ヘセツトされる値は、選択機
２０及び２３内のアンド回路を条件付ける値を決めるで
あろう。

選択機２０及び２３内のアンド回路の出力は、線２４及
び２５を各々通って出力を提供するオア回路へ送られる
。

線２４及び２５に現われる出力パルスは第４図に波形Ｂ
及びＣとして各々表わされている。

波形Ｂ及びＣは単なる見本であり、またラッチリング１
８及び２１内の値に各々依存した時間にこれらのパルス
が発生することに注意すべきである。

パルス遅延選択機２０からのパルスは線２４を通りアン
ド回路２６及び２７へ印加される。

同様にパルス幅選択機２３の出力は線２５を通ってアン
ド回路３０及び３１へ印加される。

アンド回路２６及び３０からは直接ノア回路３４へ送ら
れる。

一方アンド回路２７及び３１からはディサ−遅延回路（
ｄｉｔｈｅｒ−ｄｅｌａｙ）と呼ばれる微小振動遅延素
子２９及び３３を通ってノア回路３４へ送られる。

これら微小振動遅延素子は１ナノ秒の遅延を持っている
。

ラッチリング１８及び２１内の最後のラッチは、選択機
２０及び２３からのパルスが微小振動遅延素子２９及び
３３を各々通って送られるか否かを決める。

リング１８尚の最後のラッチからの出力はアンド回路２
７へ直接印加され、且つ符号変換器２８を通ってアンド
回路２６へ印加される。

これゆえにもしこのラッチが０状態にセットされるなら
、アンド回路２６が条件付けられる。

またもし１状態にセットされるなら、アンド回路２７が
条件付けられる。

同様にラッチリング２１内の最後のラッチの出力は、符
号変換器３２を通ってアンド回路３０へ印加され、また
直接アンド回路３１へ印加される。

ノア回路３４は受取る２つの入力パルスを論理的に結合
する機能を持つ。

本発明では入力パルスは負の向きのパルスである。

従ってノア回路３４からの出力は線３５では第４図に波
形りで示されているように正の向きのパルスである。

この正の向きのパルスはパルス幅ＣＷを持つ。

この幅は２つの入力パルスが共に負の向きである時の時
間間隔に等しい。

粗調節による出力パルスの遅延ＣＤとパルス幅ＣＷは次
の式により与えられる。

ここでＣＤは粗調節による遅延、ＣＨは遅延線の選択さ
れたタップの高い数値、ＣＬは遅延線の選択されたタッ
プの低い数値、ＪＤは遅延線の隣接するタップ間の時間
の遅れ、ＣＷは粗調節による第２図では選択機２０は遅
延線１６の高い数値のタップを選択し、また選択機２３
はこの遅延線の低い数値のタップを選択する。

これゆえに選択機２０はパルス遅延選択機と呼ばれ、ま
た選択機２３はパルス幅選択機と呼ばれる。

もちろん選択機２０及び２３の機能は粗調節ユニット１
５からの出力に影響を及ぼすことなく変えられる。

粗調節ユニット１５はクロック・パルスの分離を提供す
るので、必要以上にクロック・パルスを切る機能を持っ
ている。

後述するように、微調節ユニット５５は所望のスキュウ
とパルス幅に調節したクロック・パルスを提供するよう
に、粗調節ユニット１５からのパルスを広げる。

ノア回路３４からのパルスは線３５を通って、通常の動
作とパルスモード動作のどちらかが可能であるパルスモ
ード制御回路３６へ印加される。

通常の動作ではパルスモード制御回路３６は線３５上に
現われる反復的パルスを出力線３７へ送る。

通常の動作は正のレベルにパルスモード端子３８をセッ
トすることにより制御される。

端子３８が負のレベルに保たれる時は、動作はパルスモ
ードで起きる。

パルスモード動作は診断のために役立つ。

パルスモード制御回路３６は動作がパルスモードの時、
反復的パルスが線３５を通りパルスモード制御回路３６
へ印加されるのだが、線３５上の単一パルスを線３７へ
通す。

これゆえに端子３８が負のレベルへシフトされる時は、
パルスモード制御３６はパルスが線３５から線３７へ送
られるのをブロックする。

単一パルスは単サイクル・スイッチ３９の動作により線
３５から線３７へ送られる。

パルスを線３５から線３７へ送るためには、単サイクル
・スイッチ３９が押しボタン型のスイッチなら、押し下
げそれから離さなければならない。

パルスモード制御回路３６の詳細は第５図に示されてい
る。

以前に示したように端子３８の電圧レベルは通常の動作
に対しては正の値に保たれている。

もちろん端子３８のレベル制御はスイッチあるいはプロ
グラム・ビットにより制御できる。

このプログラム・ビット制御はビットが１の状態の時は
端子３８は正のレベルである。

またビットが０の状態の時は端子３８は負のレベルであ
る。

あるいはプログラム・ビット状態の選択により逆も行な
える。

本発明ではパルスモード回路３６はまた後で明らかにな
るであろうが、共通の部分を粗調節あるいは微調節の両
方のユニットとして用いることができるチップ選択端子
を含む。

チップ選択端子４０は第７図で述べられる加算的なスキ
ャンリングの位置により制御される。

第２図のパルス調節ユニット１５は粗調節ユニットとし
て設計されているので、チップ選択スキャンリングの位
置は示されていないし必要でもない。

本発明ではチップ選択端子４０は負のレベルに接続され
るだろう。

チップ選択端子４０はパルスモード端子３８と同様ノア
回路４１とオア回路４２及び４３に接続される。

単サイクル・スイッチ３９は正か負のレベルのどちらか
であるが、ノア回路４１とオア回路４２に接続される。

線３５のパルスは符号変換器４４及びノア回路４５へ印
加される。

符号変換器４４の出力は線３５の反復的パルスにより反
復的に変わる。

そしてノア回路４７及び４８と共にラッチを形成してい
るノア回路４６へ印加される。

ノア回路４８の出力はノア回路４７へのフィードバック
に加えて、ノア回路４９からの入力も受けているノア回
路４５へ送られる。

ノア回路４９はオア回路４２及び４３からの入力を受け
る。

ノア回路４１はノア回路４６．４７及びノア回路５１と
共にラッチを形成しているノア回路５０へ接続される。

ノア回路５０はまたオア回路４３からの入力を受ける。

ノア回路５１はノア回路５０からの出力を受けるのに加
えて、ノア回路４５からの出力も受ける。

またノア回路５１の出力はノア回路５０の入力にフィー
ドバックされる。

ノア回路５０の出力はまたノア回路４６及び４７の入力
へ印加される。

通常のモードあるいは通過モードの時、パルスモード端
子３８は正の電圧レベルであり、単サイクル・スイッチ
３９も正の電圧レベルであり、またチップ選択端子４０
は負の電圧レベルである。

これゆえにノア回路４１の出力は負のレベルであり、ま
たオア回路４２及び４３の出力は正のレベルである。

ノア回路４９及び５０の出力は負のレベルである。

ノア回路４６に入力パルスが存在する時、すなわち符号
変換器４４の出力が負のレベルであり、またノア回路４
１及び５０からの他の入力が共に負のレベルである時は
、ノア回路４６の出力は正のレベルである。

ノア回路４８の出力は負のレベルになるだろう。

またノア回路４７へのラッチバック通路によりこの負の
レベルは保たれるだろう。

なぜならノア回路４７の出力はこの回路への入力がすべ
て負のレベルである場合は正のレベルになるからである
。

従ってノア回路４５はノア回路４８及び４９から負のレ
ベルの入力を受けるだろう。

また線３５からの入力はその上に現われるパルスに従っ
てレベルを変えるだろう。

これゆえにノア回路４５の出力はパルスが存在する時に
は負のレベルになるだろう。

またパルスが存在しない時は正のレベルになるだろう。

ノア回路５１の出力は通常のモード動作の時は重要でな
い０ 単サイクル・モードの時はパルス・モード端子３８及び
選択端子４０は負のレベルである。

さらに単サイクル・スイッチ３９が押されていないなら
、ノア回路４１の出力は負のレベルである。

オア回路４２の出力は正のレベルである。

しかしオア回路４３の出力は負のレベルである。

従ってノア回路４９の出力は負のレベルである。

ノア回路５０は正の出力を持つゆえにノア回路４６及び
４７の出力は負のレベルである。

゛線３５のパルスが負で来る時、ノア回路４８の出
力は正のままであり、またノア回路４５及び５１の出力
は負のままである。

それゆえにノア回路５０及び５１により形成されるラッ
チは同じ状態のままである。

それから線３７の出力は負のレベルのままである。

スイッチ５Ｃ８３９が動作する時、ノア回路４１の出力
は正のレベルに切り換わり、そしてオア回路４２の出力
レベルは負のレベルになる。

従ってノア回路４９の出力は正のレベルになり、ノア回
路５０の出力は負のレベルになる。

ノア回路４５の出力は負のレベルのままであり、またそ
れゆえにノア回路５１の出力は正のレベルに切り換わる
が、ノア回路４５が負のレベルのままなのでパルスは線
３７を通らない。

ノア回路４８の出力は正のレベルのままである。

それからスイッチ５Ｃ８３９が離れると、ノア回路４１
の出力は負のレベルになり、またオア回路４２の出力は
正のレベルに変わる。

オア回路４３の出力は負のレベルのままである。

ノア回路４９の出力は負のレベルになり、またノア回路
５０の出力は負のレベルのままである。

ノア回路４６の出力は符号変換器４４を通過するレベル
に依存する。

線３５のパルスが正のレベルの時は、ノア回路４６の出
力は正になる。

これはノア回路４８の出力を負のレベルにしてしまう。

ノア回路４５の出力は負のレベルのままである。

しかし線３５のパルスが負のレベルになると、ノア回路
４５の出力は正のレベルになる。

ノア回路５１の出力は負のレベルになり、またノア回路
５０の出力は正のレベルになる。

従って端子３８がパルスモード動作に対して負のレベル
の時には、線３５上の単一クロック・パルスは単サイク
ル・スイッチ３９の動作と開放により出力線３７へ通さ
れる。

線３７に現われるパルスは微調節ユニット５５へ印加さ
れる。

本発明では粗調節ユニット１５は１５本のドライバ出力
を持っている。

それゆえに１５の微調節ユニット５５を動かすことがで
きる。

線３７に現われるパルスは第３図に示されているように
詳細な論理回路を持った各微調節ユニット５５にある遅
延線５６へ印加される。

遅延線５６は粗調節ユニット１５の遅延線１６と類似で
ある。

そしてタップと共に線３７からの入力を母線５７を通っ
てパルス遅延選択機６０及びパルス幅選択機６４へ送る
１０個のタップを持っている。

パルス遅延及びパルス幅選択機６０及び６４は各々１１
個のアンド回路を持つ。

これらの回路は遅延線５６のタップからの入力を持ち、
そして各々デコーダ５９及び６３の出力により条件付け
られる。

デコーダ５９及び６３はスキャンリング５８及び６２の
出力が送られる。

スキャンリング５８及び６２はスキャンリング１８及び
２１に類似していて、スキャンリング１８及び２１に関
連して以前に述べたのと同じ方法で値をセットできる。

スキャンリング５８の最後の位置は符号変換器６６及び
アンド回路６８に接続される。

パルス遅延選択機の出力はアンド回路６７及び６８へ送
られる。

アンド回路６７の出力は直接ノア回路７４に送られる。

一方アンド回路６８の出力は微少振動遅延素子６９を通
ってノア回路７４に送られる。

選択機６０の出力として線６１に現われるパルスは第４
図に波形Ｅとして示されている。

パルス幅選択機６４は母線５７により印加される１１個
のアンド回路を持つ。

そしてこれらのアンド回路はデコーダ６３の出力により
条件付けられる。

デ゛コーダ６３はスキャンリング６２の出力により印加
される。

パルス幅選択機６４は線６５に第４図に波形Ｆとして示
されているパルスを送る。

パルス幅選択機６４により線６５に送られたパルスは、
アンド回路７１及び７２へ印加される。

これらのアンド回路はスキャンリング６２の最後の位置
により条件付けられている。

アンド回路７１は符号変換器７０を通って条件付けられ
、またアンド回路７２はスキャンリング６２の最後の位
置により直接条件付けられている。

アンド回路７１の出力はノア回路７４に印加され、また
アンド回路７２の出力は微少振動遅延素子７３を通って
ノア回路７４に印加される。

第４図に波形Ｅ及びＦとして示されているパルスは正の
向きのパルスであり、それゆえにノア回路７４は第４図
に波形Ｇとして示されているような負の向きのパルスを
送ることに注意すべきである。

ノア回路７４の出力は線６１あるいは６５のパルスのど
ちらかが正のレベルである間は負のレベルである。

それから第４図に波形Ｇとして示されているパルスは線
３７を通って微調節ユニット５５へ印加されるパルスよ
り大きな幅を持っていることがわかる。

微少振動遅延素子６９及び７３の効果を除外すると、微
調節ユニット５５により提供される遅延量ＦＤと幅ＦＷ
は次の式により与えられる。

ＦＤ＝ＦＬＸＪＤ （３）
ＦＷ＝ＣＷ＋、！１Ｄ（ＦＨ−ＦＬ） （４）
ここでＦＤは微調節による遅延、ＦＬは遅延線の選択さ
れたタップの低い数値、ＦＨは遅延線の選択されたタッ
プの高い数値、ＪＤは遅延線の隣接するタップ間の時間
の遅れ、ＦＷは微調節によるパルス幅。

これゆえに選択機６０及び６４により選択される遅延線
のタップの差違が、ノア回路７４の出力に現われるパル
スの幅を増加する働きをする。

微少振動遅延素子６９及び７３の各々により提供できる
加算的な遅延は、（Ｄの半分に等しい。

本発明では加算的な微少振動遅延は１ナノ秒に等しい。

これゆえに微調節による遅延と幅は１ナノ秒で加算的に
調節できる。

ノア回路７４の出力は負アンド回路？５，７６゜７７及
び１８へ印加される。

これらの負アンド回路はクロック・ゲートＧｏ 、Ｇｌ
、Ｇ２及びＧ３により各々条件付けられる。

クロック・ゲートＧＯ，（ｄ、Ｇ２及びＧ３は第１図の
クロック・ゲート発生器８０により与えられる。

負アンド回路７５，７６．７７及び７８はタイミング・
パルスＴＯ、ＴＩ 、Ｔ２及びＴ３を各々提供する。

タイミング・パルスＴＯは第４図に波形■として示され
ているが、負アンド回路７５が第４図に波形Ｈとして示
されているクロック・ゲートＧＯにより条件付けられて
いる時に存在する。

クロック・ゲートＧＯの幅は選択されるので、これがノ
ア回路７４により送られるパルスの種々の可能な遅延の
位置範囲について接続された負アンド回路７５を条件付
ける。

クロック・ゲートＧＯから０３は連続的に発生するので
タイミング・パルスＴＯからＴ３も連続的に発生する。

コンピュータ・システムでは、第６図に示されているよ
うに２つの位相のクロック・パルス発生器を持つのが望
ましい。

第６図の発振器は遅延素子１００ａ及び１００ｂに接続
される。

遅延素子１００ａ及び１００ｂは配線距離の違いによる
時間の遅れを調節する働きをする。

遅延素子１００ａ及び１００ｂは偶数粗調節ユニット１
５ａ及び奇数粗調節ユニット１５ｂに各々接続される。

偶数粗調節ユニット１５ａ及び奇数粗調節ユニット１５
ｂは、各々２組の出力を持つ。

１組の出力は母線１１０に接続される２つのドライバを
含む。

もう１組の出力は母線１１１に接続される１４個のドラ
イバを含む。

母線１１０は遅延素子１１２で示されている２つの遅延
素子に接続される。

そしてこれら２つの遅延素子は２つの微調節ユニット５
５ａ及び５５ｂに接続される。

粗調節ユニット１５ａ及び１５ｂと微調節ユニット５５
ａ及び５５ｂは、第２図及び第３図に各々示された粗調
節ユニット１５及び微調節ユニット５５の構造を持つ。

しかし母線１１０に接続する粗調節ユニット１５ａ及び
１５ｂ内の２つのドライバは、微調節ユニット５５ａ及
び５５ｂからのパルスが記憶のリフレッシュ・タイミン
グ・パルスを提供するので、パルスモードではなく通常
モードでのみ調節されたパルスを提供する。

記憶リフレッシュ・タイミング・パルスは連続的に発生
しなければならない。

偶数微調節ユニット５５ａ及び奇数微調節ユニツ）５５
ｂは、記憶リフレッシュ制御素子１１５により条件付け
られる記憶リフレッシュ・クロック・リング１１６から
のクロック・ゲートによりゲートされる。

遅延素子１１３として示されている１２個の遅延素子に
母線１１１により接続される１４個のドライバは、通常
モードあるいはパルスモードのどちらかで粗調節された
パルスを送ることができる。

遅延素子１１２及び１１３は、配線距離の違いや微調節
チップによる遅延の違いを調節する機能がある。

遅延素子１１３は偶数微調節及び奇数微調節ユニット５
５ｃに接続される。

これらの偶数微調節及び奇数微調節ユニットは、ゲート
ユニット１２０からのゲートによりゲートされる。

ゲートユニット１２０は３つの型のゲート入力を持つ。

クロック・ゲート発生器１２４は、ＣＰＵゲート制御素
子１２１を通ってＣＰＵゲートＴＯ、ＴＩ等を、及び記
憶ゲート制御素子１２２を通って記憶ゲート５Ｏ９８１
等を提供する。

クロック・ゲート発生器１２５は、チャンネル・ゲート
制御素子１２３を通ってチャンネル・ゲートＣＯ、ＣＩ
等を提供する。

ＣＰＵクロック・リング・カウンタ１２４は、偶数微調
節及び奇数微調節ユニット５５ｃの出力からのパルスモ
ードの奇数個及び偶数個のパルスを受取る。

ＣＰＵクロック・リング・カウンタ１２４はまたクロッ
ク制御素子１３０からの入力を持つ。

クロック制御素子１３０は、母線１１１と接続した偶数
粗調節及び奇数粗調節ユニツ１１５ａ及び１５ｂへ印加
されるパルスモード信号を提供する。

これら特定の偶数粗調節及び奇数粗調節ユニットはパル
スモードで動作する。

クロック制御素子１３０はまた制御信号をチャンネル・
クロック・リング・カウンタ１２５へ与える。

クロック制御素子１３０は本発明には関係しない加算的
な制御の入力を持っている。

これらの加算的な入力は他の制御と分類されている。

クロック制御素子１３０はまた同期化のために線１３１
の記憶リフレッシュ・タイミング・パルスも受取る。

本発明はＬＳＩ技術で行なわれる。

パルス幅及びパルス遅延調節ユニットが単−ＬＳＩチッ
プ内に組み込まれて第７図に示されている。

このパルス遅延及びパルス幅調節チップは、パルス幅及
びパルス遅延スキャンリング１５０及び１５１を持って
いる。

これらのスキャンリングは、第２図の粗調節ユニット１
５及び第３図の微調節ユニット５５に関連して述べたス
キャンリングと同じ機能を持っている。

発振器及び遅延線はチップの外に設置されているので第
７図には示されていない。

図に示されていないが発振器及び遅延線からの１１個の
信号が、母線１５２を通ってパルス遅延のデコーダ及び
選択の回路１５３とパルス幅のデコーダ及び選択の回路
１５４へ送られる。

パルス遅延のデコーダ及び選択の回路１５３とパルス幅
のデコーダ及び選択の回路１５４は、母線１５２からの
入力とスキャンリング１５０及び１５１からの入力を受
けるアンド回路を含む。

言い換えればパルス遅延のデコーダ及び選択の回路１５
３は、第２図のデコーダ１９及びパルス遅延選択機２０
や第３図のデコーダ５９及びパルス遅延選択機６０と同
じ機能を果たす。

同様にパルス幅のデコーダ及び選択の回路１５４は、第
２図のデコーダ２２及びパルス幅選択機２３や第３図の
デコーダ６３及びパルス幅選択機６４と同じ機能を果た
す。

パルス遅延のデコーダ及び選択機１５３の出力は、オア
反転回路１５５及び１５７へ印加される。

オア反転回路１５５はスキャンリング１５１のＯビット
位置によって条件付けられる。

またオア反転回路１５７は符号変換器１５６を通るこの
ビット位置により条件付けられる。

オア反転回路１５７は微少振動遅延素子１５８に接続さ
れている。

また微少振動遅延素子１５８の出力はオア反転回路１５
５の出力と共にドツト・オア接続１５９へ印加される。

パルス幅のデコーダ及び選択回路１５４の出力はオア反
転回路１６０及び１６１へ印加される。

オア反転回路１６０はスキャンリング１５０のＯビット
位置により条件付けられる。

またオア反転回路１６１は符号変換器１６２を通るスキ
ャンリング１５０のこのビットの位置により条件付けら
れる。

オア反転回路１６１の出力は微少振動遅延素子１６３へ
送られる。

微少振動遅延素子１６３の出力はオア反転回路１６０の
出力と共にドツト・オア接続１５９へ印加される。

ドツト・オア接続１５９はパルス遅延素子１６５及びパ
ルスモード制御回路１７０に接続されている。

パルス・モード制御回路１７０は第２図のパルスモード
制御回路３６と同じような機能をする。

パルスモード制御回路１７０はしかしながらもし調節ユ
ニットが微調節ユニットであるならば働かない。

ラッチ１７１はスキャンリング１５１の最後の位置に接
続され、そしてこの出力はパルスモード制御回路１７０
の動作を決める。

ラッチ１７１の出力は図には示されていないが１．第５
図の端子４０と同じ機能を持ったパルスモード制御回路
１７０内の端子に接続される。

これゆえにもしラッチ１７１が１状態にセットされるな
ら、パルスモード制御回路１７０はパルスモードで動作
する。

またパルス遅延及びパルス幅調節チップは微調節ユニッ
トになる。

一方もしラッチ１７１がＯ状態にセットされるなら、パ
ルスモード制御回路１７０はパルスモードで動作するこ
とができ、且つパルス遅延及びパルス幅調節ユニットは
粗調節ユニットになる。

もちろんラッチ１７１の状態はラッチリング１５０及び
１５１の状態のようにプログラム設定可能である。

以前述べたようにスキャン・イン動作はラッチリング１
５０及び１５１の状態やラッチ１７１の状態を設定する
ために用いられる。

パルス遅延回路１６５は第６図の遅延回路１１２と同じ
ような機能をする。

パルス遅延回路１６５の出力はアンド回路１７５及び１
７７へ印加される。

これらのアンド回路はラッチ１７１の出力により条件付
けられる。

それゆえにラッチ１７１が１状態に設定された時にのみ
、アンド回路１７５及び１７７の出力が存在するであろ
う。

アンド回路１７５及び１７７は母線１６６から印加され
るゲート・パルスにより条件付けられることにもまた注
意すべきである。

パルスモード制御回路１７０の出力は、アンド回路１７
６及び１７８やアンド回路１８０，１８５゜１９０及び
１９５のグループに印加される。

アンド回路１７６及び１７８は符号変換器１７２を通る
ラッチ１７１の出力により条件付けられる。

これゆえにラッチ１７１がＯ状態に設定される時、アン
ド回路１７６及び１７８はパルスモード制御回路１７０
からパルスを送る。

アンド回路１７６及び１７８は、アンド回路１８０，１
８５゜１９０及び１９５のグループと同様に母線１６６
から送られるゲート信号により条件付けられる。

本発明ではアンド回路１７５，１７６．１７７及び１７
８は、ゲート信号Ｇ５により条件付けられる。

アンド回路１８０，１８５，１９０及び１９５のグルー
プは、各々Ｇ４．Ｇ３．Ｇ２及びＧＯのゲート信号によ
り条件付けられている。

第８図はＡが粗調節遅延線タップ、Ｂが粗調節出力、Ｃ
が微調節遅延線タップ、Ｄが微調節出力を示す。

また２０１が発振パルス、２０２がパルスの遅延が０で
パルス幅が５で粗調節されたタイミング・パルス、及び
２０３がパルスの遅延が９でパルス幅が７で微少振動遅
延が加わって微調節されたタイミング・パルスの形成を
示す。

このタイミング・パルスは記憶に対して調節されたタイ
ミング・パルス２０４と対比してＣＰ Ｕに対して調節
されタイミング・パルス２０３とが示されている。

記憶に対して調節されたタイミング・パルス２０４はＣ
ＰＵのパルス２０３と同様粗調節もされたが、しかし３
の遅延に微調節されている。

以上より本発明は、選択的なパルス遅延やパルス幅の制
御を持った改良されたパルス発生装置を提供することが
わかる。

さらに本発明により、物理的に回路接続を変えることな
くパルス遅延やパルス幅のダイナミックな調節が可能に
なることがわかる。

また本発明は、高分解能のスキュウ及びパルス幅の調節
を提供することがわかる。

本発明は、パルス幅及び遅延の粗調節ユニット内にパル
スモード制御を含む。

また本発明は、パルス幅及び遅延の粗調節あるいは微調
節ユニットとして選択的に設定できる共通の回路部分を
用いることができることもわかる。

【図面の簡単な説明】

第１図は一つの粗調節ユニットとゲートされた出力を持
った多くの微調節ユニットとを含む本発明の実施を示す
ブロックダイヤグラムである。 第２図は第１図の粗調節ユニットの詳細を示すダイヤグ
ラムである。 第３図は第１図の微調節ユニットの詳細を示すダイヤグ
ラムである。 第４図は第１図における種々の点でのパルスを示すタイ
ミング・ダイヤグラムである。 第５図は第２図の粗調節ユニット内のパルスモード制御
回路の詳細を示す論理ダイヤグラムである。 第６図はＣＰＵや記憶やチャンネルのゲート信号を発生
させるための制御回路と共に同位置の偶数個のパルスと
逆位相の奇数個のパルスを発生させることを示す本発明
のブロックダイヤグラムである。 第７図は発振器と遅延線がチップ外に設置されているＬ
ＳＩチップ上に組み込まれた本発明のブロックダイヤグ
ラムである。 第８図はコンピュータシステム内に種種の機能ユニット
を持った本発明によりどのようにタイミング・パルスが
調節されるかを示すタイミング・ダイヤグラムである。 １０・・・・・・発振器、１２・・・・・・スキャン・
イン端子、１３・・・・・・シフト端子、１５・・・・
・・粗調節ユニット、１６・・・・・・遅延線、１８，
２１・・・・・・ラッチリング、１９．２２・・・・・
・デコーダ、２０・・・・・・パルス遅延選択機、２３
・・・・・・パルス幅選択機、２６，２７゜３０．３１
・・・・・・アンド回路、２８，３２・・・・・・符号
変換器、２９，３３・・・・・・微少振動遅延素子、３
４・・・・・・ノア回路、３６・・・・・・パルスモー
ド制御回路、３８・・・・・・パルスモード端子、３９
・・・・・・単サイクルスイッチ、４０・・・・・・チ
ップ選択端子、４１・・・・・・ノア回路、４２．４３
・・・・・・オア回路、４４・・・・・・符号変換器、
４５，４６，４７．４Ｂ、４９，５０゜５１・・・・・
・ノア回路、５５・・・・・・微調節ユニット、５６・
・・・・・遅延線、５８，６２・・・・・・ラッチリン
グ、５９．６３・・・・・・デコーダ、６０・・・・・
・パルス遅延選択機、６４・・・・・・パルス幅選択機
、６６．７０・・・・・・符号変換器、６７．６Ｂ、７
１．７２・・・・・・アンド回路、６９，７３・・・・
・・微少振動遅延素子、７４・・・・・・ノア回路、７
５，７６．７７．７８・・・・・・負アンド回路、８０
・・・・・・クロック・ゲート発生器、８２・・・・・
・クロック・ラン端子、１００ ａ 、’ １００ ｂ
−・・・遅延素子、１１２・・・・・・遅延素子、１１
３・・・・・・遅延素子、１１５・・・・・・記憶リフ
レッシュ制御素子、１１６・・・・・・記憶リフレッシ
ュ・クロック・リング、１２０・・・・・・ゲート・ユ
ニット、１２１・・・・・・ＣＰＵゲート制御素子、１
２２・・・・・・記憶ゲート制御素子、１２３・・・・
・・チャンネル・ゲート制御素子、１２４・・・・・・
ＣＰＵクロック・リング・カウンタ、１２５・・・・・
・クロック・ゲート発生器、１３０・・・・・・クロッ
ク制御素子、１５０・・・・・・パルス幅スキャン・リ
ング、１５１・・・・・・パルス遅延スキャン・リング
、１５３・・・・・・パルス遅延のデコーダ及び選択の
回路、１５４・・・・・・パルス幅のデコーダ及び選択
の回路、１５５．１５７，１６０，１６１・・・・・・
オア反転回路、１５６，１６２・・・・・・符号変換器
、１５８゜１６３・・・・・・微少振動遅延素子、１５
９・・・・・・ドツトオア接続、１６５・・・・・・パ
ルス遅延素子、１７０・・・・・・パルスモード制御回
路、１７１・・・・・・パルスモード選択ラッチ、１７
２・・・・・・符号変換器、１７５゜１７６．１７７．
１７８，１８０，１８５゜１９０．１９５・・・・・・
アンド回路。

Claims (1)

【特許請求の範囲】
1. １ 一連の反復的クロック・パルスを発生する手段を含
   むコンピュータ・システムのクロック・パルス発生装置
   において、上記一連の反復的パルスの各々から一組の遅
   延パルスを発生するための遅延回路手段と、上記遅延パ
   ルスの組を受取るなめに上記遅延回路手段に接続され、
   上記パルスの組内の遅延パルスの数に等しい数の選択的
   に動作可能な制御素子を有する第１選択手段と、上記遅
   延パルスの組を受取るために上記遅延回路手段に接続さ
   れ、上記パルスの組内の遅延パルスの数に等しい数の選
   択的に動作可能な制御素子を有する第２選択手段とより
   なり、上記第１及び第２選択手段の各制御素子は上記遅
   延パルスの組の１つの遅延パルスを受取るように接続さ
   れた入力と、出力と、付勢された時に上記１つの遅延パ
   ルスを上記出力へ送る制御入力とを持ち、上記第１及び
   第２選択手段の各制御素子の上記出力は夫々上記第１及
   び第２選択手段の出力に共通に接続されており、上記ク
   ロック・パルス発生装置は更に、上記第１及び第２選択
   手段からのパルスから形成されるパルスを発生するため
   の論理回路手段と、上記論理回路手段により生成される
   パルスが上記第１及び第２選択手段のどの制御素子が付
   勢されるかによって決まるように、上記第１選択手段の
   １つの制御素子の入力及び上記第２選択手段の１つの制
   御素子の入力を付勢するための選択的に設定可能な手段
   より成ることを特徴とするコンピュータ・システムのク
   ロック・パルス発生装置。