JPS5921045B2 - クロツク信号分配回路の調整方式 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル電子装置、特に大型・高速のコンピュ
ータ等における、クロック信号の分配方式及びクロック
位相の調整方式に関する。

デジタル電子装置における高速化は近年ますます進んで
、クロック信号の周期は１０ナノ秒（ナノは１０のマイ
ナス９乗）以下のものが要求され、パルス幅も１〜２ナ
ノ秒が要求される。

それにつれて各回路に分配されるクロック信号間の位相
差も、１ナノ秒以下の精度に調整される必要がある。本
発明はこのような高速・高精度のクロック信号のための
分配回路及び調整方法を提供するものである。従来のク
ロック信号分配回路系は単に入力されるクロック信号の
ファンアウト数を増して分配するものでしかなかつた。

即ち、各負荷回路で必要とされるクロックパルス波形（
周期及びパルスコはクロック発生源で作成され、分配回
路で多数に分岐されて、負荷となる回路、例えばフリッ
プ・フロップ回路やラッチ回路に直接供給されていた。
途中の分配回路には一般の論理ゲート素子が用いられる
ので一応の波形整形効果は生じるが、パルス幅や周期を
変えることは行われてはいない。しかし、パルス幅及び
周期の小さいクロック信号が要求される場合、クロック
発生源自体でそのような波形を作成すると、途中の伝送
路や分配回路で波形のなまりを生じたり立上り遅延と立
下り遅延との差によつてパルス幅が非所望に変化したり
して、全負荷に対して正確なりロック信号の供給を行う
ことは困難になる。そこで本発明の分配方式では、負荷
回路近傍にパルス幅を所望の小パルス幅に短縮するチョ
ッパ回路を設け、伝送路中での波形なまり等の影響を受
けないようにしている。

また周期の短縮のためにも、負荷回路近傍に周波数逓倍
回路を設けて対処している。また、各負荷回路端でのク
ロックの位相を合せるためには、クロック発生源から負
荷端までの伝送路の信号遅延時間を揃える必要がある。

従来の位相合わせ方法では、２つの負荷端の信号を等長
ケーブルで２現象オシロスコープヘ接続し、画面上で波
形の位相が合うように調整を行つている。しかし周期が
ナノ秒単位になると、ケーブル長のわずかな差や、オシ
ロスコープ内での位相調整精度が問題となり、充分な位
相合せは困難となる。本発明では伝送路の入力端と出力
端とが逆位相になるように分配回路を構成することによ
り、入力端と出力端とを一定長の線路で短絡して発振を
生ぜしめ、その発振周波数をカウンタで計測しながら所
定の周波数になるように伝送路遅延量を調整する。カウ
ン汐の精度はナノ秒単位まで充分なものが得られ、また
デジタル表示されるので調整作業も楽である。以下図面
により本発明を詳細に説明する。

第１図乃至第４図は本発明の一実施例を示しており、第
１図において、プリント基板１は母基板２にコネクタ３
を介して接続されており、プリント基板１上には多数の
集積回路素子ＬＳＩ４が実装されている。

中央部にはクロツク分配用のＬＳＩ５が設けられ、各Ｌ
ＳＩ４に対して等長のプリント配線６にてクロツクが分
配される。クロツク分配用ＬＳＩ５に対してはクロツク
発生源７より母基板２、コネク汐端子３１、プリント配
線８を介してクロツク信号が与えられる。またクロツク
分配用ＬＳＩ５からはプリント配線９を介して母基板２
のコネク汐３２に対してもクロツク信号が分配される。
これは後述の位相調整操作のために用いられる。前述の
如く、クロツク信号のパルス幅が数ナノ以下である場合
、クロツク発生源７から各ＬＳｌ４までの伝送路で波形
のなまり等により正確なパルス幅を保つて伝送すること
は非常に困難となる。

そのために本発明ではクロツク発生源で作成されるパル
スのデユーテイ一比を約５０％にしておき、各ＬＳＩ４
の内部にチヨツパ回路を設けて所望のパルス幅にしてＬ
ＳＩ４の内部の各ラツチに分配するようにしている。第
２図はＬＳＩ４の内部回路の一部を示しており、１０は
チヨッパ回路、１１はラツチ回路である。

１２〜１４は１入力のＮＯＲゲート（又はインバー汐）
であり、１５は２入力のＮＯＲ回路である。

このチヨツパ回路１０は、クロック入力端子に与えられ
るパルス信号の立下り時点から、ＮＯＲゲート回路３段
分の遅延時間に等しいパルス幅の正方向パルスを生じる
。伝送線路（ケーブルやプリント線路）や分配回路中の
ゲート回路における信号の立上り遅延と立下り遅延とが
すべて等しいか、又は部分毎には等しくなくても全体と
して平均にバラついていればパルス幅が変化することは
ない筈である。

しかしながら実際の部品・素子にはバラツキが必らずあ
り、遅延のバラツキがパルス幅と同程度になると、極端
な場合にはパルスが消失してしまう場合もあり得る。こ
のような場合、第２図で示す如く伝送路中ではデユーテ
イ一比５０％付近で充分なパルス幅で伝送し、負荷回路
であるＬＳＩ４内部で所望のパルス幅に整形することに
より解決される。また、さらに高速のクロツク信号が要
求される場合には、第３図の如く負荷ＬＳＩ４の内部で
周波数逓倍を行うのがよい。第３図ａにおいて、入力端
子Ａからの信号は０Ｒ−ＮＯＲゲート４１により正・逆
両相に分けられ、夫々チヨツバ回路４２，４３に入力さ
れる。各チヨツパ回路４２，４３の構成及び動作は第３
図のチヨツパ回路１０と同一である。両チヨツパ回路か
らの出力を２入力ＮＯＲゲート４４に入力するとその出
力には入力の２倍の周波数のパルスが得られる。パルス
幅はＮＯＲゲート３段分の遅延時間に等し（・。各部の
波形は第３図ｂに示すとうりである。第４図は本発明の
クロツク位相合せの方法を示している。

この図ではプリント基板１においてコネク汐端子３１か
ら分配用ＬＳＩ５、プリント配線９を介してコネクタ端
子３２までの遅延時間を一定の値に合せる操作を説明す
る。第４図における母基板ｚは第１図の母基板２とは別
の位相調整専用のものであり、プリント配線２５が設け
られている。１６乃至２４はすべて１入力のＮＯＲゲー
ト回路であり、ＮＯＲゲート１８以降のゲートはツリー
状に接続されて分岐数を拡大している。

入力端子から各出力端子までのＮＯＲゲート段数はすべ
て奇数段であり、入力に対して出力が逆相になるように
されている。このような分配用ＬＳＩ５を有するプリン
ト基板１を調整用母基板７に装着すると、母基板７のプ
リント配線２５によりプリント基板１のプリント配線８
及び９を介して分配用ＬＳＩ５の入出力が短絡され、発
振を起こす。このループ状伝送路の立上り遅延時間と立
上り遅延時間との和が発振周期となる。分配用ＬＳＩ５
はすべて同一のＮＯＲゲート回路のみで構成されている
ので、立上り遅延と立下り遅延とは全体としてはほぼ等
しくなる。２７は周波数カウン汐であり高インピーダン
ス・プローグ２８に゛てプリント配線６より周波数を計
測する。

この際プローブ２８をプリント配線９に接続すると浮遊
容量が加わつて周波数が狂う怖れがある。プリント配線
２５による遅延時間が既知ならば、周波数の逆数の半分
からそれを引けば、コネクタ端子３１から３２までの遅
延時間が知れる。またコネクノ端子３１から３２までの
遅延時間を所望の値に調整する場合には、それに対応す
る周波数値になるように遅延時間を調整すればよい。

第４図の実施例では遅延時間の調整はクロツク分配回路
の途中に設けたデイスクリートワイヤ部２６の長さを変
えることにより行なう。プリント配線８を介してＬＳＩ
５に入力されたクロツク信号は、ＮＯＲゲート１６．１
７を経てバツフアされた後一旦外部ピンに出力され、デ
イスクリートワイヤ２６を経て再びＬＳＩ５内に戻つて
ツリー状接続されたＮＯＲゲート群に与えられる。この
デイスクリートワイヤ２６の長さを長くすれば遅延時間
は長くなる。遅延時間の調整はこのようなデイスクリー
トワイヤによる方法には限られない。例えばＮＯＲゲー
ト１７と１８との間に段数の異なる複数のＮＯＲゲート
直列接続部を設けておき、そのいずれを選択的に用いる
かを外部から指定可能とすることもできる。デイスクリ
ートワイヤ部２６は第４図の如くＮＯＲゲート群の途中
から引出して設けることは必らずしも必要なく、プリン
ト配線８の途中に設ければ分配用ＬＳＩ５のピン数が２
本節約できる。

しかし、１枚のプリント基板１上に複数の分配用ＬＳＩ
５を載せる場合、各ＬＳＩ５にプリント配線８よりデイ
スクリートワイヤにて分岐させると、第１のＬＳＩ５に
関してその第１のデイスクリートワイャの長さを調整し
た後、第２のＬＳＩ５に関しての調整でその第２のデイ
スクリートワイヤの長さを変えてしまうと、最初の第１
のＬＳＩ５の調整が狂つてしまう怖れがある。従つて複
数の分配用ＬＳＩ５を並列に用いる場合には、第４図の
ように一旦ＮＯＲゲート１６．１７でバツフアしてから
デイスクリートワイヤ２６に接続した方がよい。尚、プ
リント配線９の長さはプリント配線６の長さとは必らず
しも等しくなくてもよい。またプリント配線９を調整専
用にすることなく、負荷ＬＳＩ４に対する分配に共用し
てもよい。その場合、分配用ＬＳＩ５の出力端から負荷
ＬＳｌ４までの線長はプリント配線６と等しくすること
は当然である。尚、第１図において、母基板２には一般
に複数のプリント基板１が装着されるが、その場合、ク
ロツク発生源７から各プリント基板１のコネクタ端子３
１までの線長はすべて等しくすることは当然である。

またプリント配線９は母基板２に装着された場合にはプ
リント配線２６とコネクタ端子３３を介して終端抵抗Ｒ
にて終端される。

さらに第１図で示す如き分配系を多段に接続してもよい
。

即ち、クロツク発生源より母基板２を介して第１のプリ
ント基板にクロツクを供給し、該第１のプリント基板中
にはプリント基板間分配回路が設けられ、該プリント基
板間分配信号は母基板２を再び経由して第２の複数のプ
リント基板１に分配され、以下は第１図と同様に各プリ
ント基板中の分配回路５によつて各負荷ＬＳＩ４に分配
されるようにしてもよい。この場合上記第１のプリント
基板中のプリント基板間分配回路の各出力端から、第２
の各プリント基板１の入力端までの線長は等しくされね
ばならないことは当然である。そして、該第１のプリン
ト基板における入力端から各出力端までの遅延時間の調
整にも第４図で示した方法が適用されることはいうまで
もない。以上詳説した如く、本発明では分配伝送路上で
はデユーテイ一比５０％の波形とし、負荷回路の近傍に
チヨツパ回路又は周波数逓倍回路を設けてパルス幅の極
めて小さいクロツクパルスを供給可能とするとともに、
分配回路の入出力を逆相となるように構成しておき、位
相調整に際しては分配回路の入出力端を短絡して発振さ
せ、その発振周波数を計測することにより位相合せを簡
単にかつ精度良く行うことを可能にするものである。

【図面の簡単な説明】

第１図乃至第４図はいずれも本発明の実施例に関し、第
１図はプリント基板の構成を示す概略図、第２図は負荷
ＬＳＩの内部の一部実施例回路図、第３図ａは負荷ＬＳ
Ｉの内部の一部の他の実施例回路図、第３図ｂは第３図
ａの各部の動作波形図、第４図は本発明の調整方法を説
明するための一部概略図である。 図中、１はプリント基板、２は母基板、３はコネクタ、
４は負荷ＬＳＩ．５はクロツク信号分配用ＬＳＩ．６は
等長プリント配線、９調整用プリント配線、１０、４２
、４３はチヨツパ回路、１１は負荷としてのラツチ回路
である。

Claims (1)

【特許請求の範囲】
1. １ クロック信号発生源からのクロック信号を複数の負
   荷回路に分配するクロック信号分配回路の入力端から各
   出力端までの遅延時間を所定の値に合わせる調整方式に
   おいて、上記クロック信号分配回路は遅延時間可変手段
   を有するとともに入力端の信号に対して出力端の信号が
   逆相になるよう構成され、調整に際しては入力端と出力
   端とを所定の遅延時間を有する線路により短絡して発振
   を生ぜしめ、その発振周波数が所定の値となるように上
   記遅延時間可変手段を調整することを特徴とするクロッ
   ク信号分配回路の調整方式。