JPS5857771B2 - キ−ボ−ドエンコ−ダ - Google Patents
キ−ボ−ドエンコ−ダInfo
- Publication number
- JPS5857771B2 JPS5857771B2 JP54047473A JP4747379A JPS5857771B2 JP S5857771 B2 JPS5857771 B2 JP S5857771B2 JP 54047473 A JP54047473 A JP 54047473A JP 4747379 A JP4747379 A JP 4747379A JP S5857771 B2 JPS5857771 B2 JP S5857771B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- key
- scanning
- scan
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Input From Keyboards Or The Like (AREA)
Description
【発明の詳細な説明】
この発明はＮキーロールオーバ機能を備え、しかも耐雑
音性の良好なダイナミック式キーボードエンコーダに関
する。
音性の良好なダイナミック式キーボードエンコーダに関
する。
従来、ダイナミック式キーボードエンコーダにおいてＮ
キーロールオーバ機能、つまり前に押したキーが抑圧解
除される以前に次のキーを押すというように複数のキー
を順次重ねるように押した場合、押されたキーの順序で
対応するエンコード出力を順次重ることができる機能を
達成するためには、今回の走査時に押されているキーが
前回の走査時に押されていないことを判定し、その判定
結果に基づいてストローブ信号を出力する方式が採用さ
れている。
キーロールオーバ機能、つまり前に押したキーが抑圧解
除される以前に次のキーを押すというように複数のキー
を順次重ねるように押した場合、押されたキーの順序で
対応するエンコード出力を順次重ることができる機能を
達成するためには、今回の走査時に押されているキーが
前回の走査時に押されていないことを判定し、その判定
結果に基づいてストローブ信号を出力する方式が採用さ
れている。
しかし、この方式にあってはキーが押されたことに伴な
う出力信号の立上り又は立下りを検出するだけであって
、キーが押されている時間的な長さについては何の配慮
もなされていないため、稀にキーの出力ライン上にノイ
ズが拾われたままそのキーが走査されたような場合には
、そのノイズの立上り、又は立下りをキーが押されたも
のと誤認してストローブ信号が出力される虞れがある。
う出力信号の立上り又は立下りを検出するだけであって
、キーが押されている時間的な長さについては何の配慮
もなされていないため、稀にキーの出力ライン上にノイ
ズが拾われたままそのキーが走査されたような場合には
、そのノイズの立上り、又は立下りをキーが押されたも
のと誤認してストローブ信号が出力される虞れがある。
ここに、本発明者はキーか押されたことに起因する出力
信号は少なくとも２走査周期以上に亘って連続する信号
であるのに対して、ノイズが拾われたことに起因する信
号が２走査周期に亘って連続的に検出されることは極め
て稀な例に過ぎないとの知見を得てこの発明を成すに至
ったものである。
信号は少なくとも２走査周期以上に亘って連続する信号
であるのに対して、ノイズが拾われたことに起因する信
号が２走査周期に亘って連続的に検出されることは極め
て稀な例に過ぎないとの知見を得てこの発明を成すに至
ったものである。
この発明は上記知見に基づいて正常なキーからの信号と
ノイズとを識別し、以ってＮキーロールオーバ機能を備
え、しかも耐雑音性の良好なダイナミック式キーボード
エンコーダを提供することを目的とするものである。
ノイズとを識別し、以ってＮキーロールオーバ機能を備
え、しかも耐雑音性の良好なダイナミック式キーボード
エンコーダを提供することを目的とするものである。
すなわち、この発明はキーコードを出力するカウンタと
、このカウンタの出力に応答して各キーの出力を順次走
査する走査回路と、前回の走査周期において上記走査回
路から出力された各キーの出力を今回の走査時に出力す
る第１記憶手段と、前々回の走査周期において上記走査
回路から出力された各キーの出力を今回の走査時に出力
する第２記憶手段と、毎走査周期ごとに上期走査回路の
出力を第１．第２記憶手段の出力と比較して、そのとき
ＯＮしているキーが前回の走査時にもＯＮであって、前
々回の走査時にはＯＦＦであることを判定する論理回路
と、この論理回路の出力に応答して上記カウンタの出力
をラッチするラッチ回路とからなることを特徴とするキ
ーボードエンコーダである。
、このカウンタの出力に応答して各キーの出力を順次走
査する走査回路と、前回の走査周期において上記走査回
路から出力された各キーの出力を今回の走査時に出力す
る第１記憶手段と、前々回の走査周期において上記走査
回路から出力された各キーの出力を今回の走査時に出力
する第２記憶手段と、毎走査周期ごとに上期走査回路の
出力を第１．第２記憶手段の出力と比較して、そのとき
ＯＮしているキーが前回の走査時にもＯＮであって、前
々回の走査時にはＯＦＦであることを判定する論理回路
と、この論理回路の出力に応答して上記カウンタの出力
をラッチするラッチ回路とからなることを特徴とするキ
ーボードエンコーダである。
以下に、この発明の一実施例を添付図面に基づいて詳説
する。
する。
第１図において、行ラインＹ。
−￥３と列ラインＸｏ−Ｘ３によってキーマドＩＪクス
回路１が構成されており、その各交点にはキースイッチ
Ｓ。
回路１が構成されており、その各交点にはキースイッチ
Ｓ。
０〜Ｓ３３が接続されている。
各行ラインＹ。−Ｙ３の一端には抵抗Ｒ７を介して電源
Ｖｃが接続されており、他端はマルチプレクサ２の各入
力端子に接続されている。
Ｖｃが接続されており、他端はマルチプレクサ２の各入
力端子に接続されている。
他方、列ラインＸ。−Ｘ３は各々デコーダ３の各出力端
子「０１〜「３」に接続されている。
子「０１〜「３」に接続されている。
デコーダ３の入力端子Ａ、Ｂにはクロックパルス発生器
５からの基本クロック（第２図参照）を計数するカウン
タ４の上位２ビツト出力Ｑｃ ＋ＱＤ（第２図参照）が
供給され、またマルチプレクサ２の入力端子Ａ、Ｂには
カウンタ４の下位２ビツト出力ＱＡ 、 ＱＢ （第２
図参照）が供給されている。
５からの基本クロック（第２図参照）を計数するカウン
タ４の上位２ビツト出力Ｑｃ ＋ＱＤ（第２図参照）が
供給され、またマルチプレクサ２の入力端子Ａ、Ｂには
カウンタ４の下位２ビツト出力ＱＡ 、 ＱＢ （第２
図参照）が供給されている。
従って、マルチプレクサ２の出力側にはカウンタ３の出
力が切換るごとにキー５ＯＯ＝８３３の出力が順次１個
づつ出力される。
力が切換るごとにキー５ＯＯ＝８３３の出力が順次１個
づつ出力される。
このとき例えばキーＳ２゜が押されていると、第２図■
に示す如くマルチプレクサ２の出力はキー８２１の走査
期間中ｒＨＪとなる。
に示す如くマルチプレクサ２の出力はキー８２１の走査
期間中ｒＨＪとなる。
６は１６ビツト容量を有するシフトレジスタ（以下、第
１シフトレジスタと言う。
１シフトレジスタと言う。
）であり、この第１シフトレジスタ６はシフト入力端子
ＣＰに供給される基本クロックの立下りに応答して、そ
のとき入力端子Ａに供給されているマルチプレクサ２の
出力を読み込むとともに、全体を右へ１ビツトシフトす
るように構成されている。
ＣＰに供給される基本クロックの立下りに応答して、そ
のとき入力端子Ａに供給されているマルチプレクサ２の
出力を読み込むとともに、全体を右へ１ビツトシフトす
るように構成されている。
つまり、マルチプレクサ２の出力側には基本クロックの
立下り毎に各キー５ＯＯ＝８３３のＯＮ。
立下り毎に各キー５ＯＯ＝８３３のＯＮ。
ＯＦＦ状態信号が１つづつ出力されるわけであるが、例
えばある基本クロックの立下りに応答してマルチプレク
サ２の出力がＳ。
えばある基本クロックの立下りに応答してマルチプレク
サ２の出力がＳ。
１からＳ。２に切換つたような場合には、その基本クロ
ックの立下りに応答して第１シフトレジスク６には切換
る前のキ８０１からの信号が読み込まれることになる。
ックの立下りに応答して第１シフトレジスク６には切換
る前のキ８０１からの信号が読み込まれることになる。
そして、第１シフトレジスクは１６ビツト容量を有する
とともに、マルチプレクサ２の出力側には基本クロック
の１６周期毎に同一キーに対応するＯＮ、ＯＦＦ状態信
号が出力されるから、各キーの状態を繰り返し走査する
と、第１シフトレジスク６の出力側には第２図＠に示す
如くそのときマルチプレクサ２から出力されているキー
の前回走査時の状態信号が出力されることになる。
とともに、マルチプレクサ２の出力側には基本クロック
の１６周期毎に同一キーに対応するＯＮ、ＯＦＦ状態信
号が出力されるから、各キーの状態を繰り返し走査する
と、第１シフトレジスク６の出力側には第２図＠に示す
如くそのときマルチプレクサ２から出力されているキー
の前回走査時の状態信号が出力されることになる。
７は１６ビツト容量を有するシフトレジスタ（以下、第
２レジスタと言う。
２レジスタと言う。
）であり、この第２シフトレジスタ７はシフト入力端子
ＣＰに供給される基本クロックの立下りに応答して、そ
のとき入力端子Ａに供給されている第１シフトレジスク
６の出力を読み込むとともに、全体を右へ１ビツトシフ
トするように構成されている。
ＣＰに供給される基本クロックの立下りに応答して、そ
のとき入力端子Ａに供給されている第１シフトレジスク
６の出力を読み込むとともに、全体を右へ１ビツトシフ
トするように構成されている。
つまり、第２シフトレジスタ７は１６ビツト容量を有す
るとともに、第ルジスク６の出力側にはそのときマルチ
プレクサ２から出力されているキーの前回走査時の状態
信号が出力されているから、各キーの状態を繰り返し走
査すると第２シフトレジスク７の出力側には第２図Ｏに
示す如く、そのときマルチプレクサ２から出力されてい
るキーの前々回走査時の状態信号が出力されることにな
る。
るとともに、第ルジスク６の出力側にはそのときマルチ
プレクサ２から出力されているキーの前回走査時の状態
信号が出力されているから、各キーの状態を繰り返し走
査すると第２シフトレジスク７の出力側には第２図Ｏに
示す如く、そのときマルチプレクサ２から出力されてい
るキーの前々回走査時の状態信号が出力されることにな
る。
８はカウンタ４の出力をラッチするラッチ回路であり、
このラッチ回路８はクロック入力端子ＣＫへ供給される
ＡＮＤゲート９の出力の立上りに応答してラッチ動作を
するように構成されており、又ＡＮＤゲート９の入力側
にはマルチプレクサ２、第１シフトレジスタ６及び第２
シフトレジスタ７の出力が並列に供給されている。
このラッチ回路８はクロック入力端子ＣＫへ供給される
ＡＮＤゲート９の出力の立上りに応答してラッチ動作を
するように構成されており、又ＡＮＤゲート９の入力側
にはマルチプレクサ２、第１シフトレジスタ６及び第２
シフトレジスタ７の出力が並列に供給されている。
尚、１０はＡＮＤゲート９の出力を反転してストローブ
信号を得るためのＮＯＴゲートであり、また１１は第２
レジスタの出力を反転してＡＮＤゲート９に禁止をかけ
、これによりＮキーロールオーバ機能を達成するＮＯＴ
ゲートである。
信号を得るためのＮＯＴゲートであり、また１１は第２
レジスタの出力を反転してＡＮＤゲート９に禁止をかけ
、これによりＮキーロールオーバ機能を達成するＮＯＴ
ゲートである。
以上の構成において、今あるキー（例えば５２１）が押
されたことにともないある走査周期（以下、第１走査周
期と言う。
されたことにともないある走査周期（以下、第１走査周
期と言う。
）におけるそのキーの走査タイミングでマルチプレクサ
２の出力が初めてｒＨＪになったとする。
２の出力が初めてｒＨＪになったとする。
このとき、第１シフトレジスタロからは第２図＠に示す
如く前回走査時におけるキーＳ２１の出力ｒ Ｌ Ｊが
出力されるから、この「Ｌ」によってＡＮＤゲ゛−ト９
は第２図○に示す如く出力が禁止され、ストローブ信号
は出力されない。
如く前回走査時におけるキーＳ２１の出力ｒ Ｌ Ｊが
出力されるから、この「Ｌ」によってＡＮＤゲ゛−ト９
は第２図○に示す如く出力が禁止され、ストローブ信号
は出力されない。
また、このようにキーが正常に押された場合、少なくと
も２走査周期以上に亘ってマルチプレクサ２の出力はそ
のキーの走査タイミングでｒＨＪとなることが経験的に
確認されている。
も２走査周期以上に亘ってマルチプレクサ２の出力はそ
のキーの走査タイミングでｒＨＪとなることが経験的に
確認されている。
従って、次の走査周期（以下、第２走査周期と言う。
）におけるキー８２１の走査タイミングにおいては、マ
ルチプレクサ２の出力及び第１シフトレジスク６の出力
はともにｒＨＪとなり、またこのとき第２シフトレジス
タ７の出力の反転値は第２図Ｏに示す如く未だｒＨＪで
あることからＡＮＤゲート９の各入力は全て１−ＨＪと
なり、ＡＮＤゲート９の出力は第２図Ｇに示す如くここ
に初めてｒＨＪとなる。
ルチプレクサ２の出力及び第１シフトレジスク６の出力
はともにｒＨＪとなり、またこのとき第２シフトレジス
タ７の出力の反転値は第２図Ｏに示す如く未だｒＨＪで
あることからＡＮＤゲート９の各入力は全て１−ＨＪと
なり、ＡＮＤゲート９の出力は第２図Ｇに示す如くここ
に初めてｒＨＪとなる。
そして、このＡＮＤゲ゛−ト９の出力ｒＨＪの立上りで
ラッチ回路８にはキーＳ２１のキーコードがラッチされ
るとともに、上記ＡＮＤゲ゛−１９の出力はＮＯＴゲ゛
−１１０によって反転されストローブ信号として出力さ
れる。
ラッチ回路８にはキーＳ２１のキーコードがラッチされ
るとともに、上記ＡＮＤゲ゛−１９の出力はＮＯＴゲ゛
−１１０によって反転されストローブ信号として出力さ
れる。
一方、第３走査周期以降の各走査周期においては、キー
Ｓ２１の走査タイミングにおける第２シフトレジスタ７
の出力の反転値は第２図Ｏに示す如く全てｒＬＪとなる
。
Ｓ２１の走査タイミングにおける第２シフトレジスタ７
の出力の反転値は第２図Ｏに示す如く全てｒＬＪとなる
。
従って、このｒＬＪによってＡＮＤゲート９は出力か禁
止されそれ以降の走査周期におけるストローブ信号は全
て禁止されることになり、ここにＮキーロールオーバ機
能が達成されることになる。
止されそれ以降の走査周期におけるストローブ信号は全
て禁止されることになり、ここにＮキーロールオーバ機
能が達成されることになる。
次に、第２走査周期におけるキーＳＯ２の走査タイミン
グにおいてノイズが拾われ、第２図■に示す如くマルチ
プレクサ２の出力が「Ｈ」になったとする。
グにおいてノイズが拾われ、第２図■に示す如くマルチ
プレクサ２の出力が「Ｈ」になったとする。
このとき、第１シフトレジスタ６の出力は第２図＠に示
す如く「Ｌ」であるからストローブ信号は出力されない
。
す如く「Ｌ」であるからストローブ信号は出力されない
。
ここで、このようにノイズに起因してマルチプレクサ２
の出力が「Ｈ」になる場合、相連続する走査周期におい
て同一走査タイミングでｒＨＪ信号が出力されることは
極めて稀な例であることが経験的に確認されている。
の出力が「Ｈ」になる場合、相連続する走査周期におい
て同一走査タイミングでｒＨＪ信号が出力されることは
極めて稀な例であることが経験的に確認されている。
従って、第３走査周期においてキーＳ。
２の走査タイミングになると第１シフトレジスタ６の出
力はｒＨＪとなるが、マルチプレクサ２の出力について
は「Ｌ」となるため、このｒＬＪ信号によってＡＮＤゲ
′−ト９は出力が禁止され、ストローブ信号が出力され
ることはない。
力はｒＨＪとなるが、マルチプレクサ２の出力について
は「Ｌ」となるため、このｒＬＪ信号によってＡＮＤゲ
′−ト９は出力が禁止され、ストローブ信号が出力され
ることはない。
つまり、ノイズが拾われたことに起因するマルチプレク
サ出力ｒＨＪによっては決つしてストローブ信号は出力
されないことになる。
サ出力ｒＨＪによっては決つしてストローブ信号は出力
されないことになる。
尚、この実施例においては、第１゜第２記憶手段として
シフトレジスタを使用したが、これらをＲＡＭに変え得
ることは勿論である。
シフトレジスタを使用したが、これらをＲＡＭに変え得
ることは勿論である。
以上の説明で明らかなように、この発明は、キーコード
を出力するカウンタと、このカウンタの出力に応答して
各キーの出力を順次走査する走査回路と、前回の走査周
期において上記走査回路から出力された各キーの出力を
今回の走査時に出力する第１記憶手段と、前々回の走査
周期において上記走査回路から出力された各キーの出力
を今回の走査時に出力する第２記憶手段と、毎走査周期
ごとに上記走査回路の出力を第１．第２記憶手段の出力
と比較して、そのときＯＮしているキーが前回の走査時
にもＯＮであって、前々回の走査時にはＯＦＦであるこ
とを判定する論理回路と、この論理回路の出力に応答し
て上記カウンタの出力をラッチするラッチ回路とからな
るために、キーからの正常な信号とノイズとを確実に識
別することができ、以ってＮキーロールオーバ機能を備
え、しかも耐雑音性の良好なダイナミック式キーボード
エンコーダを提供することができるわけである。
を出力するカウンタと、このカウンタの出力に応答して
各キーの出力を順次走査する走査回路と、前回の走査周
期において上記走査回路から出力された各キーの出力を
今回の走査時に出力する第１記憶手段と、前々回の走査
周期において上記走査回路から出力された各キーの出力
を今回の走査時に出力する第２記憶手段と、毎走査周期
ごとに上記走査回路の出力を第１．第２記憶手段の出力
と比較して、そのときＯＮしているキーが前回の走査時
にもＯＮであって、前々回の走査時にはＯＦＦであるこ
とを判定する論理回路と、この論理回路の出力に応答し
て上記カウンタの出力をラッチするラッチ回路とからな
るために、キーからの正常な信号とノイズとを確実に識
別することができ、以ってＮキーロールオーバ機能を備
え、しかも耐雑音性の良好なダイナミック式キーボード
エンコーダを提供することができるわけである。
第１図は、この発明の一実施例であるキーボードエンコ
ーダの電気的構成を示す回路図、第２図は、同回路図上
の各部の波形を示す図である。 ２．３・・・・・・走査回路、４・・・・・・カウンタ
、６・・・・・・第１記憶手段、γ・・・・・・第２記
憶手段、８・・・・・・ラッチ回路、９，１１・・・・
・・論理回路、５ＯＯ−８３，１・・・・・・キー。
ーダの電気的構成を示す回路図、第２図は、同回路図上
の各部の波形を示す図である。 ２．３・・・・・・走査回路、４・・・・・・カウンタ
、６・・・・・・第１記憶手段、γ・・・・・・第２記
憶手段、８・・・・・・ラッチ回路、９，１１・・・・
・・論理回路、５ＯＯ−８３，１・・・・・・キー。
Claims (1)
- １ キーコードを出力するカウンタと、このカウンタの
出力に応答して各キーの出力を順次走査する走査回路と
、前回の走査周期において上記走査回路から出力された
各キーの出力を今回の走査時に出力する第１記憶手段と
、前々回の走査周期において上記走査回路から出力され
た各キーの出力を今回の走査時に出力する第２記憶手段
と、毎走査周期ごとに上記走査回路の出力を第１．第２
記憶手段の出力と比較して、そのと！ＯＮしているキー
が前回の走査時にもＯＮであって、前々回の走査時には
ＯＦＦであることを判定する論理回路と、この論理回路
の出力に応答して上記カウンタの出力をラッチするラッ
チ回路とからなることを特徴とするキーボードエンコー
ダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54047473A JPS5857771B2 (ja) | 1979-04-18 | 1979-04-18 | キ−ボ−ドエンコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54047473A JPS5857771B2 (ja) | 1979-04-18 | 1979-04-18 | キ−ボ−ドエンコ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55140929A JPS55140929A (en) | 1980-11-04 |
| JPS5857771B2 true JPS5857771B2 (ja) | 1983-12-21 |
Family
ID=12776105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54047473A Expired JPS5857771B2 (ja) | 1979-04-18 | 1979-04-18 | キ−ボ−ドエンコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857771B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010325A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | キ−スキヤン方式 |
-
1979
- 1979-04-18 JP JP54047473A patent/JPS5857771B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55140929A (en) | 1980-11-04 |
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