JPS5857783B2 - 誤り検出訂正方式 - Google Patents
誤り検出訂正方式Info
- Publication number
- JPS5857783B2 JPS5857783B2 JP53143197A JP14319778A JPS5857783B2 JP S5857783 B2 JPS5857783 B2 JP S5857783B2 JP 53143197 A JP53143197 A JP 53143197A JP 14319778 A JP14319778 A JP 14319778A JP S5857783 B2 JPS5857783 B2 JP S5857783B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- error
- syndrome
- circuit
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明は、複数ビット（ｂビット）の単一フロック誤り
検出と１ビット誤り訂正２ビット誤り検出を可能とした
誤り検出訂正方式に関する。
検出と１ビット誤り訂正２ビット誤り検出を可能とした
誤り検出訂正方式に関する。
単−誤り訂正・二重誤り検出符号（以下、５ＥＣＤＥＤ
符号と呼ぶ）を使用した誤り検出訂正方式は、主記憶装
置等の高信頼化のため広く使用されている。
符号と呼ぶ）を使用した誤り検出訂正方式は、主記憶装
置等の高信頼化のため広く使用されている。
第１図は５ＥＣ−ＤＥＤ符号のパリティ検査マトリクス
（以下、Ｈ７トリクスと呼ぶ）の例であり、被符号化情
報長３２ビツト、チェックビット長７ビツトの場合を示
す。
（以下、Ｈ７トリクスと呼ぶ）の例であり、被符号化情
報長３２ビツト、チェックビット長７ビツトの場合を示
す。
周知の様に、本符号によれば１ビツトの誤りを訂正し、
２ビツトの誤りを検出できる。
２ビツトの誤りを検出できる。
■（マＩ−ＩＪクスの各列は奇数重みであるため、シン
ドロームビットの奇偶性に応じて「訂正可能な１ビツト
の誤り」と「訂〒Ｆ不可能な２ビツトの誤り」とを直ち
に区別できる。
ドロームビットの奇偶性に応じて「訂正可能な１ビツト
の誤り」と「訂〒Ｆ不可能な２ビツトの誤り」とを直ち
に区別できる。
第１図のＨマＩ−ＩＪクスの符号の他の特長は、シンド
ロームビットｓ１〜Ｓ３によりエラーの生じているバイ
トの位置を指摘でき、かつシンドロームピツト８４〜Ｓ
６により誤りの生じているビットのバイト内の位置をす
みやかに指摘できる事である。
ロームビットｓ１〜Ｓ３によりエラーの生じているバイ
トの位置を指摘でき、かつシンドロームピツト８４〜Ｓ
６により誤りの生じているビットのバイト内の位置をす
みやかに指摘できる事である。
第２図は第１図の符号のシンドロームデコード回路（シ
ンドロームから誤りビット位置を指摘する信号を作り出
す回路）の構成例であり、わずか５ＩＣの３−８テ゛コ
ーダチツプ（３人力・８出力デコーダチツプ）で構成で
き、ゲート量が小さい事に注意されたい。
ンドロームから誤りビット位置を指摘する信号を作り出
す回路）の構成例であり、わずか５ＩＣの３−８テ゛コ
ーダチツプ（３人力・８出力デコーダチツプ）で構成で
き、ゲート量が小さい事に注意されたい。
ここで、８０はシンドロームビット、１１０は誤り位置
指摘信号であり、１〜４は３−８デコーダのエネーブル
信号である。
指摘信号であり、１〜４は３−８デコーダのエネーブル
信号である。
但し、チェックビット部に誤りが生じた時は通常、シン
ドロームのデコードは必要ないので、第２図は被符号化
情報に誤りが生じた際のデコーダを示したものである。
ドロームのデコードは必要ないので、第２図は被符号化
情報に誤りが生じた際のデコーダを示したものである。
一方、ＬＳＩ技術の進展により出現の予想されるｂピッ
ｌ−（ｂ＞２ ）のデータ出力を有する記憶素子に適し
た符号として、ＳＥＣ符号または５ＥＣ−ＤＥＤ符号に
更にｂビットのブロック誤り検出能力を与える研究が盛
んである。
ｌ−（ｂ＞２ ）のデータ出力を有する記憶素子に適し
た符号として、ＳＥＣ符号または５ＥＣ−ＤＥＤ符号に
更にｂビットのブロック誤り検出能力を与える研究が盛
んである。
第３図は４ビツトのブロック誤り検出能力を合せ持つ５
ＥＣ−ＤＥＩ）符号（以下、５ＥＣ−ＤＥＤ−ＧＥＤ符
号と呼ぶ）の従来例で、第１図の場合と同様に、被符号
化情報長３２ビツト、チェックビット長７ビツトの例で
ある（詳しくは米国特許第４．０７７，０２８号を参照
の事）。
ＥＣ−ＤＥＩ）符号（以下、５ＥＣ−ＤＥＤ−ＧＥＤ符
号と呼ぶ）の従来例で、第１図の場合と同様に、被符号
化情報長３２ビツト、チェックビット長７ビツトの例で
ある（詳しくは米国特許第４．０７７，０２８号を参照
の事）。
ところで、４ビツトのブ吊ツク誤り検出能力を５ＥＣ−
ＤＥＤ符号に付与する際に問題となるのは、ブ爾ツク内
の２，４ビット誤りのシンドロームは偶数重みとなり検
出できるのに対し、３ビット誤りのシンドロームは奇数
重みとなり、シンドロームビットの奇偶性のみからは１
訂正可能な１ビット誤り」と「３ビツトの訂正できない
誤り」の区別ができない点である。
ＤＥＤ符号に付与する際に問題となるのは、ブ爾ツク内
の２，４ビット誤りのシンドロームは偶数重みとなり検
出できるのに対し、３ビット誤りのシンドロームは奇数
重みとなり、シンドロームビットの奇偶性のみからは１
訂正可能な１ビット誤り」と「３ビツトの訂正できない
誤り」の区別ができない点である。
このため、第３図の例では、ブロック内３ビット誤りの
シンドロームの重みが５となる事を利用して３ビット誤
りの検出を行っている。
シンドロームの重みが５となる事を利用して３ビット誤
りの検出を行っている。
しかしながら、これの欠点は３ビット誤りの検出のため
のゲート量が大きく、また、シンドロームデコード回路
も比較的ゲート量が大きくなることである。
のゲート量が大きく、また、シンドロームデコード回路
も比較的ゲート量が大きくなることである。
他に３ビット誤りの検出が容易な符号構成も提案されて
はいるが（例えば、Ｓ 、 Ｍ Ｒｅｄｄｙ著、” Ａ
Ｃ１ａｓｓ ｏｆ Ｌ １ｎｅａｒＣｏｄｅｓ ｆｏ
ｒ Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ ｉｎ Ｂｙｔｅ−
Ｐｅｒ−Ｃａｒｄ Ｏｒｇａｎｉｚｅｄ Ｄｉｇｉｔａ
ｌ Ｓｙｓｔｅｍｓ”ＩＥＥＥ Ｔｒａｎｓ、ｏｎ Ｃ
，Ｃ−２７、Ａ５、Ｍａｙ。
はいるが（例えば、Ｓ 、 Ｍ Ｒｅｄｄｙ著、” Ａ
Ｃ１ａｓｓ ｏｆ Ｌ １ｎｅａｒＣｏｄｅｓ ｆｏ
ｒ Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ ｉｎ Ｂｙｔｅ−
Ｐｅｒ−Ｃａｒｄ Ｏｒｇａｎｉｚｅｄ Ｄｉｇｉｔａ
ｌ Ｓｙｓｔｅｍｓ”ＩＥＥＥ Ｔｒａｎｓ、ｏｎ Ｃ
，Ｃ−２７、Ａ５、Ｍａｙ。
１９８８）、これとてもシンドロームデコード回路のゲ
ート量が大きくなることは避けられない。
ート量が大きくなることは避けられない。
本発明は上述の従来の５ＥＣ−ＤＥＤ−ＧＥＤ符号を使
用する誤り検出訂正方式が有する欠点に鑑みなされたも
ので、ブロック誤りの検出が僅少のケート量で行え、か
つ、シンドロームデコードが容易な誤り検出訂正方式を
提供することにある。
用する誤り検出訂正方式が有する欠点に鑑みなされたも
ので、ブロック誤りの検出が僅少のケート量で行え、か
つ、シンドロームデコードが容易な誤り検出訂正方式を
提供することにある。
第４図は本発明の誤り検出訂正方式の全体構成を示すブ
ロック図である。
ロック図である。
図において、１０は例えばＣＰＵから送られて来た被符
号化情報で、これがチェックビット生成回路２０に入力
されることによりチェックビット３０が生成される。
号化情報で、これがチェックビット生成回路２０に入力
されることによりチェックビット３０が生成される。
この被符号化情報１０にチェックビット３０を付加した
ものが主記憶装置５０の書込みデータ４０となり、該主
記憶装置５０に書き込まれる。
ものが主記憶装置５０の書込みデータ４０となり、該主
記憶装置５０に書き込まれる。
６０は主記憶装置５０から読出された読出しデータで書
込みデータ４０に対応する情報であるが、主記憶装置５
０の書込み／読出し動作によりこの情報６０には誤りビ
ットを含んでいる可能性がある。
込みデータ４０に対応する情報であるが、主記憶装置５
０の書込み／読出し動作によりこの情報６０には誤りビ
ットを含んでいる可能性がある。
こＳで、ブロック５０を主記憶装置としたが、これはデ
ータチャネル、通信回路であっても同様である。
ータチャネル、通信回路であっても同様である。
情報６０はシンドローム生成回路７０に加えられてシン
ドロームビット８０となる。
ドロームビット８０となる。
このシンドロームビット８０は誤り検出回路９０に入力
されて、情報６０に誤りビットが含まれているかどうか
判定され、誤りの有無を報告する信号１４０が作り出さ
れる。
されて、情報６０に誤りビットが含まれているかどうか
判定され、誤りの有無を報告する信号１４０が作り出さ
れる。
また、シンドローム８０はシンドロームデコード回路１
００に入力され、誤りビット位置を指摘する信号１１０
となる。
００に入力され、誤りビット位置を指摘する信号１１０
となる。
この誤りビット位置指摘信号１１０は情報６０と□もに
誤り訂正回路１２０に送られ誤りを含まない情報１３０
が作り出される。
誤り訂正回路１２０に送られ誤りを含まない情報１３０
が作り出される。
第４図の構成のうち、チェックビット生成回路２０なら
びにシンドローム生成回路７０は符号のパリティ検査マ
トリクス（Ｈマトリクス）が写えられれば直ちに構成で
きる。
びにシンドローム生成回路７０は符号のパリティ検査マ
トリクス（Ｈマトリクス）が写えられれば直ちに構成で
きる。
また、誤り訂正回路１２０は２人力の排他的ＯＲ回路か
ら成り、周知の回路構成である。
ら成り、周知の回路構成である。
また、シンドロームデコード回路１００は第２図と類似
のものであり容易に類推できる。
のものであり容易に類推できる。
よって、以下では本発明の誤り検出訂正システムに使用
する符号と、シンドロームから誤りを検出する誤り検出
回路について詳述する。
する符号と、シンドロームから誤りを検出する誤り検出
回路について詳述する。
第５図は本発明の誤り検出訂正方式に使用する５ＥＣ−
ＤＥＤ−ＧＥＤ符号の一例である。
ＤＥＤ−ＧＥＤ符号の一例である。
冗長γビットの時の４ビットブロック誤り検出５ＥＣ−
ＤＥＤ符号の符号長は２ｒ−２ビツトと考えられており
、第５図の符号はこの最大符号長を有する。
ＤＥＤ符号の符号長は２ｒ−２ビツトと考えられており
、第５図の符号はこの最大符号長を有する。
第５図の符号の第１の特徴は、シンドローム中のＳ、〜
Ｓ３の３ビツトで誤りを含むバイトを指摘でき、８５〜
ｓ７の３ビツトで誤りの生じているバイト内のビット位
置を指摘できる事である。
Ｓ３の３ビツトで誤りを含むバイトを指摘でき、８５〜
ｓ７の３ビツトで誤りの生じているバイト内のビット位
置を指摘できる事である。
更に、ｓ□の行を加えて、Ｈマｌ−ＩＪクスの各列を奇
数重みとしている。
数重みとしている。
このようにＳ１〜Ｓ３からバイト位置を、Ｓ５〜Ｓ７か
らビット位置を指摘できるため、シンドロームデコーダ
回路は第２図のデコーダ回路と同様の回路構成となる。
らビット位置を指摘できるため、シンドロームデコーダ
回路は第２図のデコーダ回路と同様の回路構成となる。
即ち、シンドロームデコーダに３−８デコーダが使用で
きることからデコード用の金物が少ない特徴がある。
きることからデコード用の金物が少ない特徴がある。
また、第５図のＨマｌ−ＩＪクスは従来の５ＥＣ−ＤＥ
Ｄ符号のＩ−（マｌ−ＩＪクス（例えは第１図のＨマト
リクス）と類似しているため、同一のＬＳＩを５ＥＣ−
ＤＥＤ符号のためにも５ＥＣ−ＧＥＤ符号のためにも使
用できるように回路設計することができ、都合が良い。
Ｄ符号のＩ−（マｌ−ＩＪクス（例えは第１図のＨマト
リクス）と類似しているため、同一のＬＳＩを５ＥＣ−
ＤＥＤ符号のためにも５ＥＣ−ＧＥＤ符号のためにも使
用できるように回路設計することができ、都合が良い。
第３図のような５ＥＣ−ＤＥＤ符号では、誤りの検出回
路が複雑なばかりではなく、そのＨマトリクスと５ＥＣ
−ＤＥＤ符号のＨマトリクスの類似性が低いため、同一
のＬＳＩを５ＥＣＤＥＤ符号用としても、５ＥＣ−ＤＥ
Ｄ−ＧＥＤ符号用としても用いる事は困難である。
路が複雑なばかりではなく、そのＨマトリクスと５ＥＣ
−ＤＥＤ符号のＨマトリクスの類似性が低いため、同一
のＬＳＩを５ＥＣＤＥＤ符号用としても、５ＥＣ−ＤＥ
Ｄ−ＧＥＤ符号用としても用いる事は困難である。
第５図の符号の第２の特徴は、Ｓ４の行が通常の５ＥＣ
−ＤＥＤ符号に対して新たに加えである点にある。
−ＤＥＤ符号に対して新たに加えである点にある。
符号の各バイトは４ビツトのブ吊ツク２個から成り、１
ビット誤りの場合は、Ｓ４が「１」であれば各バイトの
左側のフロックに、「０」であれば各バイト内の右ブ冶
ツクに誤りが生じている事となる。
ビット誤りの場合は、Ｓ４が「１」であれば各バイトの
左側のフロックに、「０」であれば各バイト内の右ブ冶
ツクに誤りが生じている事となる。
ここで注意しなけれはならないことは、上記のＳ４の行
の機能は、第５図の符号を５ＥＣ−ＤＥＤ符号として使
用する限りにおいて無駄な事である。
の機能は、第５図の符号を５ＥＣ−ＤＥＤ符号として使
用する限りにおいて無駄な事である。
即ち、シンドローム３５〜Ｓ７から左右どちらのブロッ
クに１ビット誤りが生じているかを判定できる。
クに１ビット誤りが生じているかを判定できる。
本発明の特徴は、このＳ４のビットの冗長性を使用して
ブロック内３ビット誤りを簡単に検出するにある。
ブロック内３ビット誤りを簡単に検出するにある。
次に第５＠の符号が単一フロック誤り検出能力を有する
事を説明する。
事を説明する。
ブロックのビット長が４ビツトであるため、ブロック誤
りは１ビツトから４ビツトの誤りとなる。
りは１ビツトから４ビツトの誤りとなる。
これらの中で１ビット誤りは訂正可能であり、２ビット
誤りは５ＥＣＤＥＤ符号のため検出できる。
誤りは５ＥＣＤＥＤ符号のため検出できる。
４ビット誤りのシンドロームは偶数重みとなり検出でき
る。
る。
したがって、こ＼ではブロック内３ビット誤りの検出の
ために８４〜Ｓ７の行に着目する。
ために８４〜Ｓ７の行に着目する。
各バイトの５４〜Ｓ７の行は同一の形であり、パイ）Ｂ
。
。
について考える。
バイトＢ。のブロック０に生じた３ビット誤りのシンド
ロームは以下のとおりである。
ロームは以下のとおりである。
但し、ｓｏについては考えない。
（ｓｌ、 Ｓ２． Ｓ３． Ｓ４． Ｓ５． Ｓ５．
ｓ’７）＝（０００１１１０） （０００１１０１） （０００１０１１） （０００１１１１） これらのシンドローム中で、Ｓｌ、Ｓ２．Ｓ３゜Ｓ３．
Ｓ６．Ｓ７はブロック１に生じた１ビット誤りのシンド
ロームと同一であり、Ｓ４のみが異なる。
ｓ’７）＝（０００１１１０） （０００１１０１） （０００１０１１） （０００１１１１） これらのシンドローム中で、Ｓｌ、Ｓ２．Ｓ３゜Ｓ３．
Ｓ６．Ｓ７はブロック１に生じた１ビット誤りのシンド
ロームと同一であり、Ｓ４のみが異なる。
同様にして、ブロック１の３ビット誤りのシンドローム
はＳ４をのぞいてブロックＯの１ビット誤りのシンドロ
ームと一致する。
はＳ４をのぞいてブロックＯの１ビット誤りのシンドロ
ームと一致する。
言い換えれば、誤りが生じた結果のシンドローム８５〜
Ｓ７が示ス各バイト内のブロック位置と、Ｓ４が示すブ
ロック位置が一致している時は１ビット誤りであり、不
一致であれば３ビット誤りとなる。
Ｓ７が示ス各バイト内のブロック位置と、Ｓ４が示すブ
ロック位置が一致している時は１ビット誤りであり、不
一致であれば３ビット誤りとなる。
第６図は第５図の符号に用いる誤り検出回路の具体的構
成例であり、シンドロームＳ。
成例であり、シンドロームＳ。
−５７（第４図の信号８０）はパリティチェッカ１１に
入力されている。
入力されている。
ＡＮＤ回路１２とＯＲ回路１３は、シンドローム８５〜
Ｓ７から奇数番号のブロックに１ビット誤りが生じてい
る事を示す信号１４を作り出す回路１５を構成している
。
Ｓ７から奇数番号のブロックに１ビット誤りが生じてい
る事を示す信号１４を作り出す回路１５を構成している
。
信号１４はシンドロームＳ４と５もに排他的ＯＲ回路１
６に入力され、その出力が「１」であれは１ビット誤り
、「０」であれば３ビット誤りを示す。
６に入力され、その出力が「１」であれは１ビット誤り
、「０」であれば３ビット誤りを示す。
この３ビット誤りの検出回路が本発明により新しく追加
された部分であるが、その回路は僅少のゲート数である
。
された部分であるが、その回路は僅少のゲート数である
。
パリティチェッカ１１で誤りが検出され、排他的ＯＲ回
路１６の出力がＩｌｌであれば、ＡＮＤ回路１８により
１ビット誤り検知信号が得られ、排他的ＯＲ回路１６の
出力がｒＯＪであれば、ＡＮＤ回路１９により３ビット
誤り検知信号が得られる。
路１６の出力がＩｌｌであれば、ＡＮＤ回路１８により
１ビット誤り検知信号が得られ、排他的ＯＲ回路１６の
出力がｒＯＪであれば、ＡＮＤ回路１９により３ビット
誤り検知信号が得られる。
な耘、パリティチェッカ１１では誤りが検出されないが
、シンドロームＳ。
、シンドロームＳ。
−５７を入力とするＯＲ回路１７の出力が「１」であれ
ば、ＡＮＤ回路１９′により２ビツトあるいは４ビット
誤り検知信号が得られる。
ば、ＡＮＤ回路１９′により２ビツトあるいは４ビット
誤り検知信号が得られる。
ＡＮＤ回路１９．１９’の出力はＯＲ回路１９″に与え
られ、２ビツト以上の誤り検知信号として報告される。
られ、２ビツト以上の誤り検知信号として報告される。
以上の議論において、フロックのビット長は４とし、ま
たＳ５〜ｓ７の行のマトリクス生成法については述べな
かった。
たＳ５〜ｓ７の行のマトリクス生成法については述べな
かった。
しかしながら、本発明は任意のブロック長、符号長の場
合について適用でき、一般に上記Ｓ５〜ｓ７の３ビツト
に相当するものとしてブロック長ｂビットの場合には、
ｂ−１ビツトの行が必要である。
合について適用でき、一般に上記Ｓ５〜ｓ７の３ビツト
に相当するものとしてブロック長ｂビットの場合には、
ｂ−１ビツトの行が必要である。
例えば、ｂ−１行分の各ブロックのマトリクス成分は例
えば次の様に構成できる。
えば次の様に構成できる。
まず、次の（ｂ−１）ＸｂのマトリクスＨ１，Ｈ２を考
える。
える。
但し、バイト指摘用の行、及び奇数重み列とするための
行は自明であるので省略しである。
行は自明であるので省略しである。
なお、上記Ｈ１，Ｈ２の構成法は一例にすぎず、本発明
に対して制限を加えるものではない。
に対して制限を加えるものではない。
第７図はミニコンピユータ、電子交換機等による見られ
る被符号化情報長３２ビツトの情報長を有する本発明の
誤り検出訂正方式に使用する５ＥＣＤＥＤ−ＧＥＤ符号
の一例である。
る被符号化情報長３２ビツトの情報長を有する本発明の
誤り検出訂正方式に使用する５ＥＣＤＥＤ−ＧＥＤ符号
の一例である。
以上説明したように、本発明の誤り検出訂正方式は単一
ブロック誤り検出能力を有し、かつブロック誤りの検出
が容易となる特長を有している。
ブロック誤り検出能力を有し、かつブロック誤りの検出
が容易となる特長を有している。
また、本発明の誤り検出訂正方式はシン］・加−ムのデ
゛コードが簡明であり、ジンドロームチ゛コード回路の
ゲート量が小さくなる効果を与える。
゛コードが簡明であり、ジンドロームチ゛コード回路の
ゲート量が小さくなる効果を与える。
このため、誤り検出訂正回路自体の信頼性向上に都合が
良い。
良い。
また、本発明の誤り検出訂正方式に使用する５ＥＣ−Ｄ
ＥＤ−ＧＥＤ符号は、従来の５ＥＣ−ＤＥＤ符号との類
似性が高く、誤り検出訂正回路のＬＳＩ化を図るのに都
合が良い。
ＥＤ−ＧＥＤ符号は、従来の５ＥＣ−ＤＥＤ符号との類
似性が高く、誤り検出訂正回路のＬＳＩ化を図るのに都
合が良い。
第１図は従来の５ＥＣ−ＤＥＤ符号の一例を示す図、第
２図は第１図の符号のシンドロームデコード回路の構成
例を示す図、第３図は従来の５ＥＣ−Ｄ、ＥＤ−ＧＥＤ
符号の一例を示す図、第４図は本発明の誤り検出訂正方
式の全体構成を示すブ冶ツク図、第５図は本発明に用い
るＳ ＥＣ−ＤＥＤ−ＧＥＤ符号の一例を示す図、第６
図は第５図の符号の誤り検出回路の構成例を示す図、第
７図は本発明に用いる情報長３２ビツトの５ＥＣ−ＤＥ
Ｄ−ＧＥＤ符号の一例を示す図である。 １０・・・・・・被符号化情報、２０・・・・・・チェ
ックビット生成回路、５０・・・・・・主記憶装置、７
０・・・・・・シンドローム生成回路、９０・・・・・
・誤り検出回路、１００・・・・・・シンドロームデコ
ーダ、１２０・・・・・・誤り訂正回路。
２図は第１図の符号のシンドロームデコード回路の構成
例を示す図、第３図は従来の５ＥＣ−Ｄ、ＥＤ−ＧＥＤ
符号の一例を示す図、第４図は本発明の誤り検出訂正方
式の全体構成を示すブ冶ツク図、第５図は本発明に用い
るＳ ＥＣ−ＤＥＤ−ＧＥＤ符号の一例を示す図、第６
図は第５図の符号の誤り検出回路の構成例を示す図、第
７図は本発明に用いる情報長３２ビツトの５ＥＣ−ＤＥ
Ｄ−ＧＥＤ符号の一例を示す図である。 １０・・・・・・被符号化情報、２０・・・・・・チェ
ックビット生成回路、５０・・・・・・主記憶装置、７
０・・・・・・シンドローム生成回路、９０・・・・・
・誤り検出回路、１００・・・・・・シンドロームデコ
ーダ、１２０・・・・・・誤り訂正回路。
Claims (1)
- １ 各バイトが複数ビット（ｂビット）のブロック２個
からなる複数バイトによって構成されている符号化情報
に対してチェックビ′トを生成するためのチェックビッ
ト生成回路と、前記符号化情報とチェックビットよりな
る誤りを含む可能性のある被検査情報からシンドローム
ビットを生成するシンドローム生成回路と、前記シンド
ロームビットから誤りの発生を検出する誤り検出回路と
、前記シンドロームビットをデコードして誤りビット位
置を指摘する信号を出力するシンドロームデコード回路
と、該誤りビット位置を指摘する信号により誤りを訂正
する訂正回路とを具備し、且つ、前記誤り検出回路は、
シンドローム中の（ｂ−ｉ）ビットを入力して前記被検
査情報の各バイトの２個のブロック中、どちらのブロッ
クに１ビット誤りが生じているかを検知する回路と、前
記被検査情報の各バイトの一方のブロックについて全ビ
ットのパリティ和を取って作成したシンドローム１ビツ
トと前記検知結果とを比較する回路とを有し、単一のフ
ロックに生じたすべての誤りを検出し、かつ、１ビット
誤り訂正・２ビット誤り検出能力を有することを特徴と
する誤り検出訂正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53143197A JPS5857783B2 (ja) | 1978-11-20 | 1978-11-20 | 誤り検出訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53143197A JPS5857783B2 (ja) | 1978-11-20 | 1978-11-20 | 誤り検出訂正方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5569858A JPS5569858A (en) | 1980-05-26 |
| JPS5857783B2 true JPS5857783B2 (ja) | 1983-12-21 |
Family
ID=15333122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53143197A Expired JPS5857783B2 (ja) | 1978-11-20 | 1978-11-20 | 誤り検出訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857783B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126826A (ja) * | 1984-11-22 | 1986-06-14 | Hiroichi Okano | 倍長単一誤り訂正２重誤り検出リ−ド・ソロモン符号の復号器 |
| JPH0828672B2 (ja) * | 1993-03-25 | 1996-03-21 | 博一 岡野 | 倍長単一誤り訂正２重誤り検出リード・ソロモン符号の復号器 |
-
1978
- 1978-11-20 JP JP53143197A patent/JPS5857783B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5569858A (en) | 1980-05-26 |
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