JPS5859685A - 同期クロツク発生回路 - Google Patents
同期クロツク発生回路Info
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- JPS5859685A JPS5859685A JP15751781A JP15751781A JPS5859685A JP S5859685 A JPS5859685 A JP S5859685A JP 15751781 A JP15751781 A JP 15751781A JP 15751781 A JP15751781 A JP 15751781A JP S5859685 A JPS5859685 A JP S5859685A
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- JP
- Japan
- Prior art keywords
- clock
- signal
- phase
- signals
- circuit
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
- H04N7/0352—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for regeneration of the clock signal
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、テレビジ嘗ン信号の垂直帰一期間に多重され
た文字放送信号を受信する文字放送受信機において、文
字放送信号を抽出するために文字ｙ送信号のデータに同
期したクロック信号を発生させる同期り賞ツク発生回路
に関するものである。
た文字放送信号を受信する文字放送受信機において、文
字放送信号を抽出するために文字ｙ送信号のデータに同
期したクロック信号を発生させる同期り賞ツク発生回路
に関するものである。
文字放送信号は第１図に示すようＫ、情報データの直前
にビット同期信号、フレーム同期信号、データ識別信号
が挿入されている。このことはテレビレ冒ン学会誌（１
９８０）第３４巻第１０号Ｐ７に記載されている。文字
放送信号を抽出するにはまずこのビット同期信号に同期
したクロック信号を発生させ、このクロック信号によっ
て文字放送信号をディジタル的にサンプリングするのが
一般的手法である。
にビット同期信号、フレーム同期信号、データ識別信号
が挿入されている。このことはテレビレ冒ン学会誌（１
９８０）第３４巻第１０号Ｐ７に記載されている。文字
放送信号を抽出するにはまずこのビット同期信号に同期
したクロック信号を発生させ、このクロック信号によっ
て文字放送信号をディジタル的にサンプリングするのが
一般的手法である。
わが国の場合、文字放送信号の伝送ビットレート−は〜
上記文献にも示されているように、５．７５Ｍｂ／ｓで
ある。ビット同期信号とそれ以降の信号の時間間隔は、
第１図でもわかるように短かいため、通常５．７５Ｍｋ
ｌＺの整数倍の発振回路を。
上記文献にも示されているように、５．７５Ｍｂ／ｓで
ある。ビット同期信号とそれ以降の信号の時間間隔は、
第１図でもわかるように短かいため、通常５．７５Ｍｋ
ｌＺの整数倍の発振回路を。
用い、その出力を分周する過程において、ビット同期信
号によって分局回路をリセットすることにより同期化し
たクロック信号を発生させる方法がとられている。
号によって分局回路をリセットすることにより同期化し
たクロック信号を発生させる方法がとられている。
第２図はこの方法を用いた従来技術の一例を示す回路図
である。第２図においてシフトレジ。
である。第２図においてシフトレジ。
スタ１のクロック入力端子２ Ｋ ＆、７５ＭＨｚの５
倍の周波数を加え、４人力ＮＡＮＤ回路ＳＫよ、つて５
分周回路を構成する。シフトレジスタ１のクリア信号入
力端子４に前述のビット同期信号に同期したｓ’ｒｘパ
ルス（例えばビット同期信号の最初の１パルス）を加え
る。このようにするとシフトレジスタ１の各出力端子に
はビット同期信号に同期してかつ位相の異なる５、７３
ＭＨｚのクロック信号を出力することができる、これら
のクロック信号の１つをシフトレジスタ５のクロック入
力端子６に、加え、文字放送信号をシフトレジスタ５の
直列データ入力端子７に加えると文字放送信号はビット
同期信号に同期した正しいクロック信号でサンプリング
され、出力端子８〜１５ Ｋ ８ビツトに直並列変換さ
れた文字放送信号を得ることができる。
倍の周波数を加え、４人力ＮＡＮＤ回路ＳＫよ、つて５
分周回路を構成する。シフトレジスタ１のクリア信号入
力端子４に前述のビット同期信号に同期したｓ’ｒｘパ
ルス（例えばビット同期信号の最初の１パルス）を加え
る。このようにするとシフトレジスタ１の各出力端子に
はビット同期信号に同期してかつ位相の異なる５、７３
ＭＨｚのクロック信号を出力することができる、これら
のクロック信号の１つをシフトレジスタ５のクロック入
力端子６に、加え、文字放送信号をシフトレジスタ５の
直列データ入力端子７に加えると文字放送信号はビット
同期信号に同期した正しいクロック信号でサンプリング
され、出力端子８〜１５ Ｋ ８ビツトに直並列変換さ
れた文字放送信号を得ることができる。
しかしながら、この方法ではシフトレジスタ１のクロッ
ク入力端子２に加えたクロック信号が５．７５Ｍｋｈの
５倍である２８ＭＨｚと非常に高い周波数を使９ている
Ｋもかかわらず伝送りロック周波数の５．７５ＭＨｚの
高々５倍であるため、文字放送′信号の１パＡ／ス間隔
１７５ｎｓｅｃ （＝１７５．７５ＭＨｚ ）の１Ａす
なわち５５ｎｓｅｃのあいまいさが残る。前述の文献に
おいてもＰ２４以暉に述べられているように、文字放送
信号ではアイパターンの開口率が弱電界等では悪化する
ため、３５ｎｓｅｃの誤差を含むことは大きな欠点であ
る。この欠点を少しでも軽減するには、クロック入力端
子２に加えるクロック信号の周波数を高くすればよいが
例えば前述の誤差を５５ｎｓｅｃの半分とするためには
クロック信号の周波数を５．７３ＭＨｚの１０倍すなわ
ち５２５■Ｉｔにする必要があり、この周波数はテレビ
受像機の中間周波数である５８■ｚに近く技術的に妨害
対策が国難であるという欠点がある。
ク入力端子２に加えたクロック信号が５．７５Ｍｋｈの
５倍である２８ＭＨｚと非常に高い周波数を使９ている
Ｋもかかわらず伝送りロック周波数の５．７５ＭＨｚの
高々５倍であるため、文字放送′信号の１パＡ／ス間隔
１７５ｎｓｅｃ （＝１７５．７５ＭＨｚ ）の１Ａす
なわち５５ｎｓｅｃのあいまいさが残る。前述の文献に
おいてもＰ２４以暉に述べられているように、文字放送
信号ではアイパターンの開口率が弱電界等では悪化する
ため、３５ｎｓｅｃの誤差を含むことは大きな欠点であ
る。この欠点を少しでも軽減するには、クロック入力端
子２に加えるクロック信号の周波数を高くすればよいが
例えば前述の誤差を５５ｎｓｅｃの半分とするためには
クロック信号の周波数を５．７３ＭＨｚの１０倍すなわ
ち５２５■Ｉｔにする必要があり、この周波数はテレビ
受像機の中間周波数である５８■ｚに近く技術的に妨害
対策が国難であるという欠点がある。
本発明の目的は、上記した従来技術の欠点をなくし、商
いクロック周波数を用いずに１文字数送信号抽出時の誤
差を５５ｎｓｅｃ以下にする同期クロック発生回路を提
供するととＫある。
いクロック周波数を用いずに１文字数送信号抽出時の誤
差を５５ｎｓｅｃ以下にする同期クロック発生回路を提
供するととＫある。
本発明の要点は、文字放送信号の伝送ビットレートと等
しい周波数である５、７３ＭＨｚを遅延回路に入力し位
相の異なる５、７５ＭＨｚのクロック信号を多数発生さ
せ、ビット同期信号によって特定の位相のり四ツク信号
を自動的に選択するようＫしたことＫある。
しい周波数である５、７３ＭＨｚを遅延回路に入力し位
相の異なる５、７５ＭＨｚのクロック信号を多数発生さ
せ、ビット同期信号によって特定の位相のり四ツク信号
を自動的に選択するようＫしたことＫある。
本発明の一実施例を第５図に７’０ツク図で示す。従来
技術と同一の回路部分は第２図と同じ番号を付しである
。本発明による同期クロック発生回路は多相タロツク発
生部１６．データ抽出位相自動判定部１７．りｐツク位
相選択部１８．０５要素で構成される。多相り四ツク発
生１ｌｌｓは５．７５ＭＨｚのクロック入力端子１９を
持ち、複数個の位相の異なる５、７ ＳＭｋｈをクロッ
ク出力端子材２０に出力する、データ抽出位相自動判定
部１７は多相クロック発生部１６の複数個の位相の異な
るクロック出力信号を入力とし、また前述の熾子４から
ビット同期信号に同期した８ＴＸ ノ＜ルスな人力する
ことにより複数１ｖＡの位相の異なるクロック信号のう
ちいずれがデータ抽出に最適かを自動的に判定して、出
力端子２１ Ｋ選択コード信号を出力する。クロック位
相選択部１８は多相タロツク発生部１６の複数個の位相
の異なるクロック出力信号とデータ抽出位相自動判定部
１７の選択コード信号とを入力とし、上記選択コードに
よって複数個の位相の異なる５、７５ＭＨ！のクロック
信号のうちの一つを選択して出力し、シフトレジスタ５
のクロック入力端子６に供給する役割をもつ。
技術と同一の回路部分は第２図と同じ番号を付しである
。本発明による同期クロック発生回路は多相タロツク発
生部１６．データ抽出位相自動判定部１７．りｐツク位
相選択部１８．０５要素で構成される。多相り四ツク発
生１ｌｌｓは５．７５ＭＨｚのクロック入力端子１９を
持ち、複数個の位相の異なる５、７ ＳＭｋｈをクロッ
ク出力端子材２０に出力する、データ抽出位相自動判定
部１７は多相クロック発生部１６の複数個の位相の異な
るクロック出力信号を入力とし、また前述の熾子４から
ビット同期信号に同期した８ＴＸ ノ＜ルスな人力する
ことにより複数１ｖＡの位相の異なるクロック信号のう
ちいずれがデータ抽出に最適かを自動的に判定して、出
力端子２１ Ｋ選択コード信号を出力する。クロック位
相選択部１８は多相タロツク発生部１６の複数個の位相
の異なるクロック出力信号とデータ抽出位相自動判定部
１７の選択コード信号とを入力とし、上記選択コードに
よって複数個の位相の異なる５、７５ＭＨ！のクロック
信号のうちの一つを選択して出力し、シフトレジスタ５
のクロック入力端子６に供給する役割をもつ。
次に上記１ｉＳ、 １７．１８について、おのおの詳細
に説明する。
に説明する。
ｗ、４図は多相クロック発生部１６を構成する具体回路
の一例を示したものである。前述の従来技術では５５ｎ
ｓｅｃの誤差を生じるが、第４図に示す本発明の具体例
では誤差を約１０１１１ｅＣとなるよ５に構成している
６すなわち、５．７３ＭＨｚのクロック信号を入力端子
１９より入力しこれを遅延時間が１０ｎｌｅＣの遅延素
子２２ａ〜２２ｉＫ Ｆ＠ Ｉｃ通過させることにより
各遅延素子の出力信号Ｃ，−Ｃ，は第５図に示すようｋ
なる。わが国の場合、文字放送信号の伝送ビットレート
は５．７ＳＭｂ／ｓすなわち約１７５ｎｓｅＣに１個の
データが送られてくるのでクロック信号の位相を１ｏｎ
＠ｅｃずつ遅延させて１８種類の位相の異なる５−７Ｓ
ＰｗｌＥｚのクロック信号が得られれば全ての位相をカ
バーすることができるので遅延素子群２２の個数は９段
あればよい。
の一例を示したものである。前述の従来技術では５５ｎ
ｓｅｃの誤差を生じるが、第４図に示す本発明の具体例
では誤差を約１０１１１ｅＣとなるよ５に構成している
６すなわち、５．７３ＭＨｚのクロック信号を入力端子
１９より入力しこれを遅延時間が１０ｎｌｅＣの遅延素
子２２ａ〜２２ｉＫ Ｆ＠ Ｉｃ通過させることにより
各遅延素子の出力信号Ｃ，−Ｃ，は第５図に示すようｋ
なる。わが国の場合、文字放送信号の伝送ビットレート
は５．７ＳＭｂ／ｓすなわち約１７５ｎｓｅＣに１個の
データが送られてくるのでクロック信号の位相を１ｏｎ
＠ｅｃずつ遅延させて１８種類の位相の異なる５−７Ｓ
ＰｗｌＥｚのクロック信号が得られれば全ての位相をカ
バーすることができるので遅延素子群２２の個数は９段
あればよい。
すなわち第４図の遅延素子２２ａ〜２２１がこれに相当
する。一方、５．７５ＭＨｚの入力り四ツク信号をバッ
ファ２３．インバータバッファ２４を通して信、。
する。一方、５．７５ＭＨｚの入力り四ツク信号をバッ
ファ２３．インバータバッファ２４を通して信、。
号−ａ、ｂを作る。第５図からもわかるよ５４Ｃ１信号
すと信号ｃ、”−ｃ、をＯＲ回路２５ａ 〜２５１に通
すととＫより第５図に示すようなｄ、〜ｄ、の信号を得
ることができ、信号ａと信号Ｃ，％Ｃ，をＯル回路２６
ａ〜２６量に通すことにより第５図に示すよ５なｄｌ、
〜ｄｌｌの信号を得ることができる。またバッファ２７
ａ〜２ｙｉを通して信号ｃ１〜Ｃ１と同相の信号ｅ、
％ ｅ、を出力とし、インバータバッファ２８ａ〜２８
１を通して信号ｃ、’−ｃ、と逆相の信号ｃ１．〜ｅｔ
ａを出力とすることができる。これらの５．７５うち信
号ｄ、 −ｄ、、をデータ抽出位相自動判定部１７に供
給し、信号ｃ１〜ｅｌ＆ をクロック位相選択部１８に
供給する。以上が多相タロツク発生部１６の説明である
。
すと信号ｃ、”−ｃ、をＯＲ回路２５ａ 〜２５１に通
すととＫより第５図に示すようなｄ、〜ｄ、の信号を得
ることができ、信号ａと信号Ｃ，％Ｃ，をＯル回路２６
ａ〜２６量に通すことにより第５図に示すよ５なｄｌ、
〜ｄｌｌの信号を得ることができる。またバッファ２７
ａ〜２ｙｉを通して信号ｃ１〜Ｃ１と同相の信号ｅ、
％ ｅ、を出力とし、インバータバッファ２８ａ〜２８
１を通して信号ｃ、’−ｃ、と逆相の信号ｃ１．〜ｅｔ
ａを出力とすることができる。これらの５．７５うち信
号ｄ、 −ｄ、、をデータ抽出位相自動判定部１７に供
給し、信号ｃ１〜ｅｌ＆ をクロック位相選択部１８に
供給する。以上が多相タロツク発生部１６の説明である
。
次に、データ抽出位相自動判定部１７について詳細に説
明する。第６図はデータ抽出位相自動判定部１７を構成
する具体回路の一例を示したものである。多相クロック
発生部１６から出力された信号ｄｌ 〜ｄｎを９ｙｆ回
路２９．５０．３１．５２゜５３にそれぞれ第６図に示
すよ５に供給する一方ピット同期信号に同期した羽Ｘ信
号を入力端子４から各ラッチ回路のラッチパルス入力端
子に供給する。第５図かられかるように各ラッチ回路の
出力は屯〜ａＳＳの順で例えばＨＨＨＨＬＩＪ、ＬＬＬ
ＬＬＩ、ＬＬＬＩ、Ｌのように論理レベル１Ｈ“と論理
レベル°Ｌ°が順序よくならぶ。この出力を第６図に示
すようにＱおよびＱの出力として、各出力信号ｆ、’−
ｆ、、を１８人力、静の回路５４８〜５４１に選択的に
供給する。例えば第７図に示すような接続を行なう。（
第６図では図が煩雑になるので省略している） 第７図
の中でＸ印の欄は未接続を示す。例えば第５図に示す一
例では１８人力かの回路３４ｅの出力Ｉ、のみが論理レ
ベル°Ｈ・となる。このようにしてビット同期信号に同
期した８ＴＸ信号の位相によって１８人力かの回路５４
ａ −５４１の出力信号ｌ、〜Ｌ、のうちのいずれか１
つが自動的に論理レベル°Ｈ“の値をとる。以上がデー
タ抽出位相自動判定部１７の説明である。
明する。第６図はデータ抽出位相自動判定部１７を構成
する具体回路の一例を示したものである。多相クロック
発生部１６から出力された信号ｄｌ 〜ｄｎを９ｙｆ回
路２９．５０．３１．５２゜５３にそれぞれ第６図に示
すよ５に供給する一方ピット同期信号に同期した羽Ｘ信
号を入力端子４から各ラッチ回路のラッチパルス入力端
子に供給する。第５図かられかるように各ラッチ回路の
出力は屯〜ａＳＳの順で例えばＨＨＨＨＬＩＪ、ＬＬＬ
ＬＬＩ、ＬＬＬＩ、Ｌのように論理レベル１Ｈ“と論理
レベル°Ｌ°が順序よくならぶ。この出力を第６図に示
すようにＱおよびＱの出力として、各出力信号ｆ、’−
ｆ、、を１８人力、静の回路５４８〜５４１に選択的に
供給する。例えば第７図に示すような接続を行なう。（
第６図では図が煩雑になるので省略している） 第７図
の中でＸ印の欄は未接続を示す。例えば第５図に示す一
例では１８人力かの回路３４ｅの出力Ｉ、のみが論理レ
ベル°Ｈ・となる。このようにしてビット同期信号に同
期した８ＴＸ信号の位相によって１８人力かの回路５４
ａ −５４１の出力信号ｌ、〜Ｌ、のうちのいずれか１
つが自動的に論理レベル°Ｈ“の値をとる。以上がデー
タ抽出位相自動判定部１７の説明である。
次にクロック位相選択部１８について詳細に説明する。
第８図はクロック位相選択部１Ｂを構成する具体回路の
一例を示したものである。多相クロック発生部１６から
出力された複数個の位相の異なった５、７３ＭＨｚの信
号ｅ、〜ｅ１．とデータ抽出位相自動判定部１７から出
力された選択コード１６号１ｒ 〜Ｉｎとを第８図に示
すよ５ＫＡＭ）回路５５ａ〜５５１ Ｋ供給する、先に
述べたように選択コード信号Ｔｏ −１＊ｓはデータ抽
出位相自動判定１ｔｌｓ１７によっていずれか１つかに
１埋レベルＩＩＨＩＩの１直をとっているから、に■回
路５５ｍ −！！５ｒのうちのいずれか１つのみが５．
７５ＭＨｚのクロック信号を通過させることができる。
一例を示したものである。多相クロック発生部１６から
出力された複数個の位相の異なった５、７３ＭＨｚの信
号ｅ、〜ｅ１．とデータ抽出位相自動判定部１７から出
力された選択コード１６号１ｒ 〜Ｉｎとを第８図に示
すよ５ＫＡＭ）回路５５ａ〜５５１ Ｋ供給する、先に
述べたように選択コード信号Ｔｏ −１＊ｓはデータ抽
出位相自動判定１ｔｌｓ１７によっていずれか１つかに
１埋レベルＩＩＨＩＩの１直をとっているから、に■回
路５５ｍ −！！５ｒのうちのいずれか１つのみが５．
７５ＭＨｚのクロック信号を通過させることができる。
これを１８人力のＯＲ回路５６１１Ｃ供給することｋよ
り、出力端子６に必要とする特定位相の５．７５ｈ／Ｈ
ｚのクロック信号を得ることができる。以上がクロック
位相選択部１８の説明である。
り、出力端子６に必要とする特定位相の５．７５ｈ／Ｈ
ｚのクロック信号を得ることができる。以上がクロック
位相選択部１８の説明である。
以上述べたように、多相タｑツク発生部１６゜データ抽
出位相自動判定部１７、り目ツク位相選択部１８によっ
て任意のＳＴＸ位相に対する最適な。
出位相自動判定部１７、り目ツク位相選択部１８によっ
て任意のＳＴＸ位相に対する最適な。
同期クロック信号を自動的に発生させることが。
できる。
なお、本発明の一実施例の動作説明において説明を簡羊
にするためＫｓ＃ａ埋回路での伝帳遅延時間を無視して
説明したが、実際には論理回路部分での遅延時間も無視
できない大きさく約１０ｎｌｅＣ）である。しかし、本
発明の一実施例に見られるように、各り四ツク位相の信
号に対して同じ数だけの論理回路を通過するように４１
１成すると、論理回路での伝播遅延はほぼ無視できる・
また逆に、論理回路の伝播遅延が小さ輩と見なせる場合
には、本発明の一実施例のように論理回路を各クロック
位相に対して均等数とせず一理回路素子を減少させるこ
とも本発明の一応用例に含まれる。
にするためＫｓ＃ａ埋回路での伝帳遅延時間を無視して
説明したが、実際には論理回路部分での遅延時間も無視
できない大きさく約１０ｎｌｅＣ）である。しかし、本
発明の一実施例に見られるように、各り四ツク位相の信
号に対して同じ数だけの論理回路を通過するように４１
１成すると、論理回路での伝播遅延はほぼ無視できる・
また逆に、論理回路の伝播遅延が小さ輩と見なせる場合
には、本発明の一実施例のように論理回路を各クロック
位相に対して均等数とせず一理回路素子を減少させるこ
とも本発明の一応用例に含まれる。
以上述べたように本発明の方法を用いれは、高いクロッ
ク周波数を用いなくてもよく、従来技術で２８ＦＪ（ｚ
を使って誤差３５ｎａｅｃという値しか得られなかった
同期クロック発生回路が、本発明では５．７５ＭＨｚを
用いるだけで誤差的１０ｎａｅＣという良好な同期クロ
ック発生回路を得ることができる。
ク周波数を用いなくてもよく、従来技術で２８ＦＪ（ｚ
を使って誤差３５ｎａｅｃという値しか得られなかった
同期クロック発生回路が、本発明では５．７５ＭＨｚを
用いるだけで誤差的１０ｎａｅＣという良好な同期クロ
ック発生回路を得ることができる。
ｗ１１図は文字放送信号の（ａｔ ｇ形式を示す説明図
、第２図は従来の同期クロック発生回路を示す回路図、
第６図は本発明の一実施例を示すブロック図、第４図は
第Ｓ図の多相タロツク祐生部の具体的回路の一例を示す
回路図、第５図は第４図の各部の１８号波形を示す波形
図、第６図は第３図のデータ抽出位相自動判ず部の具体
的回路の一例を示す回路図、第７図は第６図の回路接続
の態様を示す説明図、第８図は第３図のクロック位相選
択部の具体的回路の一例を示す回路図である 符号１ｉ５！明 １・・・シフトレジスタ ５・・・シフトレジスタ １６・・・多相クロック発生部 １７・・・データ抽出位相自動判定部 １８・・・りシック位相選択部 代理人弁理士 薄 １）利 幸 才 １ 図 才 Ｚ 図 才 Ｊ 図 才 ヰ 阻 ２３ 才 ｆ 図 ２６ 図 才 ７ 図
、第２図は従来の同期クロック発生回路を示す回路図、
第６図は本発明の一実施例を示すブロック図、第４図は
第Ｓ図の多相タロツク祐生部の具体的回路の一例を示す
回路図、第５図は第４図の各部の１８号波形を示す波形
図、第６図は第３図のデータ抽出位相自動判ず部の具体
的回路の一例を示す回路図、第７図は第６図の回路接続
の態様を示す説明図、第８図は第３図のクロック位相選
択部の具体的回路の一例を示す回路図である 符号１ｉ５！明 １・・・シフトレジスタ ５・・・シフトレジスタ １６・・・多相クロック発生部 １７・・・データ抽出位相自動判定部 １８・・・りシック位相選択部 代理人弁理士 薄 １）利 幸 才 １ 図 才 Ｚ 図 才 Ｊ 図 才 ヰ 阻 ２３ 才 ｆ 図 ２６ 図 才 ７ 図
Claims (1)
- ｔ 文字放送信号のビット同期信号によって１、文字放
送信号のデータを抽出するクロック信号を発生させる文
字放送受信機の同期クロック発生回路において、ビット
同期信号によって発生された上記クロック信号を遅延さ
せ様数個の位相をもったクロック信号を作り出す手段と
、ビット同期信号に同期したパルスに４よって該複数個
の位相をもったクロック信号のいずれがデータ抽出に最
適か自動的に判定する手段と、その判定結果から上・記
複数個の位相をもったクロック信号の１つを同期クロ゛
ツクとして出力する手段とを具備したことを特徴とする
同期りｐツク発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15751781A JPS5859685A (ja) | 1981-10-05 | 1981-10-05 | 同期クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15751781A JPS5859685A (ja) | 1981-10-05 | 1981-10-05 | 同期クロツク発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5859685A true JPS5859685A (ja) | 1983-04-08 |
| JPS6317391B2 JPS6317391B2 (ja) | 1988-04-13 |
Family
ID=15651398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15751781A Granted JPS5859685A (ja) | 1981-10-05 | 1981-10-05 | 同期クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5859685A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024790A (ja) * | 1983-07-20 | 1985-02-07 | Hitachi Ltd | 同期クロツク発生回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104236A (en) * | 1978-02-02 | 1979-08-16 | Nippon Hoso Kyokai <Nhk> | Synchronizing-signal-phase coupled circuit |
-
1981
- 1981-10-05 JP JP15751781A patent/JPS5859685A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS54104236A (en) * | 1978-02-02 | 1979-08-16 | Nippon Hoso Kyokai <Nhk> | Synchronizing-signal-phase coupled circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024790A (ja) * | 1983-07-20 | 1985-02-07 | Hitachi Ltd | 同期クロツク発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6317391B2 (ja) | 1988-04-13 |
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