JPS5860487A - 記億装置 - Google Patents
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- JPS5860487A JPS5860487A JP57142089A JP14208982A JPS5860487A JP S5860487 A JPS5860487 A JP S5860487A JP 57142089 A JP57142089 A JP 57142089A JP 14208982 A JP14208982 A JP 14208982A JP S5860487 A JPS5860487 A JP S5860487A
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- digit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Chemical Or Physical Treatment Of Fibers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバイポーラ形高速半導体記憶回路に好適な記憶
装置に関する。
装置に関する。
複数個のエミッタを有するトランジスタすなわちマルチ
エミッタトランジスタを２個組合せたメモリセルは集積
回路化した場合に占有面積が小さいことから大容量の半
導体記憶装置のメモリセルとして好適なものであって、
これを使用したメモリセルの一例を第１図に示す。
エミッタトランジスタを２個組合せたメモリセルは集積
回路化した場合に占有面積が小さいことから大容量の半
導体記憶装置のメモリセルとして好適なものであって、
これを使用したメモリセルの一例を第１図に示す。
同図において、メモリセルＭは２個のエミノタヲ有スる
マルチエミッタトランジスタＱｌ 、 Ｑ２を備え、各
トランジスタＱｌ 、Ｑ２のコレクタはそれぞれ負荷抵
抗Ｒ１、Ｒ２を通り、共通に接続されて抵抗Ｒ３を通じ
て電源端子Ｃ１に接続される０ またトランジスタＱｌ、Ｑ２の各コレクタはそれぞれ互
に相手方のベースに交差接続され、かつ各第１エミツタ
は互いに共通にしてメモリセル選択用のエミッタ駆動端
子Ｅ１に接続され、かつ各第２エミツタは後述する書込
み、読出し用の増幅器８１．８２に接続される。
マルチエミッタトランジスタＱｌ 、 Ｑ２を備え、各
トランジスタＱｌ 、Ｑ２のコレクタはそれぞれ負荷抵
抗Ｒ１、Ｒ２を通り、共通に接続されて抵抗Ｒ３を通じ
て電源端子Ｃ１に接続される０ またトランジスタＱｌ、Ｑ２の各コレクタはそれぞれ互
に相手方のベースに交差接続され、かつ各第１エミツタ
は互いに共通にしてメモリセル選択用のエミッタ駆動端
子Ｅ１に接続され、かつ各第２エミツタは後述する書込
み、読出し用の増幅器８１．８２に接続される。
かくして１個のメモリセルとしてのフリップフロップ回
路が形成される。なおトランジスタＱｌ。
路が形成される。なおトランジスタＱｌ。
Ｑ２の各第２エミツタは他の複数個のメモリセルを構成
するトランジスタの第２エミツタにそれぞれ共通に接続
されるが、上記第１図においては簡単のため省略する。
するトランジスタの第２エミツタにそれぞれ共通に接続
されるが、上記第１図においては簡単のため省略する。
書込兼読出増幅器８１．８２はそれぞれ差動増幅器を構
成するトランジスタＱ３ 、Ｑ４およびＱ５．Ｑ６より
なり、Ｑ３とＱ４およびＱ５とＱ６の各エミッタは共通
接続してそれぞれ前記のトランジスタＱｌ、Ｑ２の第２
エミツタに接続しメモリセルＭの読出し電流あるいは書
込み電流を規定する抵抗Ｒ５，ｆＬ７を介して市１源端
子１弓２゜Ｒ３に接続され、またトランジスタＱ３ 、
Ｑ５のコレクタはそれぞれ出力端子ＴＩ 、Ｔ２に接続
されると共に抵抗Ｒ４，ｌ’Ｌ６を介して接地でれる。
成するトランジスタＱ３ 、Ｑ４およびＱ５．Ｑ６より
なり、Ｑ３とＱ４およびＱ５とＱ６の各エミッタは共通
接続してそれぞれ前記のトランジスタＱｌ、Ｑ２の第２
エミツタに接続しメモリセルＭの読出し電流あるいは書
込み電流を規定する抵抗Ｒ５，ｆＬ７を介して市１源端
子１弓２゜Ｒ３に接続され、またトランジスタＱ３ 、
Ｑ５のコレクタはそれぞれ出力端子ＴＩ 、Ｔ２に接続
されると共に抵抗Ｒ４，ｌ’Ｌ６を介して接地でれる。
またトランジスタＱ３ 、Ｑ５のベースには基準′電圧
■ が加えられ、トランジスタＱ４．Ｑ６のｅｔ ベースには情報書込用の入力信号■ｗｏ 、ｖｗｌが加
えられる。
■ が加えられ、トランジスタＱ４．Ｑ６のｅｔ ベースには情報書込用の入力信号■ｗｏ 、ｖｗｌが加
えられる。
次にその動作を説明する０メモリセルＭの選１ノ〈はコ
レクタ電源端子Ｃ１の電圧Ｖｘｏ を一定とし、エミッ
タ駆動端子Ｅ１の電圧ｖｘ１ を非選択時には低レベル
にし、選択時には高レベルにすることによって行なわれ
る。なおこの場合トランジスタＱ１は遮断、Ｑ２は導通
状態にあるものとし、各コレクタ電圧を■。、、Ｖｏ２
とする０メモリセルＭが非選択状態、すなわち端子Ｅ
１に印加されるエミッタ駆動電圧■Ｘ１ が低レベルの
とき、トランジスタＱ２の第１エミツタには常時電流■
ｓＴ：が流れているが、第２エミツタには電流は流れな
い。よって書込み兼読出し増幅器Ｓ２のエミッタ抵抗Ｒ
７を流れる電流■、はトランジスタＱ５より抵抗Ｒ７を
流れるので、トランジスタＱ５の出力電圧Ｖ。ｕｌは、 Ｖ （ｉｌｌ ｌ −ｖ。ｃ −α・Ｒ，６−Ｉ。
レクタ電源端子Ｃ１の電圧Ｖｘｏ を一定とし、エミッ
タ駆動端子Ｅ１の電圧ｖｘ１ を非選択時には低レベル
にし、選択時には高レベルにすることによって行なわれ
る。なおこの場合トランジスタＱ１は遮断、Ｑ２は導通
状態にあるものとし、各コレクタ電圧を■。、、Ｖｏ２
とする０メモリセルＭが非選択状態、すなわち端子Ｅ
１に印加されるエミッタ駆動電圧■Ｘ１ が低レベルの
とき、トランジスタＱ２の第１エミツタには常時電流■
ｓＴ：が流れているが、第２エミツタには電流は流れな
い。よって書込み兼読出し増幅器Ｓ２のエミッタ抵抗Ｒ
７を流れる電流■、はトランジスタＱ５より抵抗Ｒ７を
流れるので、トランジスタＱ５の出力電圧Ｖ。ｕｌは、 Ｖ （ｉｌｌ ｌ −ｖ。ｃ −α・Ｒ，６−Ｉ。
ただしα：トランジスタのベース接地電流増幅率
で示される低い電圧しか現われない。なお抵抗Ｒ５、Ｒ
７を流れる各動作電流は同一電流値■８に設定される。
７を流れる各動作電流は同一電流値■８に設定される。
次にメモリセルＭが選択状態すなわち端子Ｅ１のエミッ
タ駆動電圧ＶＸ１ が高レベルのとき、トランジスタＱ
２の第２エミツタに電流■８が流れ、これが舊込兼読出
し増幅器Ｓ２のエミッタ抵抗Ｒ７に流入するため、コレ
クタ抵抗Ｒ６を流れる電流は減少し、出力端子′１゛２
の′電圧が」１昇し、１″なる情報が読出される。なお
トランジスタＱ１は遮断状態のため、由込み兼読出し増
幅器Ｓ１の出力端子ＴＩの゛電圧はエミッタ駆動′ｒｆ
ｊ圧ｖｘ１ の変化にかかわらず低レベルのｉｔであり
、”０”なる情報が読出される。
タ駆動電圧ＶＸ１ が高レベルのとき、トランジスタＱ
２の第２エミツタに電流■８が流れ、これが舊込兼読出
し増幅器Ｓ２のエミッタ抵抗Ｒ７に流入するため、コレ
クタ抵抗Ｒ６を流れる電流は減少し、出力端子′１゛２
の′電圧が」１昇し、１″なる情報が読出される。なお
トランジスタＱ１は遮断状態のため、由込み兼読出し増
幅器Ｓ１の出力端子ＴＩの゛電圧はエミッタ駆動′ｒｆ
ｊ圧ｖｘ１ の変化にかかわらず低レベルのｉｔであり
、”０”なる情報が読出される。
なおトランジスタＱｌ、Ｑ２の第１エミツタに加えるＸ
アドレス電圧Ｖｘ、の高レベルの大きさは、基準電圧Ｖ
ｒ ａ ｆに対しトランジスタＱ１のコレクタ′成圧
Ｖ。ｌ は高く、ｌ・ランジスタＱ２のコレクタ電圧■
ｃ２ は低くなるように選ばれる。
アドレス電圧Ｖｘ、の高レベルの大きさは、基準電圧Ｖ
ｒ ａ ｆに対しトランジスタＱ１のコレクタ′成圧
Ｖ。ｌ は高く、ｌ・ランジスタＱ２のコレクタ電圧■
ｃ２ は低くなるように選ばれる。
またメモリセルＭへの１１へみは、 ｌ二ｉｅ読出し
２時と同様に選択状態にあるときｌ・ランジスタＱ４゜
Ｑ６のベースにメモリセルのコレクタ「ｄ圧の高レベル
より高いレベルあるいは基準ｉｆｆ、圧Ｖ ｒ ｅ Ｉ
以下のレベルの信号を加えることにより、”】″ ある
いは０“の情報が書込まれる。
２時と同様に選択状態にあるときｌ・ランジスタＱ４゜
Ｑ６のベースにメモリセルのコレクタ「ｄ圧の高レベル
より高いレベルあるいは基準ｉｆｆ、圧Ｖ ｒ ｅ Ｉ
以下のレベルの信号を加えることにより、”】″ ある
いは０“の情報が書込まれる。
なお以上の説明では選択時にエミッタ駆動・ぼ圧ｖｘ１
のみを低レベルから高レベルに変化させるとしたが、
メモリセルの形式によってはエミッタ駆動電圧のみでな
く、コレクタ電源電圧Ｖｘｏ をも低レベルから高レベ
ルに変化させる方法が有効なことが知られている。本発
明はいうまでもなくこの方法を用いたメモリセルについ
ても適用することができる。
のみを低レベルから高レベルに変化させるとしたが、
メモリセルの形式によってはエミッタ駆動電圧のみでな
く、コレクタ電源電圧Ｖｘｏ をも低レベルから高レベ
ルに変化させる方法が有効なことが知られている。本発
明はいうまでもなくこの方法を用いたメモリセルについ
ても適用することができる。
この方法は、読出し用のトランジスタＱ３゜Ｑ５がセル
のトランジスタＱ２ 、Ｑｌとの間でエミッタ結合型電
流切換え回路を形成するので、セル情報の読出しが高速
化され、かつ、この電流切換えの対象が読出し電流■８
であるため、別の電流源を必要としないという利点があ
る。しかるに、メモリセルを多数マトリックス状に配列
したとき、全ディジット線に共通に設けることが望まし
い。
のトランジスタＱ２ 、Ｑｌとの間でエミッタ結合型電
流切換え回路を形成するので、セル情報の読出しが高速
化され、かつ、この電流切換えの対象が読出し電流■８
であるため、別の電流源を必要としないという利点があ
る。しかるに、メモリセルを多数マトリックス状に配列
したとき、全ディジット線に共通に設けることが望まし
い。
したがって、本発明の目的はメモリセルのトランジスタ
とセンス回路のトランジスタが電流切換え動作をし、し
かもセンス回路が複数のディジット線に共通に設けられ
ている記憶装置を提供することにある。
とセンス回路のトランジスタが電流切換え動作をし、し
かもセンス回路が複数のディジット線に共通に設けられ
ている記憶装置を提供することにある。
以下、上記第１図に示したメモリセルＭおよび書込み兼
読出し増幅器Ｓ１，８２をｍｘｎ個設けたメモリセルマ
トリクスに適用する場合を第２図に基づき説明する。こ
の場合、簡単のため、ｍ ＝ ｎ ＝ ２ の場合について説明する。
読出し増幅器Ｓ１，８２をｍｘｎ個設けたメモリセルマ
トリクスに適用する場合を第２図に基づき説明する。こ
の場合、簡単のため、ｍ ＝ ｎ ＝ ２ の場合について説明する。
Ｍｌｌ、Ｍ１２．Ｍ２１．Ｍ２２なる４個のメモリセル
において、フリップフロップ回路を構成する各トランジ
スタのｇ２エミッタは２対のディジット線ＤＬｌｌ
ＤＬｌ□１Ｉ）Ｌ２１とＤＬ２□にそれぞれ接続され、
かつ各コレクタはそれぞれ負荷抵抗を通じてコレクタ電
源あるいはコレクタ駆動線（第１ワード線）に接続され
て電圧Ｖｘ１ｏ、ｖｘ２゜を加えられ、さらに各第１エ
ミツタはエミッタ駆動線（第２ワード線）に接続されて
゛１イ圧Ｖ ｘ １１＋■ｘ２、を加えられる。
において、フリップフロップ回路を構成する各トランジ
スタのｇ２エミッタは２対のディジット線ＤＬｌｌ
ＤＬｌ□１Ｉ）Ｌ２１とＤＬ２□にそれぞれ接続され、
かつ各コレクタはそれぞれ負荷抵抗を通じてコレクタ電
源あるいはコレクタ駆動線（第１ワード線）に接続され
て電圧Ｖｘ１ｏ、ｖｘ２゜を加えられ、さらに各第１エ
ミツタはエミッタ駆動線（第２ワード線）に接続されて
゛１イ圧Ｖ ｘ １１＋■ｘ２、を加えられる。
読出しあるいは書込用の動作電流■。を供給する電流源
Ｊ１１．Ｊ１２．Ｊ２１．Ｊ２２はそれぞれディジット
線ＤＬ□１．Ｄ０．１□ｌ Ｉ）Ｌ ２１ ｒ ＤＬ
２２に接続される。読出し情報検出用トランジスタＱＲ
Ｉ ｌ ｌ ＱＩＬＩ□＋ ＱＲ２１ＨＱＢ２□の各
エミッタはそれぞれ上記のディジット線に接続され、ま
た各コレクタは“０”側、”１”側のディジット線ごと
に共通にして各コレクタ抵抗Ｒ８、ｆ’ｔ９を経て接地
すると共に差動増幅器ＤＩＦＡに導かれる。
Ｊ１１．Ｊ１２．Ｊ２１．Ｊ２２はそれぞれディジット
線ＤＬ□１．Ｄ０．１□ｌ Ｉ）Ｌ ２１ ｒ ＤＬ
２２に接続される。読出し情報検出用トランジスタＱＲ
Ｉ ｌ ｌ ＱＩＬＩ□＋ ＱＲ２１ＨＱＢ２□の各
エミッタはそれぞれ上記のディジット線に接続され、ま
た各コレクタは“０”側、”１”側のディジット線ごと
に共通にして各コレクタ抵抗Ｒ８、ｆ’ｔ９を経て接地
すると共に差動増幅器ＤＩＦＡに導かれる。
書込制御信号■い２．■い。はトランジスタＱｗ １、
＋ ＱＷ１２ ｒ ＱＷ２１ ＋ ＱＷ２２に加えられ
る。
＋ ＱＷ１２ ｒ ＱＷ２１ ＋ ＱＷ２２に加えられ
る。
またトランジスタＱ ｙｌ ＋ Ｑｙ２ は各ディジッ
ト線（Ｙ線）選択信号ｖＹ１．■Ｙ２に応じて非選択の
ディジット線対の電位を高めることにより、そのディジ
ット線対に接続されたすべてのメモリセル内のフリップ
フロップ回路を構成するトランジスタの第２エミツタを
遮断し、かつそのディジット線対に接続されている電流
源の電流が読出し情報検出用トランジスタＱ Ｒ１□Ｉ
ＱＲＩ□ｒ Ｑ Ｂ２１ ＋ＱＲ２□に流れないように
作用する。
ト線（Ｙ線）選択信号ｖＹ１．■Ｙ２に応じて非選択の
ディジット線対の電位を高めることにより、そのディジ
ット線対に接続されたすべてのメモリセル内のフリップ
フロップ回路を構成するトランジスタの第２エミツタを
遮断し、かつそのディジット線対に接続されている電流
源の電流が読出し情報検出用トランジスタＱ Ｒ１□Ｉ
ＱＲＩ□ｒ Ｑ Ｂ２１ ＋ＱＲ２□に流れないように
作用する。
すなわち、読み出すべきメモリセル（たとえばＭｌｌ）
の選択のために、コレクタ駆動線の電圧■ｘ１ｏ、■Ｘ
１１を選択状態にする。たとえば、■ｘ１、を一定に保
持したまま電圧■ｘ１ｏを高レベルにする。
の選択のために、コレクタ駆動線の電圧■ｘ１ｏ、■Ｘ
１１を選択状態にする。たとえば、■ｘ１、を一定に保
持したまま電圧■ｘ１ｏを高レベルにする。
さらに、電圧ｖＹ□ を選択的に低レベルにする。
他のディジノｌに対する電圧”Ｙ２は高レベルのままと
する。
する。
この電圧ｖＹ１の高レベルは、読出しトランジスタＱＲ
１□〜Ｑ、。２のベース′畦圧■、。、あるいは選択さ
れたメモリセル〜１１１の２つのマルチエミッタトラン
ジスタのベース電圧のいずれよりも高くされる。また電
圧ｖＹ１の低レベルはこれらのベース電圧のいずれよシ
も低くされる。
１□〜Ｑ、。２のベース′畦圧■、。、あるいは選択さ
れたメモリセル〜１１１の２つのマルチエミッタトラン
ジスタのベース電圧のいずれよりも高くされる。また電
圧ｖＹ１の低レベルはこれらのベース電圧のいずれよシ
も低くされる。
この結果、非運１ノテのディジット線対１〕１□１ 。
ＤＬ２□に接続されたいろいろのトランジスタのベース
の内、トランジスタＱ Ｙ２のベース電圧が最も高くな
り、電流源Ｊ２１．Ｊ２２からの胱出し電流はすべてト
ランジスタＱＹ□に流れるが、読出しトランジスタＱＩ
Ｌ□１．ＱＩＬ□２には流れない。
の内、トランジスタＱ Ｙ２のベース電圧が最も高くな
り、電流源Ｊ２１．Ｊ２２からの胱出し電流はすべてト
ランジスタＱＹ□に流れるが、読出しトランジスタＱＩ
Ｌ□１．ＱＩＬ□２には流れない。
したがって、これらの−Ｉｔ 随により抵ｂＣｌ（、８
、ｌ’Ｌ ９の電圧は変化しない。一方ｂ；”ＩＩＩ’
＜さ）１、たディジット線ＤＸ、１０．１）Ｌ２□の各
々に接続さＪまたトランジスタのベースの内、メモリセ
ルＭｌｌ内のマルチエミッタトランジスタ又は読出しト
ランジスタＱＲ１□ｌＱＲ＋２のいずれか一方のベース
の′ＩＩｆ、圧Ｖ ｒ ａ ｆが最も高くなる。したが
って、を流源Ｊｌｌ、Ｊ１２からの読出し′電流■８は
これらのトランジスタのいずれかに電流切換動作により
導かれる。すなわち、たとえば電流源Ｊｌｌからの読出
し電流ＩＰＬがメモリセルＭｌｌに流れ、電流源Ｊ１２
からの読出し電流■□が読出しトランジスタＱ Ｒ１□
に流れるかあるいは電流源Ｊｌｌからの電流■、がトラ
ンジスタＱＲ４１に流れ、電流源Ｊ１２からの’ｊｔＡ
Ｉ、がメモリセルＭｌｌに流れる。したがって、抵抗Ｒ
，８、Ｒ９の内、メモリセルＭｌｌの記憶内容により定
まる一方に読出し電流が流れる。したがって、差動増幅
器ＤＩＦ’Ａ抵抗Ｒ８、Ｒ９と各読出しトランジスタＱ
ＲＩ １〜ＱＲ２□の接続点に接続されているので、
読み出されたメモリセルの記憶内容に応じて異なる電圧
を出力する。このように、各ディジット線の読出し電流
■、は非選択時には、トランジスタＱｙｌ＋ＱＹ２ に
流れるので、共通に設けられた抵抗Ｒ８゜Ｒ９の電圧に
影響を及はさず、しかもこのトランジスタＱｙｌ ＋
Ｑｙ２と読出しトランジスタＱ Ｒ１、〜ＱＲ□２とが
電流切換回路を形成しているのでディジット線の選択の
切り換えを高速に行うことができる。
、ｌ’Ｌ ９の電圧は変化しない。一方ｂ；”ＩＩＩ’
＜さ）１、たディジット線ＤＸ、１０．１）Ｌ２□の各
々に接続さＪまたトランジスタのベースの内、メモリセ
ルＭｌｌ内のマルチエミッタトランジスタ又は読出しト
ランジスタＱＲ１□ｌＱＲ＋２のいずれか一方のベース
の′ＩＩｆ、圧Ｖ ｒ ａ ｆが最も高くなる。したが
って、を流源Ｊｌｌ、Ｊ１２からの読出し′電流■８は
これらのトランジスタのいずれかに電流切換動作により
導かれる。すなわち、たとえば電流源Ｊｌｌからの読出
し電流ＩＰＬがメモリセルＭｌｌに流れ、電流源Ｊ１２
からの読出し電流■□が読出しトランジスタＱ Ｒ１□
に流れるかあるいは電流源Ｊｌｌからの電流■、がトラ
ンジスタＱＲ４１に流れ、電流源Ｊ１２からの’ｊｔＡ
Ｉ、がメモリセルＭｌｌに流れる。したがって、抵抗Ｒ
，８、Ｒ９の内、メモリセルＭｌｌの記憶内容により定
まる一方に読出し電流が流れる。したがって、差動増幅
器ＤＩＦ’Ａ抵抗Ｒ８、Ｒ９と各読出しトランジスタＱ
ＲＩ １〜ＱＲ２□の接続点に接続されているので、
読み出されたメモリセルの記憶内容に応じて異なる電圧
を出力する。このように、各ディジット線の読出し電流
■、は非選択時には、トランジスタＱｙｌ＋ＱＹ２ に
流れるので、共通に設けられた抵抗Ｒ８゜Ｒ９の電圧に
影響を及はさず、しかもこのトランジスタＱｙｌ ＋
Ｑｙ２と読出しトランジスタＱ Ｒ１、〜ＱＲ□２とが
電流切換回路を形成しているのでディジット線の選択の
切り換えを高速に行うことができる。
上記第２図のメモリ回路においては、メモリの動作電流
による消費′成力をＰ、ｒとすると、ＰＴ ＝２ｎ”
ａ ’ ｌ ＶＢｍ ｌとなり、ＰＴが大きいことが欠
点である。すなわちメモリセル列ｎに比例して消費電力
が増大するため、メモリセルを集積化して高密度にする
上の大きな障害となる。また書込制御信号■７□、ｖｗ
。
による消費′成力をＰ、ｒとすると、ＰＴ ＝２ｎ”
ａ ’ ｌ ＶＢｍ ｌとなり、ＰＴが大きいことが欠
点である。すなわちメモリセル列ｎに比例して消費電力
が増大するため、メモリセルを集積化して高密度にする
上の大きな障害となる。また書込制御信号■７□、ｖｗ
。
がトランジスタＱＷＩＩ Ｉ Ｑ、ＷＩ２ ＋ ＱＷ
２１ ＋ ＱＷ２２を介して直接的にディジット線に
印加されることや、ディジット線選択信号によるディジ
ット、−電位の変動のため、ディジット線′酸圧の回復
時間が長くなり、ディジット線区位の変化がメモリセル
への雑音となり、さらにメモリセルの所要雑汗余裕度が
大きくなるなどの欠点がある。
２１ ＋ ＱＷ２２を介して直接的にディジット線に
印加されることや、ディジット線選択信号によるディジ
ット、−電位の変動のため、ディジット線′酸圧の回復
時間が長くなり、ディジット線区位の変化がメモリセル
への雑音となり、さらにメモリセルの所要雑汗余裕度が
大きくなるなどの欠点がある。
第３図は消費′成力を低減した本発明の実施例を示し、
動作電流■１を供給するば流源を複数個のディジット線
対について１組とし、動作′電流の各ディジット線への
供給はディジノｌ［Ｉ（Ｙ線）選択信号■Ｙ１．■７゜
によってベース電位が制御されるトラ７ジ゛８夕Ｑｙ１
１ｒ ＱＹ＋２ ＋ ＱＹ２１ ＋ＱＹ２□と、基準
電圧Ｖ ｒ ｅ ｆ ２ がそのベースに印加される
基準トランジスタＱ Ｂ ｓ書込信号■ｗｏ。
動作電流■１を供給するば流源を複数個のディジット線
対について１組とし、動作′電流の各ディジット線への
供給はディジノｌ［Ｉ（Ｙ線）選択信号■Ｙ１．■７゜
によってベース電位が制御されるトラ７ジ゛８夕Ｑｙ１
１ｒ ＱＹ＋２ ＋ ＱＹ２１ ＋ＱＹ２□と、基準
電圧Ｖ ｒ ｅ ｆ ２ がそのベースに印加される
基準トランジスタＱ Ｂ ｓ書込信号■ｗｏ。
４ｗ１がベースに印加される書込制御用トランジスタＱ
ＷＯ＋ ＱＷ＋ で形成される多入力電流切換回路に
よって切換えて行なわれる。なお書込信号Ｖｗｏ 、Ｖ
、、の低レベルを基準電圧Ｖ ｒ ６ ｆ ２等しくす
ることによシ、基準トランジスタＱＲは省略することも
可能である。また読出し信号検出用トランジスタＱ Ｒ
１１ｌ ＱＲ１２＋ ＱＲ２＋ １ ＱＲ２□は前記
第２図におけるものと同様である。
ＷＯ＋ ＱＷ＋ で形成される多入力電流切換回路に
よって切換えて行なわれる。なお書込信号Ｖｗｏ 、Ｖ
、、の低レベルを基準電圧Ｖ ｒ ６ ｆ ２等しくす
ることによシ、基準トランジスタＱＲは省略することも
可能である。また読出し信号検出用トランジスタＱ Ｒ
１１ｌ ＱＲ１２＋ ＱＲ２＋ １ ＱＲ２□は前記
第２図におけるものと同様である。
メモリセル、たとえばＭｌｌを読出す場合嶋圧■ｘＩｏ
を高レベルにし、■ｘ１□を低レベルのままに保持する
のは第２図と同じでろるｏしかし、第３図においては第
２図のディジット線選、沢用トランジスタＱｙｌ ＋Ｑ
ｙ□が不必要で、高レベルの選択信号■Ｙ１を電流切換
え用のトランジスタＱｙｌｌ。
を高レベルにし、■ｘ１□を低レベルのままに保持する
のは第２図と同じでろるｏしかし、第３図においては第
２図のディジット線選、沢用トランジスタＱｙｌ ＋Ｑ
ｙ□が不必要で、高レベルの選択信号■Ｙ１を電流切換
え用のトランジスタＱｙｌｌ。
ＱＹ１２に印加する。その結果、メモリセルＭｌｌのト
ランジスタと読出し用トランジスタＱＲ□１ 。
ランジスタと読出し用トランジスタＱＲ□１ 。
ＱＲ１□の間で電流切換え動作がされる。この結果、ト
ランジスタＱＲＩＩＩＱＩＬ＋□の内、メモリセルＭｌ
ｌの記憶内容に応じて定捷るいずれか一方のみがオンと
なり、抵抗Ｉ′Ｌ８ 、 ｌ’ｌ、９の一方に読出し電
流■、が流れる。一方、非選択のディジッ＋−Ｓには読
出し′電流が流れないので、結局、抵抗１モ８゜Ｒ９の
一方に読出されたメモリセルの記憶情報に応じて電流■
８が流れ、差動増幅器Ｄ１ＦＡにより検出出力Ｖ ｏ
ｕ ｌを得ることができる。
ランジスタＱＲＩＩＩＱＩＬ＋□の内、メモリセルＭｌ
ｌの記憶内容に応じて定捷るいずれか一方のみがオンと
なり、抵抗Ｉ′Ｌ８ 、 ｌ’ｌ、９の一方に読出し電
流■、が流れる。一方、非選択のディジッ＋−Ｓには読
出し′電流が流れないので、結局、抵抗１モ８゜Ｒ９の
一方に読出されたメモリセルの記憶情報に応じて電流■
８が流れ、差動増幅器Ｄ１ＦＡにより検出出力Ｖ ｏ
ｕ ｌを得ることができる。
以上から明らかなごとく、第３図のμ施例では、ディジ
ット線の非選択時には読出しｉｆｆ、 ｆ５１Ｕはその
ディジット線には流れないので、第２図のトランジスタ
ＱＹＩＩＱＹ□のような、非選択のディジット線に対す
る読出し電流をそのディジット線に対する読出しトラン
ジスタに流さないようにするだめのトランジスタが不要
である。また、 このような構成においてはメモリの動作’ｒＰＬ流によ
る消費′電力ＰＴは、 Ｐ ＝２１ ＸＩＶＢ、Ｉ Ｔ Ｒ で与えられ、前記第２図に示したものに比してｎ分の１
になる。すなわち消費ぼ力はメモリセルによって構成さ
れるマ） ＩＪクスの列ｎがいかに多くても１列分（実
際にはメモリセル１個分）の消費電力のみとなる。また
書込み制御用トランジスタの数も前記第２図の場合のｎ
分の１になることも、この構成の長所である。
ット線の非選択時には読出しｉｆｆ、 ｆ５１Ｕはその
ディジット線には流れないので、第２図のトランジスタ
ＱＹＩＩＱＹ□のような、非選択のディジット線に対す
る読出し電流をそのディジット線に対する読出しトラン
ジスタに流さないようにするだめのトランジスタが不要
である。また、 このような構成においてはメモリの動作’ｒＰＬ流によ
る消費′電力ＰＴは、 Ｐ ＝２１ ＸＩＶＢ、Ｉ Ｔ Ｒ で与えられ、前記第２図に示したものに比してｎ分の１
になる。すなわち消費ぼ力はメモリセルによって構成さ
れるマ） ＩＪクスの列ｎがいかに多くても１列分（実
際にはメモリセル１個分）の消費電力のみとなる。また
書込み制御用トランジスタの数も前記第２図の場合のｎ
分の１になることも、この構成の長所である。
またさらに書込み制御用トランジスタＱｗｏ。
ＱＷｌのエミッタによってディジット線が直接駆動され
ることがないため、ディジット線上に現われる雑音電圧
がきわめて軽減される利点がある。
ることがないため、ディジット線上に現われる雑音電圧
がきわめて軽減される利点がある。
次に上記第３図の回路をさらに改良し、非選択時にディ
ジット線の電位が上昇するおそれをなくして、これによ
るメモリセルの誤動作、ならびに達成可能なサイクル時
間が制限される欠点を防止し、かつディジット線におけ
る雑音発生を軽減した実施例を第４図に示す。
ジット線の電位が上昇するおそれをなくして、これによ
るメモリセルの誤動作、ならびに達成可能なサイクル時
間が制限される欠点を防止し、かつディジット線におけ
る雑音発生を軽減した実施例を第４図に示す。
同図においてトランジスタＱ Ｙｌｌ ＩＱＹＩ□。
ＱＹ□１ ｒ Ｑｙ２□が遮断状態のとき、それぞれ対
応するディジット線の電位がほぼ基準電圧Ｖ ｒ ａ
Ｉ ＩからＱ Ｒ１１Ｉ ＱＲＩ２１ ＱＩＬ□Ｉ Ｉ
ＱＩＬ２２なる各ｌ・ランジスタのベース・エミッタ
順方向′ぼ圧■□ を差引いた値にするための抵抗１ｔ
ｉ Ｉ 、 ｌ’ｔｌ ２ 。
応するディジット線の電位がほぼ基準電圧Ｖ ｒ ａ
Ｉ ＩからＱ Ｒ１１Ｉ ＱＲＩ２１ ＱＩＬ□Ｉ Ｉ
ＱＩＬ２２なる各ｌ・ランジスタのベース・エミッタ
順方向′ぼ圧■□ を差引いた値にするための抵抗１ｔ
ｉ Ｉ 、 ｌ’ｔｌ ２ 。
Ｒ２１，Ｒ２２を各ディジット線と負′亀源Ｖ□の間に
接続することにより、ディジット線、に位の上昇ならび
に雑音発生を防止したものである。
接続することにより、ディジット線、に位の上昇ならび
に雑音発生を防止したものである。
たとえは、トランジスタ’ＩＬＩ□、 ｕｃ抗１も】１
゜負電源■。は、図の最も左のディジット線が選択され
ず、しだがって、電流１８．が流れていないときには、
トランジスタＱＩＬ＋１＋抵抗１（，１１，負電源■□
から形成される通路に電流が流れるため、このディジッ
ト線の電圧はＶ ｒ ｅ ｔ ｌにより決まる電圧に保
持される。このように、；ｌ＜されないジット線の電圧
を所定値に保持する手段を設けることにより、非選択デ
ィジット線゛１１Ｌ位の上昇および雑音発生が防止され
る。このようにトランジスタＱ、１１と、抵抗Ｒ１１お
よび負電源ｖＨＢからなる電流通路とが電圧保持の役目
をする。しかも、この回路は本実施例ではトランジスタ
Ｑ ＩＬ Ｉ、とその他のかすかな回路のみからなるの
で簡単な回路である。とくに本実施例のごとく読出し用
のトランジスタＱＲ□１をそのまま・酸圧保持用トラン
ジスタとして用いるときには、電圧保持回路はさらに簡
単になる。
゜負電源■。は、図の最も左のディジット線が選択され
ず、しだがって、電流１８．が流れていないときには、
トランジスタＱＩＬ＋１＋抵抗１（，１１，負電源■□
から形成される通路に電流が流れるため、このディジッ
ト線の電圧はＶ ｒ ｅ ｔ ｌにより決まる電圧に保
持される。このように、；ｌ＜されないジット線の電圧
を所定値に保持する手段を設けることにより、非選択デ
ィジット線゛１１Ｌ位の上昇および雑音発生が防止され
る。このようにトランジスタＱ、１１と、抵抗Ｒ１１お
よび負電源ｖＨＢからなる電流通路とが電圧保持の役目
をする。しかも、この回路は本実施例ではトランジスタ
Ｑ ＩＬ Ｉ、とその他のかすかな回路のみからなるの
で簡単な回路である。とくに本実施例のごとく読出し用
のトランジスタＱＲ□１をそのまま・酸圧保持用トラン
ジスタとして用いるときには、電圧保持回路はさらに簡
単になる。
以上述べたごとく、本発明では、メモリセルとの間で電
流切換え動作をする抗出し用トランジスタを用いて、セ
ンス回路を複数のディジット線に共通に設けることがで
き、センス回路の簡単化およびメモリセルの読出しの高
速化を図ることができる。
流切換え動作をする抗出し用トランジスタを用いて、セ
ンス回路を複数のディジット線に共通に設けることがで
き、センス回路の簡単化およびメモリセルの読出しの高
速化を図ることができる。
第１図は・電流切換形マルチエミッタメモリセルおよび
読出し、書込み回路を示す回路図、第２図は上記第１図
のメモリセルを用いたメモリマトリクスの回路図、第２
図は本発明の一実施例を示す回路図、第３図、＄４図は
本発明の他の実施例の回路図である。 Ｃ１・・・・・・電源端子、Ｅｌ・・・・・エミッタ駆
動端子、Ｒ２，Ｒ３・・・・・・電源端子、Ｉ）ＩＦＡ
・・曲差動増幅器、Ｊｌ、Ｊ２．Ｊｌｌ、Ｊｌ２．Ｊ２
１゜Ｊ２２・・・・・・電流源、Ｍ 、 Ｍｌ １ 、
＋Ｖ＋ １２ 、 Ｍ ２１ 。 Ｍ２２・・・・・・メモリセル％Ｑ］、、Ｑ２・・・・
・・メモリセル用トランジスタ、ＱＲ・・・・・・基準
トランジスタ、Ｑ、１、〜ＱＲ１２１ＱＩＬ２□〜Ｑ１
，２□・・・・・・読出し信号検出用トランジスタ、Ｑ
ＷＯ＋ Ｑｗｌ・・・・・・誓込み制御用トランジスタ
、ＱＹ、、〜ＱＹ□２１ＱＹ２１〜ＱＹ□２・・・・・
・ディジット線選沢用トランジスタ、８１．８２・・・
・・・書込兼読出増幅器’Ｖｒｅｆ・・曲基準電圧、■
工０．■Ｙ２・・・・・・ディクツｌ−線対選択信号、
■ｗｏ、ＶＷ□・・・・・・書込制御信号、１０１、Ｒ
１２，Ｒ２１，）（，２２・・曲雑音防止用抵抗。 卑 １ 望 Ｌ−〜−Ｉ Ｊ Ｊ
第１頁の続き ０発 明 者 磯部輝雄 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 山本正彦 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ５３８−
読出し、書込み回路を示す回路図、第２図は上記第１図
のメモリセルを用いたメモリマトリクスの回路図、第２
図は本発明の一実施例を示す回路図、第３図、＄４図は
本発明の他の実施例の回路図である。 Ｃ１・・・・・・電源端子、Ｅｌ・・・・・エミッタ駆
動端子、Ｒ２，Ｒ３・・・・・・電源端子、Ｉ）ＩＦＡ
・・曲差動増幅器、Ｊｌ、Ｊ２．Ｊｌｌ、Ｊｌ２．Ｊ２
１゜Ｊ２２・・・・・・電流源、Ｍ 、 Ｍｌ １ 、
＋Ｖ＋ １２ 、 Ｍ ２１ 。 Ｍ２２・・・・・・メモリセル％Ｑ］、、Ｑ２・・・・
・・メモリセル用トランジスタ、ＱＲ・・・・・・基準
トランジスタ、Ｑ、１、〜ＱＲ１２１ＱＩＬ２□〜Ｑ１
，２□・・・・・・読出し信号検出用トランジスタ、Ｑ
ＷＯ＋ Ｑｗｌ・・・・・・誓込み制御用トランジスタ
、ＱＹ、、〜ＱＹ□２１ＱＹ２１〜ＱＹ□２・・・・・
・ディジット線選沢用トランジスタ、８１．８２・・・
・・・書込兼読出増幅器’Ｖｒｅｆ・・曲基準電圧、■
工０．■Ｙ２・・・・・・ディクツｌ−線対選択信号、
■ｗｏ、ＶＷ□・・・・・・書込制御信号、１０１、Ｒ
１２，Ｒ２１，）（，２２・・曲雑音防止用抵抗。 卑 １ 望 Ｌ−〜−Ｉ Ｊ Ｊ
第１頁の続き ０発 明 者 磯部輝雄 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 山本正彦 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ５３８−
Claims (1)
- 【特許請求の範囲】 １、複数のワード線と、複数対のディジット線のトラン
ジスタを有し、各トランジスタのエミッタは対応するデ
ィジット線対の一方に接続されているものと、各ディジ
ット線に接続された読出し電流源と各ディジット線にそ
のエミッタが接続された読出し用トランジスタと、各デ
ィジットａにそのエミッタが接続されたディジット線選
択用のトランジスタと、該続出し用トランジスタのコレ
クタ側に接続され、各ディジット線対に共通に設けられ
た差動検出手段と、非選択のディジット線対に対する該
読出し電流は当該ディジット線対に対する該選択用トラ
ンジスタに流れ、選択されたディジット線対に対する該
読出し電流は当該ディジット線対に対する読出し用トラ
ンジスタと選択されたメモリセルとの間でｆｌａ切換動
作するための電圧を該選択用トランジスタ、該続出し用
トランジスタのベースに印加する手段とを有する記憶装
置。 ２、該差動検出手段は各対のディジット線の互いに対応
する一方にそれぞれ接続されている該読出しトランジス
タのコレクタに共通に接続された第１の抵抗と、各対の
ディジット線の互いに対応する他方にそれぞれ接続され
ている該続出し用トランジスタのコレクタに共通に接続
されている第２の抵抗と、該第１、第２の抵抗の、一端
の電圧を差動検出する手段とよりなる第１項の記憶装置
。 ３、複数のワード線と、複数対のディジット線と、各ワ
ード線と各ディジット線対の交点に配置されたメモリセ
ルであって交叉接続された一対のトランジスタを有し、
各トランジスタのエミッタは対応するディジット線対の
一方に接続されているものと、該複数対のディジット線
に共通に設けられた一対の読出し′電流源と、該一対の
読出し電流源を一対のディジット線に選択的に接続する
だめのスイッチ回路と、該ディジット線の各々にそのエ
ミッタが接続されたデ・「ジット線選沢用のトランジス
タと各対のディジｙｈｄのＵ、いに対応する一方にそれ
ぞれ接続されているｄ ｔｆｆ’？、川しトランジスタ
のコレクタに共ｊｆｌに接続された第１の抵抗と、各対
のディジット梅の互いに対応する他方にそれぞれ接続さ
れている該読出し用トランジスタのコレクタに共通に接
続されている第２の抵抗と、該第１、第２の抵抗の一端
の電圧を差動検出する手段とよ）なる記憶装置。 ４、各ディジット線の電圧を非選択時に所定の値に保持
するだめの電圧保持回路を各ディジット線に設けた第３
項の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142089A JPS595992B2 (ja) | 1982-08-18 | 1982-08-18 | 記億装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142089A JPS595992B2 (ja) | 1982-08-18 | 1982-08-18 | 記億装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP46072469A Division JPS5248777B2 (ja) | 1971-09-20 | 1971-09-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5860487A true JPS5860487A (ja) | 1983-04-09 |
| JPS595992B2 JPS595992B2 (ja) | 1984-02-08 |
Family
ID=15307170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57142089A Expired JPS595992B2 (ja) | 1982-08-18 | 1982-08-18 | 記億装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595992B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4899314A (en) * | 1987-04-24 | 1990-02-06 | Hitachi, Ltd. | Semiconductor memory |
| US4970687A (en) * | 1987-06-10 | 1990-11-13 | Hitachi, Ltd. | Semiconductor memory device having a timing generator circuit which provides a write pulse signal which has an optional timing relationship with the chip select signal |
| US5321664A (en) * | 1989-01-16 | 1994-06-14 | Hitachi, Ltd. | Semiconductor integrated circuit device having various blocks specifically arranged on a single semiconductor substrate for high speed operation |
-
1982
- 1982-08-18 JP JP57142089A patent/JPS595992B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4899314A (en) * | 1987-04-24 | 1990-02-06 | Hitachi, Ltd. | Semiconductor memory |
| US4970687A (en) * | 1987-06-10 | 1990-11-13 | Hitachi, Ltd. | Semiconductor memory device having a timing generator circuit which provides a write pulse signal which has an optional timing relationship with the chip select signal |
| US5321664A (en) * | 1989-01-16 | 1994-06-14 | Hitachi, Ltd. | Semiconductor integrated circuit device having various blocks specifically arranged on a single semiconductor substrate for high speed operation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS595992B2 (ja) | 1984-02-08 |
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