JPH0152834B2 - - Google Patents
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- JPH0152834B2 JPH0152834B2 JP56047428A JP4742881A JPH0152834B2 JP H0152834 B2 JPH0152834 B2 JP H0152834B2 JP 56047428 A JP56047428 A JP 56047428A JP 4742881 A JP4742881 A JP 4742881A JP H0152834 B2 JPH0152834 B2 JP H0152834B2
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- Japan
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- bit line
- current
- transistor
- memory cell
- transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体メモリ、特に負荷として
PNPトランジスタを有するメモリセルを備えた
半導体メモリに関する。
PNPトランジスタを有するメモリセルを備えた
半導体メモリに関する。
PNPトランジスタを負荷としたメモリセルは
第１図に示すように、フリツプフロツプを構成す
るマルチエミツタトランジスタT1，T2とPNPト
ランジスタT3，T4を有し、マルチエミツタトラ
ンジスタT1，T2の各第１のエミツタはビツト線
B0，B1に、第２のエミツタはワード線W-に共通
接続される。
第１図に示すように、フリツプフロツプを構成す
るマルチエミツタトランジスタT1，T2とPNPト
ランジスタT3，T4を有し、マルチエミツタトラ
ンジスタT1，T2の各第１のエミツタはビツト線
B0，B1に、第２のエミツタはワード線W-に共通
接続される。
負荷のPNPトランジスタT3，T4のエミツタは
ワード線W+に接続される。
ワード線W+に接続される。
このようなメモリセルにおいて、フリツプフロ
ツプを構成するトランジスタのうち、オン側のト
ランジスタ、例えばT1のコレクタ負荷はPNPト
ランジスタT3のエミツタベースにおけるダイオ
ードとなるために、その電圧、電流特性は第２図
のZcの特性を示す。
ツプを構成するトランジスタのうち、オン側のト
ランジスタ、例えばT1のコレクタ負荷はPNPト
ランジスタT3のエミツタベースにおけるダイオ
ードとなるために、その電圧、電流特性は第２図
のZcの特性を示す。
従つて、広範囲な電流で動作可能であり、微少
な保持電流、大きな読出電流で動作できるので、
低消費電力、高速動作の半導体メモリが実現され
る。また、このメモリセルのオン側トランジスタ
T1のベース側インピーダンスは、第２図にZBで
示すようにPNPトランジスタの飽和領域特性を
示すので、低インピーダンスであり、ベース節点
に付く寄生容量のチヤージアツプが短時間で行な
うことができる。第３図に示すように、負荷とし
て抵抗RLを用いたメモリセルでは、この抵抗RL
と寄生容量により定まる時定数の遅延が生じるの
で、この意味からも第１図に示すPNP負荷のメ
モリセルは、このような第３図のメモリセルより
も低消費電力で、かつ高速読出可能なメモリセル
と言うことができる。
な保持電流、大きな読出電流で動作できるので、
低消費電力、高速動作の半導体メモリが実現され
る。また、このメモリセルのオン側トランジスタ
T1のベース側インピーダンスは、第２図にZBで
示すようにPNPトランジスタの飽和領域特性を
示すので、低インピーダンスであり、ベース節点
に付く寄生容量のチヤージアツプが短時間で行な
うことができる。第３図に示すように、負荷とし
て抵抗RLを用いたメモリセルでは、この抵抗RL
と寄生容量により定まる時定数の遅延が生じるの
で、この意味からも第１図に示すPNP負荷のメ
モリセルは、このような第３図のメモリセルより
も低消費電力で、かつ高速読出可能なメモリセル
と言うことができる。
このようなPNP負荷のメモリセルを備えた半
導体メモリを第４図に示す。
導体メモリを第４図に示す。
図で破線内に示したメモリセルは第１図のメモ
リセルと同じもので、トランジスタTc1，Tc2は
第１図のトランジスタT1，T2に、PNPトランジ
スタTC3，TC4は第１図のトランジスタT3，T4
に対応する。尚、TC1，TC2の夫々の一方のエミ
ツタは、保持電流源IHに接続されている。ビツト
線B0，B1には１対のトランジスタTs0，Ts1のエ
ミツタが接続され、夫々のベースには電位VD0，
VD1が印加されると共に、夫々のコレクタはセン
スアンプSAに接続されている。ビツト線B0，B1
には、さらに夫々ベースに電位VYが印加される
１対のトランジスタTB0，TB1と、ビツト線電流
源IB0，IB1が接続されている。トランジスタTB0，
TB1のエミツタはそれぞれ他のビツト線群と結合
され、VYに高レベルの信号が与えられたビツト
線列のトランジスタTB0，TB1のみがオンとなる。
リセルと同じもので、トランジスタTc1，Tc2は
第１図のトランジスタT1，T2に、PNPトランジ
スタTC3，TC4は第１図のトランジスタT3，T4
に対応する。尚、TC1，TC2の夫々の一方のエミ
ツタは、保持電流源IHに接続されている。ビツト
線B0，B1には１対のトランジスタTs0，Ts1のエ
ミツタが接続され、夫々のベースには電位VD0，
VD1が印加されると共に、夫々のコレクタはセン
スアンプSAに接続されている。ビツト線B0，B1
には、さらに夫々ベースに電位VYが印加される
１対のトランジスタTB0，TB1と、ビツト線電流
源IB0，IB1が接続されている。トランジスタTB0，
TB1のエミツタはそれぞれ他のビツト線群と結合
され、VYに高レベルの信号が与えられたビツト
線列のトランジスタTB0，TB1のみがオンとなる。
次にデコーダ回路DECによりワード線W+がＨ
レベル、VYもＨレベルとなり、図のメモリセル
がアクセスされた場合の読出しと書込み動作を説
明する。
レベル、VYもＨレベルとなり、図のメモリセル
がアクセスされた場合の読出しと書込み動作を説
明する。
(1) 読出し動作
トランジスタTs0，Ts1のベース電位をVD0＝
VD1とし、かつ、この電位はメモリセルのオン
側トランジスタ、例えばTC1のベース電位とコ
レクタ電位の中間のレベルとする。
VD1とし、かつ、この電位はメモリセルのオン
側トランジスタ、例えばTC1のベース電位とコ
レクタ電位の中間のレベルとする。
トランジスタTc1とTs0、トランジスタTc2
とTs1はそれぞれカレントスイツチを構成する
ので、Ts0がオフ、Ts1がオンとなり、電流iB1
がセンスアツプSAで検出されることにより、
メモリセルの内容が読出される。
とTs1はそれぞれカレントスイツチを構成する
ので、Ts0がオフ、Ts1がオンとなり、電流iB1
がセンスアツプSAで検出されることにより、
メモリセルの内容が読出される。
(2) 書込み動作
メモリセル内でオン側のトランジスタTc1を
オフ、オフ側のトランジスタTc2をオンとして
反転情報を書込む場合を説明する。
オフ、オフ側のトランジスタTc2をオンとして
反転情報を書込む場合を説明する。
トランジスタTs0のベース電位をＨレベル、
Ts1のベース電位をＬレベルとすると、電流源
IB1により引込まれる電流iB1はトランジスタTc2
を流れるので、Tc2のコレクタ電位、即ちTc1
のベース電位VBが下がり、トランジスタTc4が
オンになる。
Ts1のベース電位をＬレベルとすると、電流源
IB1により引込まれる電流iB1はトランジスタTc2
を流れるので、Tc2のコレクタ電位、即ちTc1
のベース電位VBが下がり、トランジスタTc4が
オンになる。
これによりトランジスタTc4のコレクタ電流
がトランジスタTc2のベース電位Vcをチヤー
ジアツプし、同時に電位VBがトランジスタTc2
のコレクタ電流により下るので、トランジスタ
Tc1はオフとなり、次いでTc2がオンになつて
メモリセルへの書込みが行なわれる。
がトランジスタTc2のベース電位Vcをチヤー
ジアツプし、同時に電位VBがトランジスタTc2
のコレクタ電流により下るので、トランジスタ
Tc1はオフとなり、次いでTc2がオンになつて
メモリセルへの書込みが行なわれる。
従つて電流端IB1により引込まれる電流iB1が
多いほど書込み時間が短かくなるが、定常的に
電流源IB0，IB1に引込まれる電流を大きくして
おくと、読出時にメモリセルに大電流が流れる
ので、セル内の蓄積電荷が増加し、書込時間が
長くなる欠点がある。
多いほど書込み時間が短かくなるが、定常的に
電流源IB0，IB1に引込まれる電流を大きくして
おくと、読出時にメモリセルに大電流が流れる
ので、セル内の蓄積電荷が増加し、書込時間が
長くなる欠点がある。
本発明の目的は、従来のこのような欠点を解決
し、低消費電力でかつ高速書込み可能な半導体メ
モリを提供することにある。
し、低消費電力でかつ高速書込み可能な半導体メ
モリを提供することにある。
このような目的は、本発明によれば、フリツプ
フロツプを構成する１対のトランジスタと、
PNP負荷トランジスタを有するメモリセルが１
対のビツト線間に接続された半導体メモリにおい
て、該ビツト線に接続されたビツト線選択手段
と、該ビツト線選択手段に接続された第１の電流
源および該第１の電流源よりも大きな電流を流す
ための第２の電流源と、書込指示信号および書込
データを入力して第１および第２の制御信号を出
力する読出し・書込み制御手段と、該第１の制御
信号により、該メモリセルの読出し時には該第１
の電流源の電流のみを該ビツト線に流し、該第２
の制御信号により、書込み時には該第１および第
２の電流源の電流を該ビツト線に流すビツト線電
流切替手段と、該第２の制御信号により、該メモ
リセルの書込時に、該メモリセルのフリツプフロ
ツプを構成する１対のトランジスタのうち、オン
となるべきトランジスタが接続されたビツト線の
電位を低レベルに、オフとなるべきトランジスタ
が接続されたビツト線の電位を高レベルにクラン
プするクランプ手段を設けることにより達成され
る。
フロツプを構成する１対のトランジスタと、
PNP負荷トランジスタを有するメモリセルが１
対のビツト線間に接続された半導体メモリにおい
て、該ビツト線に接続されたビツト線選択手段
と、該ビツト線選択手段に接続された第１の電流
源および該第１の電流源よりも大きな電流を流す
ための第２の電流源と、書込指示信号および書込
データを入力して第１および第２の制御信号を出
力する読出し・書込み制御手段と、該第１の制御
信号により、該メモリセルの読出し時には該第１
の電流源の電流のみを該ビツト線に流し、該第２
の制御信号により、書込み時には該第１および第
２の電流源の電流を該ビツト線に流すビツト線電
流切替手段と、該第２の制御信号により、該メモ
リセルの書込時に、該メモリセルのフリツプフロ
ツプを構成する１対のトランジスタのうち、オン
となるべきトランジスタが接続されたビツト線の
電位を低レベルに、オフとなるべきトランジスタ
が接続されたビツト線の電位を高レベルにクラン
プするクランプ手段を設けることにより達成され
る。
以下、図面を用いて本発明の一実施例を説明す
る。
る。
第５図は、本発明の一実施例を示す回路図であ
り、書込み指示信号と書込みデータDINが入
力され、このとDINに対応した電位Vw0，
Vw1を出力する読出し・書込み制御回路WAとこ
れに関連するトランジスタTw0，Tw1，TD0，TD
１、電流源Ic0，Ic1およびダイオードD0，D1、ト
ランジスタTw3，Tw4、電流源I0，I1、さらには
電位VYがベースに印加されるトランジスタTB0，
TB1，Ts2とこれらのトランジスタのエミツタに
接続された電流源Iw0，IR0，Iw1，IR1，Isを、第
１図の従来回路に付加したものである。
り、書込み指示信号と書込みデータDINが入
力され、このとDINに対応した電位Vw0，
Vw1を出力する読出し・書込み制御回路WAとこ
れに関連するトランジスタTw0，Tw1，TD0，TD
１、電流源Ic0，Ic1およびダイオードD0，D1、ト
ランジスタTw3，Tw4、電流源I0，I1、さらには
電位VYがベースに印加されるトランジスタTB0，
TB1，Ts2とこれらのトランジスタのエミツタに
接続された電流源Iw0，IR0，Iw1，IR1，Isを、第
１図の従来回路に付加したものである。
尚、センスアンプSAに接続されるトランジス
タTs0，Ts1のベースはビツト線B0，B1に接続さ
れ、かつ共通接続されたエミツタはトランジスタ
Ts2に接続されている。
タTs0，Ts1のベースはビツト線B0，B1に接続さ
れ、かつ共通接続されたエミツタはトランジスタ
Ts2に接続されている。
本実施例の読出し・書込み動作を次に説明す
る。
る。
(1) 読出し動作
書込み指示信号がＨレベルの時、制御回
路WAの出力Vw0とVw1は等しく、かつその値
はダイオードD0，D1の順方向電圧降下をVFと
した場合に、 Vw0（＝Vw1）−VF＞VYを満たすように設定
されている。
路WAの出力Vw0とVw1は等しく、かつその値
はダイオードD0，D1の順方向電圧降下をVFと
した場合に、 Vw0（＝Vw1）−VF＞VYを満たすように設定
されている。
従つて、トランジスタTw3とTB1、および
Tw4とTB0の各カレントスイツチにおいてトラ
ンジスタTw3，Tw4がオンとなるので電流源
Iw0，Iw1に引込まれる電流iW0，iW1は、トラ
ンジスタTw3，Tw4を流れ、トランジスタTB
０，TB1は流れない。
Tw4とTB0の各カレントスイツチにおいてトラ
ンジスタTw3，Tw4がオンとなるので電流源
Iw0，Iw1に引込まれる電流iW0，iW1は、トラ
ンジスタTw3，Tw4を流れ、トランジスタTB
０，TB1は流れない。
また出力Vw0（＝Vw1）の電位からトランジ
スタTw1，Tw2のベース・エミツタ間電圧VBE
を引いた電位は、セル内のフリツプフロツプを
構成するトランジスタ（第４図のTc1，Tc2に
相当する）のベース電位とコレクタ電位のほぼ
中点にも設定されており、セル内のトランジス
タ（第４図のTc1，Tc2）とトランジスタTD0，
TD1とはカレントスイツチを構成する。
スタTw1，Tw2のベース・エミツタ間電圧VBE
を引いた電位は、セル内のフリツプフロツプを
構成するトランジスタ（第４図のTc1，Tc2に
相当する）のベース電位とコレクタ電位のほぼ
中点にも設定されており、セル内のトランジス
タ（第４図のTc1，Tc2）とトランジスタTD0，
TD1とはカレントスイツチを構成する。
従つてセル内の左側のトランジスタ（Tc1）
がオンであると、ビツト線B0の電位はセル内
から決まり、ビツト線B1の電位は出力Vw1か
ら決まつて、ビツト線B0，B1間に電位差を生
じる。
がオンであると、ビツト線B0の電位はセル内
から決まり、ビツト線B1の電位は出力Vw1か
ら決まつて、ビツト線B0，B1間に電位差を生
じる。
この電位差は、トランジスタTs0，Ts1，
Ts2、電流源Isから成る差動スイツチで検出さ
れ、センスアンプSAよりデータDoutが出力さ
れる。
Ts2、電流源Isから成る差動スイツチで検出さ
れ、センスアンプSAよりデータDoutが出力さ
れる。
この時メモリセルからビツト線B0を流れる
電流は電流源IR0により引込まれる電流iR0であ
り、iR0，iR1＜iW0，iW1と設定されているの
で、読出し時、セル内を流れる電流を小さくす
ることができる。
電流は電流源IR0により引込まれる電流iR0であ
り、iR0，iR1＜iW0，iW1と設定されているの
で、読出し時、セル内を流れる電流を小さくす
ることができる。
従つてメモリセル内のPNPトランジスタの
電荷蓄積効果を小さくすることができ、書込み
を高速に行うことができるようになる。
電荷蓄積効果を小さくすることができ、書込み
を高速に行うことができるようになる。
(2) 書込み動作
メモリセルの右側のトランジスタTc2をオン
にする場合を説明する。
にする場合を説明する。
書込み指示信号がＬレベル、入力データ
DINがＬレベルとするととVw1−VF＜VY＜Vw0
−VFを満足する電位Vw0，Vw1が出力される。
DINがＬレベルとするととVw1−VF＜VY＜Vw0
−VFを満足する電位Vw0，Vw1が出力される。
これにより電流源Iw1に引込まれる電流はビ
ツト線B1をトランジスタTB1を介して流れ、し
かも、ビツト線B1の電位はトランジスタTD1の
Vw1−VBEで決まるベース電位により決定され
るので、充分低いレベルとなり大きな書込電流
がセルの右側のトランジスタ（Tc2）を流れる
ので、高速に書込みが行なわれる。
ツト線B1をトランジスタTB1を介して流れ、し
かも、ビツト線B1の電位はトランジスタTD1の
Vw1−VBEで決まるベース電位により決定され
るので、充分低いレベルとなり大きな書込電流
がセルの右側のトランジスタ（Tc2）を流れる
ので、高速に書込みが行なわれる。
一方、ビツト線B0については、電流iW0がト
ランジスタTw4をバイパスして流れるので電
流iR0のみが、このビツト線を流れるが、高い
電位Vw0によりオンしているトランジスタTD0
から流れているのであつて、セルからは流れな
い。
ランジスタTw4をバイパスして流れるので電
流iR0のみが、このビツト線を流れるが、高い
電位Vw0によりオンしているトランジスタTD0
から流れているのであつて、セルからは流れな
い。
このように、読出し時には小電流をセル内の
オン側トランジスタから流すようにして電荷蓄
積効果を小さくし、一方、書込み時にはメモリ
セル内のオンさせようとするトランジスタ側の
ビツト線が低レベルにクランプされるので、こ
れら２つの効果が合いまつて書込動作の高速化
が図られる。
オン側トランジスタから流すようにして電荷蓄
積効果を小さくし、一方、書込み時にはメモリ
セル内のオンさせようとするトランジスタ側の
ビツト線が低レベルにクランプされるので、こ
れら２つの効果が合いまつて書込動作の高速化
が図られる。
尚、以上の説明中の読出し・書込み制御回路は
具体的には第６図に示され、トランジスタT61，
T62，T63，T64とダイオードD2，D3、電流源I2を
有し、基準電圧VR1，VR2が印加される構成とな
つている。
具体的には第６図に示され、トランジスタT61，
T62，T63，T64とダイオードD2，D3、電流源I2を
有し、基準電圧VR1，VR2が印加される構成とな
つている。
本制御回路WAは、既に特願昭50−84819号に
て提案されているものであるので、その詳細な動
作は省略する。
て提案されているものであるので、その詳細な動
作は省略する。
第７図は、本発明の他の一実施例を示す回路図
であり、読出し・書込み制御回路WAの入力とし
て，DIN，INに基づいてビツト線のクランプ
レベルおよびトランジスタTB0，TB1を介してビ
ツト線に接続される電流源Iw0，Iw1，IR0，IR1の
選択を行なうための回路WA′が示されている。
であり、読出し・書込み制御回路WAの入力とし
て，DIN，INに基づいてビツト線のクランプ
レベルおよびトランジスタTB0，TB1を介してビ
ツト線に接続される電流源Iw0，Iw1，IR0，IR1の
選択を行なうための回路WA′が示されている。
読出し動作の場合には、がＨレベルとな
り、Vw0＝Vw1が出力される。
り、Vw0＝Vw1が出力される。
この時、トランジスタT71がオンであり、トラ
ンジスタTw3およびTw4のベース電位をVYより
高いので、電流iW0，iW1はトランジスタTw3，
Tw4を流れる。
ンジスタTw3およびTw4のベース電位をVYより
高いので、電流iW0，iW1はトランジスタTw3，
Tw4を流れる。
一方、書込み動作の場合にはがＬレベルと
なるので、DIN，INのレベルに応じてVw0，Vw1
が出力されると同時にトランジスタTw3，Tw4
のいずれか一方がオフとなる。
なるので、DIN，INのレベルに応じてVw0，Vw1
が出力されると同時にトランジスタTw3，Tw4
のいずれか一方がオフとなる。
以上、説明したように、本発明によれば、
PNPトランジスタを負荷とするメモリセルを備
えた半導体メモリの書込み動作を高速にすること
ができる。
PNPトランジスタを負荷とするメモリセルを備
えた半導体メモリの書込み動作を高速にすること
ができる。
第１図は、一般的なPNPトランジスタを負荷
とするメモリセルを示す図、第２図は、第１図の
メモリセルの特性を示す図、第３図は、抵抗を負
荷とする一般的なメモリセルの図、第４図は、従
来の半導体メモリを示す図、第５図は、本発明の
一実施例を示す図、第６図は、第５図の読出し、
書込み制御回路を示す図、第７図は、本発明の他
の一実施例を示す図である。 Tc1，Tc2：フリツプフロツプを構成するトラ
ンジスタ、Tc3，Tc4：PNP負荷トランジスタ、
B0，B1：ビツト線、TB0，TB1：ビツト線選択手
段を構成するトランジスタ、IR0，IR1：第１の電
流源、Iw0，Iw1：第２の電流源、WA：読出し・
書込み制御手段、Tw3，Tw4：ビツト線電流切
替手段を構成するトランジスタ、TD0，TD1：ク
ランプ手段を構成するトランジスタ。
とするメモリセルを示す図、第２図は、第１図の
メモリセルの特性を示す図、第３図は、抵抗を負
荷とする一般的なメモリセルの図、第４図は、従
来の半導体メモリを示す図、第５図は、本発明の
一実施例を示す図、第６図は、第５図の読出し、
書込み制御回路を示す図、第７図は、本発明の他
の一実施例を示す図である。 Tc1，Tc2：フリツプフロツプを構成するトラ
ンジスタ、Tc3，Tc4：PNP負荷トランジスタ、
B0，B1：ビツト線、TB0，TB1：ビツト線選択手
段を構成するトランジスタ、IR0，IR1：第１の電
流源、Iw0，Iw1：第２の電流源、WA：読出し・
書込み制御手段、Tw3，Tw4：ビツト線電流切
替手段を構成するトランジスタ、TD0，TD1：ク
ランプ手段を構成するトランジスタ。
Claims (1)
- １ フリツプフロツプを構成する１対のトランジ
スタと、PNP負荷トランジスタを有するメモリ
セルが１対のビツト線間に接続された半導体メモ
リにおいて、該ビツト線に接続されたビツト線選
択手段と、該ビツト線選択手段に接続された第１
の電流源および該第１の電流源よりも大きな電流
を流すための第２の電流源と、書込指示信号およ
び書込データを入力して第１および第２の制御信
号を出力する読出し・書込み制御手段と、該第１
の制御信号により、該メモリセルの読出し時には
該第１の電流源の電流のみを該ビツト線に流し、
該第２の制御信号により、書込み時には該第１お
よび第２の電流源の電流を該ビツト線に流すビツ
ト線電流切替手段と、該第２の制御信号により、
該メモリセルの書込時に、該メモリセルのフリツ
プフロツプを構成する１対のトランジスタのう
ち、オンとなるべきトランジスタが接続されたビ
ツト線の電位を低レベルに、オフとなるべきトラ
ンジスタが接続されたビツト線の電位を高レベル
にクランプするクランプ手段を設けてなることを
特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047428A JPS57164489A (en) | 1981-03-31 | 1981-03-31 | Semicondutor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047428A JPS57164489A (en) | 1981-03-31 | 1981-03-31 | Semicondutor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164489A JPS57164489A (en) | 1982-10-09 |
| JPH0152834B2 true JPH0152834B2 (ja) | 1989-11-10 |
Family
ID=12774876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56047428A Granted JPS57164489A (en) | 1981-03-31 | 1981-03-31 | Semicondutor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57164489A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60143497A (ja) * | 1983-12-29 | 1985-07-29 | Hitachi Ltd | 半導体記憶装置 |
| JPS60237699A (ja) * | 1985-04-23 | 1985-11-26 | Hitachi Ltd | 半導体メモリ |
| US4853898A (en) * | 1988-02-11 | 1989-08-01 | Digital Equipment Corporation | Bipolar ram having state dependent write current |
| JP2595876B2 (ja) * | 1993-09-08 | 1997-04-02 | 日本電気株式会社 | 半導体記憶回路 |
-
1981
- 1981-03-31 JP JP56047428A patent/JPS57164489A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57164489A (en) | 1982-10-09 |
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