JPS5861645A - マスタ−スライス集積回路装置 - Google Patents
マスタ−スライス集積回路装置Info
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- JPS5861645A JPS5861645A JP56161188A JP16118881A JPS5861645A JP S5861645 A JPS5861645 A JP S5861645A JP 56161188 A JP56161188 A JP 56161188A JP 16118881 A JP16118881 A JP 16118881A JP S5861645 A JPS5861645 A JP S5861645A
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- JP
- Japan
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- gate
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- master slice
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマスタースライス集積回路装置に係ｐ１特に占
有面積が小さく、配置の規則性が高い集積回路装置の構
造に関する。
有面積が小さく、配置の規則性が高い集積回路装置の構
造に関する。
近年１通信機や計算機等のｌＣ化が進み、この際マスタ
ースライス方式ＬＳＩの利用が多い。マスタースライス
方式ＬｆＭＩは下地と呼ばれる。例えばＭ（Ｊ８）ラン
ジスタの配置が規則的になされたものに、アルミニウム
導′１膜等の１層又は２Ｍを用いて相互結線を行い、回
路を実現するものであり、開発期間の短縮及び囲発コス
トの低減に役立っている。マスタースライス方式Ｌδ工
ニハＣＭＵ８タイプやバイポーラ糸があるがＮＭ０８（
又はＰＭ０８）タイプのものは市場に出まわっていない
のが実状でろる。この理由は、ＣＩＶＩＵＳタイプのも
のは規則性があり、結線に際して計算機を用いたデザイ
ン（ＣＡＤシステム）に適している点が掲けられる。し
かしながらＮＭＯｉＳ （ＰＭＵｂ）タイプにおいても
、その歩溜りが購い点や集積度の高い点からくる製品コ
ストの安さはマスタースライス方式ＬＳＩにとって魅力
のあるところである。
ースライス方式ＬＳＩの利用が多い。マスタースライス
方式ＬｆＭＩは下地と呼ばれる。例えばＭ（Ｊ８）ラン
ジスタの配置が規則的になされたものに、アルミニウム
導′１膜等の１層又は２Ｍを用いて相互結線を行い、回
路を実現するものであり、開発期間の短縮及び囲発コス
トの低減に役立っている。マスタースライス方式Ｌδ工
ニハＣＭＵ８タイプやバイポーラ糸があるがＮＭ０８（
又はＰＭ０８）タイプのものは市場に出まわっていない
のが実状でろる。この理由は、ＣＩＶＩＵＳタイプのも
のは規則性があり、結線に際して計算機を用いたデザイ
ン（ＣＡＤシステム）に適している点が掲けられる。し
かしながらＮＭＯｉＳ （ＰＭＵｂ）タイプにおいても
、その歩溜りが購い点や集積度の高い点からくる製品コ
ストの安さはマスタースライス方式ＬＳＩにとって魅力
のあるところである。
第１図（ａ） Ｉ （ｂ）は、従来のＮＭ（ＪＳ タイ
ＩＱ）ｌｙバータ回路例を示す。第１図（ａ）は回路を
示し、ＴＬハテブレッシ、ン負衝ＮＭＯ８’Ｊ：ｅＪ：
Ｄはエンハンスメント駆動ＮＭＯＳＴを示す。第１図（
ｂ）はＩＣの平面図例を示し、Ｐ型シリコン基板１上に
、薄いゲート酸化膜２ａｗＮ型不純物をＰＭシリコン基
板ｌに打込ま牡た場所上の薄いゲート酸化Ｍ３ａ＃ゲー
トポリシリコン層４ａｔ４ｂ雷ｎ＋ ソースドレインノ
ー５ａ＊５ｔｚ５ｃ、 コンタクト穴（ｉａｔ５ｂ＋
６Ｃｔ６ｄ＊６ｅ、 アル＜ニウム導電膜７ａ−７ｂ
＊７ｃｔ７ｄで形成さ３． Ｖ、、 ７ａ ｂ ■ｔｗ
７ｂ■ｏｕｔ ７ｃ、 ｖｎＩ） ７ｄに各々接続
さ牡るようになっている。このような、ＮＭ０８タイプ
のマスタースライス下地の例を第２図（ａ）に掲げる。
ＩＱ）ｌｙバータ回路例を示す。第１図（ａ）は回路を
示し、ＴＬハテブレッシ、ン負衝ＮＭＯ８’Ｊ：ｅＪ：
Ｄはエンハンスメント駆動ＮＭＯＳＴを示す。第１図（
ｂ）はＩＣの平面図例を示し、Ｐ型シリコン基板１上に
、薄いゲート酸化膜２ａｗＮ型不純物をＰＭシリコン基
板ｌに打込ま牡た場所上の薄いゲート酸化Ｍ３ａ＃ゲー
トポリシリコン層４ａｔ４ｂ雷ｎ＋ ソースドレインノ
ー５ａ＊５ｔｚ５ｃ、 コンタクト穴（ｉａｔ５ｂ＋
６Ｃｔ６ｄ＊６ｅ、 アル＜ニウム導電膜７ａ−７ｂ
＊７ｃｔ７ｄで形成さ３． Ｖ、、 ７ａ ｂ ■ｔｗ
７ｂ■ｏｕｔ ７ｃ、 ｖｎＩ） ７ｄに各々接続
さ牡るようになっている。このような、ＮＭ０８タイプ
のマスタースライス下地の例を第２図（ａ）に掲げる。
この例の場合、エンハンスメント駆動ＮＭ（Ｊ８Ｔの薄
いゲート酸化Ｊ１４２ａ＊２ｂデプレッション負荷ＮＭ
（Ｊ８ＴＩＺ）薄いゲート酸化膜３ａ参３ｂ−それぞれ
のゲートポリシリコン層４ａ會４ｂ及び４ｃｓ４ｄそれ
ぞれのｎ＋ソースドレイン層５３１５ｂ＊５Ｃ及び５．
ｄ＊５ｅ＊５ｆからなる。アルミニウム導電膜による結
線処理は、ｎ＋ソースドレイン層５とポリシリコン４上
のコンタクト穴６の相互結線で行われ１図には％ＤＩＩ
Ｍ７ ａ ｔ ＶＢ＠１１８７ ｂ（１）みを示す、第
２図（ｂ）には同（ａ）の等価回路を示し、同（Ｃ）に
は２人力ＮＯ凡回路を夾現するときのアルミニウム導電
膜配線を点線で示す。
いゲート酸化Ｊ１４２ａ＊２ｂデプレッション負荷ＮＭ
（Ｊ８ＴＩＺ）薄いゲート酸化膜３ａ参３ｂ−それぞれ
のゲートポリシリコン層４ａ會４ｂ及び４ｃｓ４ｄそれ
ぞれのｎ＋ソースドレイン層５３１５ｂ＊５Ｃ及び５．
ｄ＊５ｅ＊５ｆからなる。アルミニウム導電膜による結
線処理は、ｎ＋ソースドレイン層５とポリシリコン４上
のコンタクト穴６の相互結線で行われ１図には％ＤＩＩ
Ｍ７ ａ ｔ ＶＢ＠１１８７ ｂ（１）みを示す、第
２図（ｂ）には同（ａ）の等価回路を示し、同（Ｃ）に
は２人力ＮＯ凡回路を夾現するときのアルミニウム導電
膜配線を点線で示す。
ところで、このようなアルミニウム導電膜配線は、第２
図（ａ）に示すｙ格子８ｔｎ格子９の上でなされる。格
子数が同一ならば格子間隔が狭いほど。
図（ａ）に示すｙ格子８ｔｎ格子９の上でなされる。格
子数が同一ならば格子間隔が狭いほど。
格子間隔が同一ならば格子数が少ない程全体のセル面積
が小さくなり、集積紋が上る。第２図ＣＥＩ）でｉ荷Ｎ
ＭＯ８’ｉｌ’のｎ＋ソースドレイン層のコンタクト穴
６と駆動ＮＭＯ８Ｔのｎ＋ソースドレイン層のコンタク
ト穴６とは必ず接続されるべきものであるから、この１
間隔は理想的にはＯでいいはずである。ところがこりす
ると従来の構造では回路が形成さｎてしまいマスタース
ライスとはな９得 −ないという欠点があワた。
が小さくなり、集積紋が上る。第２図ＣＥＩ）でｉ荷Ｎ
ＭＯ８’ｉｌ’のｎ＋ソースドレイン層のコンタクト穴
６と駆動ＮＭＯ８Ｔのｎ＋ソースドレイン層のコンタク
ト穴６とは必ず接続されるべきものであるから、この１
間隔は理想的にはＯでいいはずである。ところがこりす
ると従来の構造では回路が形成さｎてしまいマスタース
ライスとはな９得 −ないという欠点があワた。
本発明は従来の欠点を省き、この間隔を０にして占有ｒ
！［ｌ槓を小さくシ、規則性の高いＮＭＣ７８タイプマ
スタ一スライス方式集積回路装置の構造を提供する。
！［ｌ槓を小さくシ、規則性の高いＮＭＣ７８タイプマ
スタ一スライス方式集積回路装置の構造を提供する。
本発明の特徴は１例えば第１導電型シリコン基板上に形
成された少なくとも１ケの第２導電屋エンハンスメント
駆動１ｖｉｅｓ）ランジスタと少なくとも１ケの第２導
電型デプレッシ、ン負荷ＭＯ８トランジスタとからなる
マスタースライス方式において、この駆動Ｎ０８トラン
ジスタｔ’／’）コンゲートタイプとし、負荷ＭＯＳト
２ンジスタをアルミゲートタイプとし、この負性Ｍ０８
トランジスタの第２導電屋ソース層はこの駆動Ｍ（ＪＳ
）ランジスタの第２導電臘ソースドレイン層のひとつと
同一であり、且つ負荷Ｍ０８）ランジスタの第２導電型
ドレイン層には高電圧が印加されるマスタースライス集
積回路装置にある。
成された少なくとも１ケの第２導電屋エンハンスメント
駆動１ｖｉｅｓ）ランジスタと少なくとも１ケの第２導
電型デプレッシ、ン負荷ＭＯ８トランジスタとからなる
マスタースライス方式において、この駆動Ｎ０８トラン
ジスタｔ’／’）コンゲートタイプとし、負荷ＭＯＳト
２ンジスタをアルミゲートタイプとし、この負性Ｍ０８
トランジスタの第２導電屋ソース層はこの駆動Ｍ（ＪＳ
）ランジスタの第２導電臘ソースドレイン層のひとつと
同一であり、且つ負荷Ｍ０８）ランジスタの第２導電型
ドレイン層には高電圧が印加されるマスタースライス集
積回路装置にある。
そして、複数個の負荷式１０Ｓトランジスタの薄いゲー
）［１化膜が一定間隔のＸ格子上に配され。
）［１化膜が一定間隔のＸ格子上に配され。
こｎらの内の２個の負荷ＭＯ８）ン／ジスタ間には負荷
トランジスタの個数よ＃）１個少ない個数の駆動ＭＯ８
ト５ンジスタが配され、こ牡らの１１’ＭＯ８トランジ
スタのゲート電極がｙ格子が指定された駆動ＭＵ８トラ
ンジスタのソースドレイン端子と固定さｎたｙ格子間で
形成されることが好ましい。
トランジスタの個数よ＃）１個少ない個数の駆動ＭＯ８
ト５ンジスタが配され、こ牡らの１１’ＭＯ８トランジ
スタのゲート電極がｙ格子が指定された駆動ＭＵ８トラ
ンジスタのソースドレイン端子と固定さｎたｙ格子間で
形成されることが好ましい。
以下１図面を用いて本発明の一実施例を説明する。ｔｆ
％本発明実施例のセルの製造プロセスを第３図に示す、
Ｐｆｌｌシリコン基板１にエンハンスメント証の薄い
ゲート酸化膜２ａとデプレッション屋の薄いゲート酸化
膜３ａを形成して、ゲートポリシリコン層４ａ＊４ｂを
形成し、ｎ＋ソースドレイン層５ａ＊５ｂ＊５Ｃｔ−形
成する。この後負荷ＮＭＯ８Ｔ＠のゲートポリシリコン
層４ｂをエツチング除去し、窒化シリコン膜１０ ａ
＋ １０ｂをゲートポリシリコン層４ａのコンタクト部
分及び負荷ＮＭＯ８Ｔのゲートポリシリコン層４ｂのめ
った部分に形成し、全（３）に酸化膜１１を形成し。
％本発明実施例のセルの製造プロセスを第３図に示す、
Ｐｆｌｌシリコン基板１にエンハンスメント証の薄い
ゲート酸化膜２ａとデプレッション屋の薄いゲート酸化
膜３ａを形成して、ゲートポリシリコン層４ａ＊４ｂを
形成し、ｎ＋ソースドレイン層５ａ＊５ｂ＊５Ｃｔ−形
成する。この後負荷ＮＭＯ８Ｔ＠のゲートポリシリコン
層４ｂをエツチング除去し、窒化シリコン膜１０ ａ
＋ １０ｂをゲートポリシリコン層４ａのコンタクト部
分及び負荷ＮＭＯ８Ｔのゲートポリシリコン層４ｂのめ
った部分に形成し、全（３）に酸化膜１１を形成し。
ｎ十ンースドレイン層５ａ ＋ ５ｂ ｔ ５ｃ及び窒
化シリ；ン膜部分にコンタクト穴５ａ＊５ｃ＊６・及び
６ｂ＋６ｄ’ｅ穿ち、窒化シリコン膜１０ ａ ＊ １
０ｂをエツチング除去する。この後全面にアルミニウム
５ｔｔｐａｔ形成し２例えばＶａｓ ７ ａｔ ＶｚＨ
７ｂ ＊■ｏｕｔ７ｃ、■ＤＤ７ｄとして８ｇ２図（ａ
） ノイｙ ／（−夕回路を形成する０本発明の実施例
のマスタースライス下地は第３図（ｂ）で示されこの等
価回路をして、第４図（ａ）の形に並べて形成さｎる。
化シリ；ン膜部分にコンタクト穴５ａ＊５ｃ＊６・及び
６ｂ＋６ｄ’ｅ穿ち、窒化シリコン膜１０ ａ ＊ １
０ｂをエツチング除去する。この後全面にアルミニウム
５ｔｔｐａｔ形成し２例えばＶａｓ ７ ａｔ ＶｚＨ
７ｂ ＊■ｏｕｔ７ｃ、■ＤＤ７ｄとして８ｇ２図（ａ
） ノイｙ ／（−夕回路を形成する０本発明の実施例
のマスタースライス下地は第３図（ｂ）で示されこの等
価回路をして、第４図（ａ）の形に並べて形成さｎる。
すなわち、ニー７２、ンスメント駆動ＮＭＯ８Ｔ Ｔ
ｊＪｌ、Ｔｌ）、。
ｊＪｌ、Ｔｌ）、。
・・・＃ｌｌｌＤｍはゲートポリシリコン層のコンタク
ト穴により入力端子Ｎ１１ Ｎｔ ｓ・・・、Ｎｍとｎ
＋ソースドレイン層のコンタクト穴によシソース端子Ｎ
、ｌＮ−１・・・−へ、９及びドレイン端子へ。１１へ
。、・・・νＮＯｍが形成されるが、デプレッション負
荷ＮＭＯ８Ｔ ＴＬｌ、Ｔい、・・・ｐｌ−のゲート端
子はアルミニラム導％腺が形成されない限り形成されな
いからそのソース端子は駆動ＮＭＯ８Ｔのドレイン端子
と同一で、ドレイン端子Ｎ、をｖＤＤに固定しても何ら
回路は形成されない。すなわち不用なスペースをなくし
て占有面積の小さなＮＭＯ８タイプのマスタースライス
方式ＬＳＩの下地を作ることができる。第４図（ｂ）に
は２人力へ０１４回路、同（ｅ）には２人力ＮＡＮ Ｌ
）回路の結線例を点線で示す。
ト穴により入力端子Ｎ１１ Ｎｔ ｓ・・・、Ｎｍとｎ
＋ソースドレイン層のコンタクト穴によシソース端子Ｎ
、ｌＮ−１・・・−へ、９及びドレイン端子へ。１１へ
。、・・・νＮＯｍが形成されるが、デプレッション負
荷ＮＭＯ８Ｔ ＴＬｌ、Ｔい、・・・ｐｌ−のゲート端
子はアルミニラム導％腺が形成されない限り形成されな
いからそのソース端子は駆動ＮＭＯ８Ｔのドレイン端子
と同一で、ドレイン端子Ｎ、をｖＤＤに固定しても何ら
回路は形成されない。すなわち不用なスペースをなくし
て占有面積の小さなＮＭＯ８タイプのマスタースライス
方式ＬＳＩの下地を作ることができる。第４図（ｂ）に
は２人力へ０１４回路、同（ｅ）には２人力ＮＡＮ Ｌ
）回路の結線例を点線で示す。
第５図には本発明のマスタースライス方式Ｌ８工の下地
の第２の実施例を示す。この例ではシリコンゲート駆動
ＮＭ（、ｌＴをａ（≧１）ケ直列に並べてｌ端’ｋＶ＠
＠に、他端をアルミニウムゲート負荷ＮＭ（ＩＴのソー
ス端にしている。
の第２の実施例を示す。この例ではシリコンゲート駆動
ＮＭ（、ｌＴをａ（≧１）ケ直列に並べてｌ端’ｋＶ＠
＠に、他端をアルミニウムゲート負荷ＮＭ（ＩＴのソー
ス端にしている。
ｒｇ６図には本発明のマスタースライス方式Ｌ８１の下
地の第３の実施例を示す０回路Ｃ１１・・・−Ｃｍは任
意のシリコンゲート駆動ＮＭ（ＪＳＴの集合でｔＤハ
この１端に結線さｎ、他端がｖＤＤにつながるアルミゲ
ート負＠ＮＭ０８Ｔとで形成される。
地の第３の実施例を示す０回路Ｃ１１・・・−Ｃｍは任
意のシリコンゲート駆動ＮＭ（ＪＳＴの集合でｔＤハ
この１端に結線さｎ、他端がｖＤＤにつながるアルミゲ
ート負＠ＮＭ０８Ｔとで形成される。
図でソース端ヘー、＃・・・−Ｎ、はｌヶとしているが
各々複数ケでもよいし％Ｎ−１” ”ｍでｈつてもよい
。
各々複数ケでもよいし％Ｎ−１” ”ｍでｈつてもよい
。
第７図は本発明のマスタースライス方式ＬＳＩの下地の
第４の実施例を示す。ｍヶのシリコンゲート駆動ＮＭＯ
８Ｔの直列群のソースドレイン端子にアルミゲート負荷
Ｎｊａ０１９ Ｔ ′ＬＬ、ｔ ＴＬ、 ＋−ｒＴＬｍ
＋ １を他端にｖＤＤがつながる形で形成したものであ
る。第７図（ｂ）はｍ＝２の場合の下地の平面図の１例
を示し、同（Ｃ）は２人力ＮＯＲ回路を形成する場合の
アルミニウム導電膜の様子を示す、なお。
第４の実施例を示す。ｍヶのシリコンゲート駆動ＮＭＯ
８Ｔの直列群のソースドレイン端子にアルミゲート負荷
Ｎｊａ０１９ Ｔ ′ＬＬ、ｔ ＴＬ、 ＋−ｒＴＬｍ
＋ １を他端にｖＤＤがつながる形で形成したものであ
る。第７図（ｂ）はｍ＝２の場合の下地の平面図の１例
を示し、同（Ｃ）は２人力ＮＯＲ回路を形成する場合の
アルミニウム導電膜の様子を示す、なお。
第７図（ｂ）でアルミゲート負荷Ｎ ｋｉ ＯＭ ’１
’のゲート電極はアルミニウム導電膜で形成さｎるが５
通常のマスタースライス方式では、ｙ格子８ｔＸ格子９
上に同一の巾を有するアルミニウム導電膜で設計される
ことが多い。従って、アルミゲート負荷ＮＭ０８Ｔのゲ
ート１を極が通常の結線部のアルミニウム導１を膜と同
一の巾を有し、且つ指定されたｎ格子上で指定された２
ケのｙ格子上を結線することによシ負荷ＮＭ０８）ラン
ジスタが形成されることが一層望ましい。
’のゲート電極はアルミニウム導電膜で形成さｎるが５
通常のマスタースライス方式では、ｙ格子８ｔＸ格子９
上に同一の巾を有するアルミニウム導電膜で設計される
ことが多い。従って、アルミゲート負荷ＮＭ０８Ｔのゲ
ート１を極が通常の結線部のアルミニウム導１を膜と同
一の巾を有し、且つ指定されたｎ格子上で指定された２
ケのｙ格子上を結線することによシ負荷ＮＭ０８）ラン
ジスタが形成されることが一層望ましい。
以上、述べたように本開明によｎば、占有面積が小さく
、規則性の高いＮＭ０８タイプのマスタースライス方式
集積回路装置を得ることができる。
、規則性の高いＮＭ０８タイプのマスタースライス方式
集積回路装置を得ることができる。
第１図（ａ） 、 （ｂ）は従来のインノく一夕回路を
示す図で第１図（ａ）は回路図、第１図（ｂ）はＩＣ化
レイアウト図、第２図（ａ）〜（Ｃ）は従来のＮＭＯ８
タイプのマスタースライス方式集積回路装置の下地の一
例で第２図（ａ）は平面図、第２図（ｂ）は第２図（ａ
）の等価回路図、＃！２図（Ｃ）は２人力ＮＯＲ回路の
実現例、第３図（匍〜（ｄ）は本発明の実施例のマスタ
ースライス方式集積回路装置の製造プロセスを示す図で
第３図（！Ｉ）はポリシリコン形成迄の平面図、第３図
（ｂ）は下地形成迄の平面図、第３図（Ｃ）はクンバー
タ形成例の平面図、第３図（ｄ）は第３図（Ｃ）のＸ−
Ｘ ゛での断面図、第４図（ａ）〜（Ｃ）は本発明のＮ
ＭＵＳタイプマスタースライス方式果槓回路装置の第１
の実施例でＷｃ４図（１）は等価回路図、第４図（ｂ）
は２人７７ＮＯ几回路実施例、第４図（Ｃ）は２人力Ｎ
ＡＮＬ）回路実現例、第５図は本開明のへＭＬ）１タイ
プマスタ一スライス方式集積回路装置の第２の実施例、
第６図は本発明の第３の笑施例、第７１ａ（ａ）〜（Ｃ
）は本発明の第４の実施例で８７図（ａ）は等価回路、
第７図（ｂ）は平面図％第７図（Ｃ）は２人カヘＵ）１
回路実現例、□である。 なお図において、ｌ・・・・・・Ｐ型シリコン基板、２
・・・・・・エンハンスメント駆動ＮＭＵ８Ｔ薄いゲー
ト酸化膜、３・・・・・・デプレッション負荷ＮＭＯ８
Ｔ薄いゲート酸化膜、４・・・・・・ゲートポリシリコ
ン層。 ５・・・・・・ｎ ソースドレイン層、６・・・・・・
コンタクト穴、７・・・・・・アルミニウム導電膜、８
・・・・・・ｙ格子、９・・・・・・Ｘ格子、１０・・
・・・・窒化シリコン１１１．１１・・・°°°酸化膜
、１゛９・・・・・・駆動ＮＭＯ８Ｔ％ｌ１ｌＬ ・・
・０．・負荷Ｎｍ０８Ｔ％である。 笛１区（０，） 第１図（ルラ 第 ７区（の ｖｖ≦Ｓ 第２区（Ｃ） 第 ３ 間とＣノ 第３図（ｄ） ＄４図（６４） 第５区 第７図（知り 第 ７図（り 諮／７区（Ｃ）
示す図で第１図（ａ）は回路図、第１図（ｂ）はＩＣ化
レイアウト図、第２図（ａ）〜（Ｃ）は従来のＮＭＯ８
タイプのマスタースライス方式集積回路装置の下地の一
例で第２図（ａ）は平面図、第２図（ｂ）は第２図（ａ
）の等価回路図、＃！２図（Ｃ）は２人力ＮＯＲ回路の
実現例、第３図（匍〜（ｄ）は本発明の実施例のマスタ
ースライス方式集積回路装置の製造プロセスを示す図で
第３図（！Ｉ）はポリシリコン形成迄の平面図、第３図
（ｂ）は下地形成迄の平面図、第３図（Ｃ）はクンバー
タ形成例の平面図、第３図（ｄ）は第３図（Ｃ）のＸ−
Ｘ ゛での断面図、第４図（ａ）〜（Ｃ）は本発明のＮ
ＭＵＳタイプマスタースライス方式果槓回路装置の第１
の実施例でＷｃ４図（１）は等価回路図、第４図（ｂ）
は２人７７ＮＯ几回路実施例、第４図（Ｃ）は２人力Ｎ
ＡＮＬ）回路実現例、第５図は本開明のへＭＬ）１タイ
プマスタ一スライス方式集積回路装置の第２の実施例、
第６図は本発明の第３の笑施例、第７１ａ（ａ）〜（Ｃ
）は本発明の第４の実施例で８７図（ａ）は等価回路、
第７図（ｂ）は平面図％第７図（Ｃ）は２人カヘＵ）１
回路実現例、□である。 なお図において、ｌ・・・・・・Ｐ型シリコン基板、２
・・・・・・エンハンスメント駆動ＮＭＵ８Ｔ薄いゲー
ト酸化膜、３・・・・・・デプレッション負荷ＮＭＯ８
Ｔ薄いゲート酸化膜、４・・・・・・ゲートポリシリコ
ン層。 ５・・・・・・ｎ ソースドレイン層、６・・・・・・
コンタクト穴、７・・・・・・アルミニウム導電膜、８
・・・・・・ｙ格子、９・・・・・・Ｘ格子、１０・・
・・・・窒化シリコン１１１．１１・・・°°°酸化膜
、１゛９・・・・・・駆動ＮＭＯ８Ｔ％ｌ１ｌＬ ・・
・０．・負荷Ｎｍ０８Ｔ％である。 笛１区（０，） 第１図（ルラ 第 ７区（の ｖｖ≦Ｓ 第２区（Ｃ） 第 ３ 間とＣノ 第３図（ｄ） ＄４図（６４） 第５区 第７図（知り 第 ７図（り 諮／７区（Ｃ）
Claims (1)
- 第１導′Ｉｌｃ型シリコン基板上に形成された第２導′
＃を型エンハンスメント証の駆動絶縁ゲートｍ電界効果
トランジスタと第２導電溢デプレ、ジョン証の負荷絶縁
ゲー）Ｗ電界効果トランジスタとを含んで構成さｎるマ
スタースライス集積回路装置において、該駆動絶縁ゲー
トｍ電界効果トランジスタのゲート電極をシリコンゲー
トとし、該負荷絶縁ケート型電界効米トランジスタのゲ
ート電極を金属ゲートとし、該負荷Ｍ０８トランジスタ
の第２導電型ソース層は該駆動Ｍ０８トランジスタの第
２導電屋ソースドレイン層のひとつと同一であることを
特徴とするマスタースライス集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161188A JPS5861645A (ja) | 1981-10-09 | 1981-10-09 | マスタ−スライス集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161188A JPS5861645A (ja) | 1981-10-09 | 1981-10-09 | マスタ−スライス集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5861645A true JPS5861645A (ja) | 1983-04-12 |
Family
ID=15730255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161188A Pending JPS5861645A (ja) | 1981-10-09 | 1981-10-09 | マスタ−スライス集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5861645A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
| US4734836A (en) * | 1984-09-29 | 1988-03-29 | Masataka Negishi | Lighting apparatus |
| US4737831A (en) * | 1983-08-19 | 1988-04-12 | Kabushiki Kaisha Toshiba | Semiconductor device with self-aligned gate structure and manufacturing process thereof |
| WO1993005537A1 (fr) * | 1991-09-02 | 1993-03-18 | Seiko Epson Corporation | Dispositif a semiconducteur |
| US6432776B1 (en) | 1999-08-23 | 2002-08-13 | Nec Corporation | Method of manufacturing semiconductor device |
-
1981
- 1981-10-09 JP JP56161188A patent/JPS5861645A/ja active Pending
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