JPH0258871A - ボーダーレスマスタスライス半導体装置 - Google Patents
ボーダーレスマスタスライス半導体装置Info
- Publication number
- JPH0258871A JPH0258871A JP1130282A JP13028289A JPH0258871A JP H0258871 A JPH0258871 A JP H0258871A JP 1130282 A JP1130282 A JP 1130282A JP 13028289 A JP13028289 A JP 13028289A JP H0258871 A JPH0258871 A JP H0258871A
- Authority
- JP
- Japan
- Prior art keywords
- type
- conduction type
- semiconductor device
- borderless
- master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マスタースライス半導体装置に係わるもの
で、特にウェーハー全面に独立的な基本セル構造をマト
リックス状に形成することによってマスターチップの大
きさを自由に設定し得るボーダーレス（Ｂｏｒｄｅｒｌ
ｅｓｓ）マスタースライス半導体装置に係わる。
で、特にウェーハー全面に独立的な基本セル構造をマト
リックス状に形成することによってマスターチップの大
きさを自由に設定し得るボーダーレス（Ｂｏｒｄｅｒｌ
ｅｓｓ）マスタースライス半導体装置に係わる。
−ｉに、マスタースライス又はゲートアレイ半導体装置
は、一定規格のマスターチップ上にトランジスター等の
基本素子を規則的に配列したもので、配線工程のみでキ
ャスターマイズする設計方式である。
は、一定規格のマスターチップ上にトランジスター等の
基本素子を規則的に配列したもので、配線工程のみでキ
ャスターマイズする設計方式である。
第２図の従来のゲートアレイマスターチップ２はその中
央部にセルアレイ領域５及びその周りの入出力セル領域
６を持つ内部論理回路の形成領域３と、Ｃの入出力セル
領域６の周りにボンディングパッド７が形成されるボン
ディングパッド形成領域４とから成るので、マスターチ
ップ２の大きさが固定される。しかし、チップの大きさ
又は面積はその内部に含まれるゲートの数で定められる
ため、供給者はそのゲート数の単位に区分されるそれぞ
れに異なるマスターウェーハーを準備するようになって
いる。それ故、個別顧客製品に対応する大きさ又はその
より適当に大きいゲートアレイに対して配線工程を通じ
て半導体装置が製作される。従って、従来のゲートアレ
イはその大きさが規格化されているため、注文者の要求
に対応して最適のチップサイズに設計することが困難で
、規格別に生産及び製品を管理しなければならない弊害
がある。また、規格化されたチップ内に準備された、限
定された素子しか使用することができないので、回路設
計の自由度が低くなる。
央部にセルアレイ領域５及びその周りの入出力セル領域
６を持つ内部論理回路の形成領域３と、Ｃの入出力セル
領域６の周りにボンディングパッド７が形成されるボン
ディングパッド形成領域４とから成るので、マスターチ
ップ２の大きさが固定される。しかし、チップの大きさ
又は面積はその内部に含まれるゲートの数で定められる
ため、供給者はそのゲート数の単位に区分されるそれぞ
れに異なるマスターウェーハーを準備するようになって
いる。それ故、個別顧客製品に対応する大きさ又はその
より適当に大きいゲートアレイに対して配線工程を通じ
て半導体装置が製作される。従って、従来のゲートアレ
イはその大きさが規格化されているため、注文者の要求
に対応して最適のチップサイズに設計することが困難で
、規格別に生産及び製品を管理しなければならない弊害
がある。また、規格化されたチップ内に準備された、限
定された素子しか使用することができないので、回路設
計の自由度が低くなる。
従って、この発明の目的ば上記のような従来技術の全て
の問題点を解決するために、マスターチップの大きさを
注文者の注文に応じて希望する大きさで自由に設定し得
るボーダーレスマスタースライス半導体装置を提供する
ことにある。
の問題点を解決するために、マスターチップの大きさを
注文者の注文に応じて希望する大きさで自由に設定し得
るボーダーレスマスタースライス半導体装置を提供する
ことにある。
この発明の他の目的は、ゲートアレイ半導体装置の生産
工程の単一花及び製品管理の筒車化を図ることができる
ボーダーレスマスタースライス半導体装置を提供するこ
とにある。
工程の単一花及び製品管理の筒車化を図ることができる
ボーダーレスマスタースライス半導体装置を提供するこ
とにある。
この発明によるボーダーレスマスタースライス半導体装
置は、半導体ウェーハーの全面に行方向に配列された複
数の第一伝導型独立ウェル領域と、これ等の独立ウェル
領域との間に行方向に配列された複数の第二伝導型中間
領域を具備している。
置は、半導体ウェーハーの全面に行方向に配列された複
数の第一伝導型独立ウェル領域と、これ等の独立ウェル
領域との間に行方向に配列された複数の第二伝導型中間
領域を具備している。
上記の第−伝導型ウェル領域等の内には複数の第二伝導
型ＭＯＳトランジスター群が行方向に配列されており、
上記の各々の第二伝導型ＭＯＳトランジスター群の両側
には第１伝導型拡散領域が配置されている。一方、上記
の第二伝導型中間領域内には複数の第−伝導型ＭＯ３Ｉ
−ラツーランシスター群の第二伝導型ＭＯＳトランジス
ター群に対応して行方向に形成されている。そして、上
記の各々の第−伝導型ＭＯＳトランジスター群の両側に
複数の第二伝導型拡散領域が形成されている。
型ＭＯＳトランジスター群が行方向に配列されており、
上記の各々の第二伝導型ＭＯＳトランジスター群の両側
には第１伝導型拡散領域が配置されている。一方、上記
の第二伝導型中間領域内には複数の第−伝導型ＭＯ３Ｉ
−ラツーランシスター群の第二伝導型ＭＯＳトランジス
ター群に対応して行方向に形成されている。そして、上
記の各々の第−伝導型ＭＯＳトランジスター群の両側に
複数の第二伝導型拡散領域が形成されている。
このように、ウェーハーの全面にマトリックス状に配列
された独立ウェル領域及び中間領域に形成されたトラン
ジスター群とその左右側に配置される拡散領域とから成
るＢａｓ ｉｃセルは、各々独立的になっているのでウ
ェーハーからチップの加工時、ある特定なスクライビン
グラインを沿ってトランジスター領域が切断されても、
マスターチップを構成するトランジスター群が電気手に
安定化される。
された独立ウェル領域及び中間領域に形成されたトラン
ジスター群とその左右側に配置される拡散領域とから成
るＢａｓ ｉｃセルは、各々独立的になっているのでウ
ェーハーからチップの加工時、ある特定なスクライビン
グラインを沿ってトランジスター領域が切断されても、
マスターチップを構成するトランジスター群が電気手に
安定化される。
従って、この発明によると、任意の応用回路に関して、
スクライビングラインの設定なしに複数のＢａｓｉｃセ
ルアレイが形成された半導体ウェーハーに多層配線工程
によるプログラマブルレーヤーを付加することによって
複数のマスターチップの模様と大きさが自由に決定され
ることができるようにしたことに特徴がある。
スクライビングラインの設定なしに複数のＢａｓｉｃセ
ルアレイが形成された半導体ウェーハーに多層配線工程
によるプログラマブルレーヤーを付加することによって
複数のマスターチップの模様と大きさが自由に決定され
ることができるようにしたことに特徴がある。
添付の図面に示した望ましい一実施例を通してこの発明
をより詳しく説明すると、次のようである。
をより詳しく説明すると、次のようである。
第３図は、この発明によるゲートアレイマスターウェー
ハーの平面図であり、第４図は第３図のＡ部分の拡大平
面図である。
ハーの平面図であり、第４図は第３図のＡ部分の拡大平
面図である。
第４図の参照符号１０は、この発明によるＣＭＯ３型Ｏ
３トアレイのＢａｓｉｃセルであって、これは独立され
たウェル領域２０、そしてこのウェル領域２０と縦方向
に隣接する他のＢａｓｉｃセルとの間に存在する中間領
域３０を持つ。
３トアレイのＢａｓｉｃセルであって、これは独立され
たウェル領域２０、そしてこのウェル領域２０と縦方向
に隣接する他のＢａｓｉｃセルとの間に存在する中間領
域３０を持つ。
上記独立ウェル領域２０は、半導体ウェーハー材料（こ
こでは、これを第二伝導型部材と称する）から構成され
るもので、例えばｎ型半導体ウェーハー上にｎ型不純物
（又は、Ｐ型半導体ウェーハー上にｎ型不純物）をドー
ピングして形成する。
こでは、これを第二伝導型部材と称する）から構成され
るもので、例えばｎ型半導体ウェーハー上にｎ型不純物
（又は、Ｐ型半導体ウェーハー上にｎ型不純物）をドー
ピングして形成する。
ｐ型ウェル領域には、少なくとも二つのｎチャネルＭＯ
３Ｉ−ランシスター群２工が列方向に具備される。
３Ｉ−ランシスター群２工が列方向に具備される。
上記ｎチャネルＭＯＳトランジスター群２１は、第−ｎ
°型領域−第−シリコンゲート端子−第二ｎ゛型領領域
−第二シリコンゲート端子第三ｎ゛型領領域に配列され
、直列連結される二つの電流通路及び相互行方向に並列
に配列される二つのゲート端子等を持つ一対のｎチャネ
ルＭＯ３Ｉ−ランシスターとから構成する。上記第二ｎ
゛型領領域一対のｎチャネルＭＯＳトランジスターの中
のある一つのドレイン領域に提供され、同時に他の一つ
のソース領域に提供される。また、上記ｐ型ウェル領域
２０には三つのｐ゛゛拡散領域２２を具備する。このＰ
゛゛拡散領域２２は、行方向に配列された上記の各々の
ｎチャネルＭｏＳトランジスター群の両側に配置しであ
る。
°型領域−第−シリコンゲート端子−第二ｎ゛型領領域
−第二シリコンゲート端子第三ｎ゛型領領域に配列され
、直列連結される二つの電流通路及び相互行方向に並列
に配列される二つのゲート端子等を持つ一対のｎチャネ
ルＭＯ３Ｉ−ランシスターとから構成する。上記第二ｎ
゛型領領域一対のｎチャネルＭＯＳトランジスターの中
のある一つのドレイン領域に提供され、同時に他の一つ
のソース領域に提供される。また、上記ｐ型ウェル領域
２０には三つのｐ゛゛拡散領域２２を具備する。このＰ
゛゛拡散領域２２は、行方向に配列された上記の各々の
ｎチャネルＭｏＳトランジスター群の両側に配置しであ
る。
上記中間領域３０は、ｎ型半導体ウェーハー（又はｐ型
半導体ウェーハー）上に列方向に配列される複数の独立
ウェル領域の間に各々存在する領域である。Ｃの中間領
域３０がｎ型半導体つニーバーである場合には、上記ウ
ェル領域内の少な（とも二つのｎチャネルＭＯＳトラン
ジスター群２１と相互に対応されるように行方向に少な
くとも二つのｐチャネルＭＯＳトランジスター群３１を
具備する。
半導体ウェーハー）上に列方向に配列される複数の独立
ウェル領域の間に各々存在する領域である。Ｃの中間領
域３０がｎ型半導体つニーバーである場合には、上記ウ
ェル領域内の少な（とも二つのｎチャネルＭＯＳトラン
ジスター群２１と相互に対応されるように行方向に少な
くとも二つのｐチャネルＭＯＳトランジスター群３１を
具備する。
上記ｐチャネルＭＯＳトランジスター３１は、第−ｐ°
型領領域第一シリコンゲート端子−第二ｐ°型領領域−
第二シリコンゲート端子第三ｐ。
型領領域第一シリコンゲート端子−第二ｐ°型領領域−
第二シリコンゲート端子第三ｐ。
型領域とに配置され、直列連結される二つの電流通路及
び相互行方向に配列される二つのゲート端子を持つ一対
のｐチャネルＭＯＳトランジスターとで構成する。上記
第二ｐ゛型領領域一対のｐチャネルＭＯＳトランジスタ
ーの中のある一つのドレイン領域として提供され、同時
に他の一つのソース領域として提供される。また、上記
中間領域３０には三つのｎ１型拡散領域３２を具備する
。
び相互行方向に配列される二つのゲート端子を持つ一対
のｐチャネルＭＯＳトランジスターとで構成する。上記
第二ｐ゛型領領域一対のｐチャネルＭＯＳトランジスタ
ーの中のある一つのドレイン領域として提供され、同時
に他の一つのソース領域として提供される。また、上記
中間領域３０には三つのｎ１型拡散領域３２を具備する
。
このｎ゛゛拡散領域３２は、行方向に配列された各々の
ｐチャネルＭＯＳトランジスター群の両側に配置されて
いる。
ｐチャネルＭＯＳトランジスター群の両側に配置されて
いる。
ＣＭＯ３集積回路の特有なラッチアップ現状を防止する
ため、上記ｎ゛及びｐ°型領領域２２３２がウェル領域
２０及び中間領域３０の基板電位を固定させるのに使用
される。
ため、上記ｎ゛及びｐ°型領領域２２３２がウェル領域
２０及び中間領域３０の基板電位を固定させるのに使用
される。
上に述べたように構成したＢａｓｉｃセル１０は、同一
列上の対応する少なくとも二つのｎチャネル及びｐチャ
ネルＭＯＳトランジスター群２１．３１で複数のＣＭＯ
Ｓトランジスターを形成する。
列上の対応する少なくとも二つのｎチャネル及びｐチャ
ネルＭＯＳトランジスター群２１．３１で複数のＣＭＯ
Ｓトランジスターを形成する。
従って、一つのＢａｓｉｃセル１０は最小臼つのＣＭＯ
３型インバインバーターの二人力ＮＡＮＤゲート回路又
は一つの４人力ＮＡＮＤゲート回路を形成し得る。また
、Ｂａｓｉｃセル１０はボンディングパッドと内部論理
回路間の入出力保護回路を構成するのに使用される。
３型インバインバーターの二人力ＮＡＮＤゲート回路又
は一つの４人力ＮＡＮＤゲート回路を形成し得る。また
、Ｂａｓｉｃセル１０はボンディングパッドと内部論理
回路間の入出力保護回路を構成するのに使用される。
そして、この発明によるＢａｓｉｃセル１０はその内部
に複数のＣＭＯＳトランジスターを具備するように設計
されるため、その製造過程である一つのＣＭＯＳトラン
ジスターが不良になっても、他の残りを使用するように
なり、これは生産歩留りの増大に寄与する。
に複数のＣＭＯＳトランジスターを具備するように設計
されるため、その製造過程である一つのＣＭＯＳトラン
ジスターが不良になっても、他の残りを使用するように
なり、これは生産歩留りの増大に寄与する。
第４図のようにＢａｓｉｃセル１０がマトリックス状に
全面に形成されたこの発明によるマスターウェーハー上
に多層配線技法による金属配線工程ヲ通してマスターチ
ップが形成される。このウェーハープログラマブルレイ
ヤー、即ちコンタクホール形成、第一層金属配線形成、
垂直経路ホール（Ｖｉａｓ）形成、第二層金属配線形成
、及びボンディングパッド形成等の多層配線工程を加え
ることによって、第５図のマスターチップを形成し得る
。マスターチップは中央部のＢａｓｉｃセルアレー上に
内部論理回路が構成され、内部論理回路の周りになる非
使用Ｂａｓｉｃセルを利用して、入出力保護回路が構成
され、Ｃの入出力保護回路の周りに残っているＢａｓｉ
ｃセル上にボンディングパッドを形成して構成される。
全面に形成されたこの発明によるマスターウェーハー上
に多層配線技法による金属配線工程ヲ通してマスターチ
ップが形成される。このウェーハープログラマブルレイ
ヤー、即ちコンタクホール形成、第一層金属配線形成、
垂直経路ホール（Ｖｉａｓ）形成、第二層金属配線形成
、及びボンディングパッド形成等の多層配線工程を加え
ることによって、第５図のマスターチップを形成し得る
。マスターチップは中央部のＢａｓｉｃセルアレー上に
内部論理回路が構成され、内部論理回路の周りになる非
使用Ｂａｓｉｃセルを利用して、入出力保護回路が構成
され、Ｃの入出力保護回路の周りに残っているＢａｓｉ
ｃセル上にボンディングパッドを形成して構成される。
ウェーハーからマスターチップを加工する場合に第６図
に示したようにボンディングパッド４０の形成領域の周
りの非使用Ｂａｓｉｃセル部分がスクライブライン５０
によって切断されるが、各々のＢａｓｉｃセルが独立的
に形成しであるので、どんな電気障害も発生しない。
に示したようにボンディングパッド４０の形成領域の周
りの非使用Ｂａｓｉｃセル部分がスクライブライン５０
によって切断されるが、各々のＢａｓｉｃセルが独立的
に形成しであるので、どんな電気障害も発生しない。
以上のように、この発明では独立的なりａｓｉｃセルを
ウェーハー全面にマトリックス状に形成し、その上に多
層配線技法を利用して応用回路のチップの大きさを決定
しであるから、チップの大きさを最適化することができ
るので、小型化が可能で、回路の設計時に使用できるゲ
ートの数が制限されないので、回路を大幅に自由設計す
ることができる。また、供給者はこの発明のマスク−ウ
ェーハーだけを一対のマスクを使用して生産し、管理し
たらよいので、従来のように一定のゲート数の単位側に
各々のゲートアレイを生産し、これを区別して製品を管
理する必要がない。
ウェーハー全面にマトリックス状に形成し、その上に多
層配線技法を利用して応用回路のチップの大きさを決定
しであるから、チップの大きさを最適化することができ
るので、小型化が可能で、回路の設計時に使用できるゲ
ートの数が制限されないので、回路を大幅に自由設計す
ることができる。また、供給者はこの発明のマスク−ウ
ェーハーだけを一対のマスクを使用して生産し、管理し
たらよいので、従来のように一定のゲート数の単位側に
各々のゲートアレイを生産し、これを区別して製品を管
理する必要がない。
この発明は上記の一実施例についてのみ記述したが、こ
の実施例のみに制限されるものではない。
の実施例のみに制限されるものではない。
例えば、中間領域内に配線領域を別途に持つこともでき
る。
る。
第１図は、従来のゲートアレイマスターウェーハーの平
面図。 第２図は、従来のゲートアレイマスターチップの拡大さ
れた構成図。 第３図は、この発明によるゲートアレイマスターウェー
ハーの平面図。 第４図は、第３図のＡ部分の拡大平面図。 第５図は、この発明によるマスターチップが形成された
後のゲートアレイマスターウェーハーの平面図。 第６図は、第５図のＳ部分の拡大平面図。 図中引用記号： １・・・ウェーハー ２・・・マスターチップ、 ３・・・内部論理回路形成領域、 ４・・・ボンディングパッド形成領域、５・・・セルア
レイ領域、 ６・・・入出力セル領域、 ７・・・ボンディングパッド、 ｌ Ｑ −−・Ｂａｓｉｃセル、 ２０・・・ウェル領域、 ２１・・・第二伝導型ＭＯＳトランジスター２２・・・
第一伝導型拡散領域、 ３０・・・中間領域、 ３１・・・第−伝導型ＭＯＳトランジスター３２・・・
第二伝導型拡散領域、 ４０・・・ボンディング、 ５０パ・・スクライブライン。
面図。 第２図は、従来のゲートアレイマスターチップの拡大さ
れた構成図。 第３図は、この発明によるゲートアレイマスターウェー
ハーの平面図。 第４図は、第３図のＡ部分の拡大平面図。 第５図は、この発明によるマスターチップが形成された
後のゲートアレイマスターウェーハーの平面図。 第６図は、第５図のＳ部分の拡大平面図。 図中引用記号： １・・・ウェーハー ２・・・マスターチップ、 ３・・・内部論理回路形成領域、 ４・・・ボンディングパッド形成領域、５・・・セルア
レイ領域、 ６・・・入出力セル領域、 ７・・・ボンディングパッド、 ｌ Ｑ −−・Ｂａｓｉｃセル、 ２０・・・ウェル領域、 ２１・・・第二伝導型ＭＯＳトランジスター２２・・・
第一伝導型拡散領域、 ３０・・・中間領域、 ３１・・・第−伝導型ＭＯＳトランジスター３２・・・
第二伝導型拡散領域、 ４０・・・ボンディング、 ５０パ・・スクライブライン。
Claims (1)
- 【特許請求の範囲】 １、第二伝導型半導体ウェーハーの全面に行方向に配列
される複数の第一伝導型独立ウェル領域２０、 上記の第一伝導型ウェル領域等内に行方向に配列され、
直列に連結される電流通路等及び相互並列に行方向に配
列されるゲート端子等を各々持つ複数の第二伝導型ＭＯ
Ｓトランジスター群２１、 上記第二伝導型ＭＯＳトランジスター群２１の両側に配
置される複数の第一伝導型拡散領域２２、 縦方向に配列された相互に隣接するウェル領域２０との
間に形成された複数の第二伝導型中間領域３０、 上記第二伝導型ＭＯＳトランジスター群２１に各々対応
して上記中間領域３０等の中に各々横方向に配列され、
直列に連結される電流通路等及び相互並列に行方向に配
列されるゲート端子等を持つ複数の第一伝導型ＭＯＳト
ランジスター群３１、 上記第一伝導型ＭＯＳトランジスター群の両側に配置さ
れる複数の第二伝導型拡散領域３２とを具備したことを
特徴とするボーダーレスマスタースライス半導体装置。 ２、コンタクトホール形成、第一層金属配線形成、垂直
経路ホール（Ｖｉａｓ）形成、第二層金属配線形成及び
ボンディングパッド形成の順に多層配線工程を通じて複
数のマスターチップを形成するようにすることを特徴と
する第１項に記載のボーダーレスマスタースライス半導
体装置。 ３、上記複数の第一伝導型ウェル領域２０及び中間領域
３０の各々に形成される二つの第二及び第一伝導型トラ
ンジスター群２１、３１が一つのＢａｓｉｃセルを形成
することを特徴とする第１項に記載のボーダーレスマス
タースライス半導体装置。 ４、上記の少なくとも一つの第一及び第二伝導型トラン
ジスター群がマスターチップの内部論理回路の構成に供
給されことを特徴とする第１項に記載のボーダーレスマ
スタースライス半導体装置。 ５、上記の少なくとも一つの第一及び第二伝導型トラン
ジスター群がマスターチップの入出力保護回路として提
供されることを特徴とする請求項１記載のボーダーレス
マスタースライス半導体装置。 ６、上記第二伝導型半導体ウェーハー及び第二伝導型中
間領域３０はｎ型半導体にし、上記第一伝導型ウェル領
域等２０はｐ型半導体に形成される時、上記複数の第二
伝導型ＭＯＳトランジスターで形成し、上記複数の第一
伝導型拡散領域２２はｐ＾＋型半導体で形成し、上記第
一伝導型トランジスター群３１はＰチャネルＭＯＳトラ
ンジスターで形成し、上記複数の第二伝導型拡散領域３
２はｎ＾＋型半導体で形成することを特徴とする請求項
１、３、４又は５記載のボーダーレスマスタースライス
半導体装置。 ７、上記第二伝導型半導体ウェハー及び第二伝導型中間
領域３０はｐ型半導体にし、上記第一伝導型ウェル領域
等２０はｎ型半導体にする時、上記複数の第二伝導型Ｍ
ＯＳトランジスター群２１はｐチャネルＭＯＳトランジ
スターで形成し、上記複数の第一伝導型拡散領域２２は
ｎ＾＋型半導体で形成し、上記第一伝導型トランジスタ
ー群３１はｎチャネルＭＯＳトランジスターで形成し、
上記複数の第二伝導型拡散領域３２はｐ＾＋型半導体で
形成することを特徴とする請求項１、３、４又は５に記
載のボーダーレスマスタースライス半導体装置。 ８、半導体ウェーハー１の金属にスクライビングライン
５０を設定しないままに拡散工程によって一定の間隔に
形成された複数のＢａｓｉｃセル１０のアレイを具備し
、多層配線工程によるプログラマブルレーヤーによって
各々のマスターチップの模様と大きさが決定されるよう
にしたことを特徴とする、ボーダーレスマスタースライ
ス半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR88-9291 | 1988-07-23 | ||
| KR880009291 | 1988-07-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258871A true JPH0258871A (ja) | 1990-02-28 |
Family
ID=19276371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1130282A Pending JPH0258871A (ja) | 1988-07-23 | 1989-05-25 | ボーダーレスマスタスライス半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4942447A (ja) |
| JP (1) | JPH0258871A (ja) |
| DE (1) | DE3917303A1 (ja) |
| FR (1) | FR2635412B1 (ja) |
| GB (1) | GB2221090B (ja) |
| NL (1) | NL194182C (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459340A (en) * | 1989-10-03 | 1995-10-17 | Trw Inc. | Adaptive configurable gate array |
| US5217916A (en) * | 1989-10-03 | 1993-06-08 | Trw Inc. | Method of making an adaptive configurable gate array |
| US5306942A (en) * | 1989-10-11 | 1994-04-26 | Nippondenso Co., Ltd. | Semiconductor device having a shield which is maintained at a reference potential |
| US5015600A (en) * | 1990-01-25 | 1991-05-14 | Northern Telecom Limited | Method for making integrated circuits |
| US6861337B2 (en) * | 2002-05-10 | 2005-03-01 | General Semiconductor, Inc. | Method for using a surface geometry for a MOS-gated device in the manufacture of dice having different sizes |
| US7337425B2 (en) | 2004-06-04 | 2008-02-26 | Ami Semiconductor, Inc. | Structured ASIC device with configurable die size and selectable embedded functions |
| US11663391B2 (en) | 2021-08-25 | 2023-05-30 | International Business Machines Corporation | Latch-up avoidance for sea-of-gates |
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- 1989-05-27 DE DE3917303A patent/DE3917303A1/de active Granted
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