JPS5863171A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5863171A JPS5863171A JP56162256A JP16225681A JPS5863171A JP S5863171 A JPS5863171 A JP S5863171A JP 56162256 A JP56162256 A JP 56162256A JP 16225681 A JP16225681 A JP 16225681A JP S5863171 A JPS5863171 A JP S5863171A
- Authority
- JP
- Japan
- Prior art keywords
- source
- polycrystalline silicon
- silicon film
- drain
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯ８型半導体装置の製造方法に関するもので
ある。近年、ＭＯ８工Ｃはますます高集積化が進んでき
たが、これは、微細加工技術の進歩により、金属配線、
ＭＯＳ ）う７ジスタの物理的寸法が微細化されたこ
とに負うところが大である。
ある。近年、ＭＯ８工Ｃはますます高集積化が進んでき
たが、これは、微細加工技術の進歩により、金属配線、
ＭＯＳ ）う７ジスタの物理的寸法が微細化されたこ
とに負うところが大である。
以下まず従来の微細化されたＭＯＳトランジスタの製造
工程を第１〜４図に従い説明する。
工程を第１〜４図に従い説明する。
まず、第１図に示すように、Ｐ型シリコン単結晶基板ｌ
上にゲート酸化膜２．多結晶シリコン膜３を順次形成す
る。多結晶シリコン膜３には不純物が成長時に導入され
ても良いし、後Ｃ示すソ−ス、ドレイン領域形成時に導
入しても差支えない。
上にゲート酸化膜２．多結晶シリコン膜３を順次形成す
る。多結晶シリコン膜３には不純物が成長時に導入され
ても良いし、後Ｃ示すソ−ス、ドレイン領域形成時に導
入しても差支えない。
次に第２図に示すように写真製版によってレジストパタ
ーン４を多結晶シリコン膜３上に形成する。
ーン４を多結晶シリコン膜３上に形成する。
次にこのレジストバク−７４をマスクとして第３図に示
すように多結晶シリコン膜３をエツチングし、レジスト
パターン４を除去する。次に第４図に示すように基板１
と反対導電型の不純物を多結晶シリコン膜３をマスクと
してシリコン基板１に導入してソース、ドレイン領域５
を形成する。このあとの工程は通常のＭＯ８ＩＯの製造
工程と同じなので省略する。
すように多結晶シリコン膜３をエツチングし、レジスト
パターン４を除去する。次に第４図に示すように基板１
と反対導電型の不純物を多結晶シリコン膜３をマスクと
してシリコン基板１に導入してソース、ドレイン領域５
を形成する。このあとの工程は通常のＭＯ８ＩＯの製造
工程と同じなので省略する。
ソース、ドレインの１ル抗は回路の動作特性、速度に関
係するため、低くする必要がある。このため不純ｔｖＪ
濃度は一定雄１以上必要となり、必然的に拡散深さは深
くなる。
係するため、低くする必要がある。このため不純ｔｖＪ
濃度は一定雄１以上必要となり、必然的に拡散深さは深
くなる。
ソース、ドレイン領域５は、多結晶シリコン膜３をマス
クとして不純物拡散、或いはイオン注入によって形成さ
れるので、ゲート電極となる多結晶シリコン膜３の下に
、拡散１−がはいり込む。従って有効なチャンネル長り
。ｆｆは、ゲート電極のわされる。
クとして不純物拡散、或いはイオン注入によって形成さ
れるので、ゲート電極となる多結晶シリコン膜３の下に
、拡散１−がはいり込む。従って有効なチャンネル長り
。ｆｆは、ゲート電極のわされる。
Ｌｅｆｆ −Ｌ −２ｘｊ
ここで、ｘｊは拡散深さの横方向の長さである。
Ｌが微細化によって小さくなる時、二つの大きな問題が
ある。一つはショートチャンネル効果によるしきい値電
圧ＶＴＨの低下、一つはソース、ドレイン耐圧の劣化で
ある。
ある。一つはショートチャンネル効果によるしきい値電
圧ＶＴＨの低下、一つはソース、ドレイン耐圧の劣化で
ある。
ショートチャンネル効果はＬｅｆｆが短い程、ｘｊが大
きい程、甚しい。ソース、ドレイン耐圧の劣化について
も同じことが言える。また、回路動作上はｘｊが大きい
と、ソース、ドレイン領域５と、ゲート電極との重なり
容置が大きくなるため、寄生容量が大きく、妬速動作が
妨げられる。
きい程、甚しい。ソース、ドレイン耐圧の劣化について
も同じことが言える。また、回路動作上はｘｊが大きい
と、ソース、ドレイン領域５と、ゲート電極との重なり
容置が大きくなるため、寄生容量が大きく、妬速動作が
妨げられる。
本発明は以上述べた従来の欠点をなくし、ＶＬＳＩに最
適なＭＯＳ ｌ−ラノジスタを提供せんとするものであ
る。
適なＭＯＳ ｌ−ラノジスタを提供せんとするものであ
る。
′：・
以下、製造工程を第５〜１０図に従って説明する。
まず、第５図に示すように、従来法と同じく単結晶シリ
コン基板１′の上へ順次、シリコン酸化膜２′、多結晶
シリコンＩＩ’Ｓｌ” ３’を形成する。次に第６図に
示すように、写真製版によりレジストパターン４′を形
成する。このレジストパターン４′は従来ニ較べて拡散
深さの２倍程度長くしておく。次に第７図に示すように
レジストパターン４′をマスクとして多結晶シリコンｌ
Ｉ’Ｊ ３’をエツチングし、ゲート電極を形成する。
コン基板１′の上へ順次、シリコン酸化膜２′、多結晶
シリコンＩＩ’Ｓｌ” ３’を形成する。次に第６図に
示すように、写真製版によりレジストパターン４′を形
成する。このレジストパターン４′は従来ニ較べて拡散
深さの２倍程度長くしておく。次に第７図に示すように
レジストパターン４′をマスクとして多結晶シリコンｌ
Ｉ’Ｊ ３’をエツチングし、ゲート電極を形成する。
そして第８図に示すようにレジスト４′を残した状態で
基板と反対導電型の不純物をイオン注入により導入１−
１比較的ｇＪ羨度のソース、ドレイン領域５′を形成す
る。次に、第９図に示すように再びレジスト４′をマス
クに多結晶シリ：Ｉ ｙ ［１％ ３’をエツチングす
る。この時のエツチングで残る多結晶シリコｙｌｌ＃３
’の長さは、ショートチャンネル効果、耐圧を考慮した
最小の長さに設定される。次に第１Ｏ図に示すようにレ
ジストパターン４′を除去して、深い拡散ｌ−への注入
濃度より低い濃度で基板と反対導Ｉｕ型の不純物をイオ
ン注入して深いソース、ドレイ／叫域につながった浅い
拡散ｍ ｓ’を形成する。
基板と反対導電型の不純物をイオン注入により導入１−
１比較的ｇＪ羨度のソース、ドレイン領域５′を形成す
る。次に、第９図に示すように再びレジスト４′をマス
クに多結晶シリ：Ｉ ｙ ［１％ ３’をエツチングす
る。この時のエツチングで残る多結晶シリコｙｌｌ＃３
’の長さは、ショートチャンネル効果、耐圧を考慮した
最小の長さに設定される。次に第１Ｏ図に示すようにレ
ジストパターン４′を除去して、深い拡散ｌ−への注入
濃度より低い濃度で基板と反対導Ｉｕ型の不純物をイオ
ン注入して深いソース、ドレイ／叫域につながった浅い
拡散ｍ ｓ’を形成する。
拡ｉｉ層６’のチャンネル方向の長さは、短いのでシー
ト抵抗値は小さく、回路設計上の問題は生じない。また
、ソース、ドレインの深い拡散が、ゲート電極の下深く
まで侵入しないため、ショートチャンネル効果を低減で
き、同時にソース、ドレイン耐圧の劣化も軽減できる。
ト抵抗値は小さく、回路設計上の問題は生じない。また
、ソース、ドレインの深い拡散が、ゲート電極の下深く
まで侵入しないため、ショートチャンネル効果を低減で
き、同時にソース、ドレイン耐圧の劣化も軽減できる。
さらに、ゲートとソース、ドレインの間の重なり面積も
浅い拡散の横方向への広がりだけなので、小さく、寄生
容量も小さくできる。
浅い拡散の横方向への広がりだけなので、小さく、寄生
容量も小さくできる。
以上のように本発明によれば、ゲートとソース。
ドレインとの自己整合性をＭし電気的特性が艮好で微細
化に適したＭＯ８型トランジスタを製造することができ
る。
化に適したＭＯ８型トランジスタを製造することができ
る。
第１〜４図は従来のＭＯ８型トランジスタの製造工程を
示す断面図、第５〜１０図は本発明の一実施例によるＭ
Ｏ８型トランジスタの製造工程を示す断面図である。 １′・・・シリコン単結晶基板、２′・・・シリコンゲ
ート酸化膜、３′・・・多結晶シリコン膜、４′・・・
レジストパターン、５′・・・高一度不純物イオン注入
によるソ−ス、ドレイン頭域、６′・・・低濃度不純物
イオン注入によるソース、ドレイン領域。 代］ｕ１人 葛 野 信 − １７＋ 第１図 第５図 ３４１−
示す断面図、第５〜１０図は本発明の一実施例によるＭ
Ｏ８型トランジスタの製造工程を示す断面図である。 １′・・・シリコン単結晶基板、２′・・・シリコンゲ
ート酸化膜、３′・・・多結晶シリコン膜、４′・・・
レジストパターン、５′・・・高一度不純物イオン注入
によるソ−ス、ドレイン頭域、６′・・・低濃度不純物
イオン注入によるソース、ドレイン領域。 代］ｕ１人 葛 野 信 − １７＋ 第１図 第５図 ３４１−
Claims (2)
- （１）所定導電型を有する半導体基板、この半導体基板
の一生面上に酸化膜を形成し、この酸化膜上に多結晶シ
リコン膜を形成する工程、上記多結晶シリコン膜上にレ
ジストバター７を形成する工程、上記レジストパターン
をマスクとして上記多結晶シリコン膜をエツチングする
工程、上記エツチングされた多結晶シリコン膜及び上記
レジストパターンの残存状態において上記導電型と反対
の導電型を呈する不純物を上記半導体基板に導入して第
１のソース及びドレイン領域を形成する工程、然る後上
記レジストパターンによりマスクされた状態で上記多結
晶シリコン膜を再エツチングする工程、上記再エツチン
グした多結晶シリコン膜をマスクとして上記反対の導電
型を呈する不純物を上記半導体基板に導入し上記ソース
及びドレイ／領域につながりこれより浅い第２のソース
及びドレイン領域を形成する工程を含む半導体装置の製
造方法。 - （２） 第１のソース及びドレイ７領域を所定の不純
物濃度でイオン注入しヱ形成し、第２のソース及びドレ
イン領域を上記不純物濃度より低い不純物濃度でイオン
注入して形成することを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162256A JPS5863171A (ja) | 1981-10-12 | 1981-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162256A JPS5863171A (ja) | 1981-10-12 | 1981-10-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5863171A true JPS5863171A (ja) | 1983-04-14 |
Family
ID=15750970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162256A Pending JPS5863171A (ja) | 1981-10-12 | 1981-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5863171A (ja) |
-
1981
- 1981-10-12 JP JP56162256A patent/JPS5863171A/ja active Pending
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