JPS5863228A - 非直線符号化用帰還形符号化装置 - Google Patents
非直線符号化用帰還形符号化装置Info
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- JPS5863228A JPS5863228A JP16220681A JP16220681A JPS5863228A JP S5863228 A JPS5863228 A JP S5863228A JP 16220681 A JP16220681 A JP 16220681A JP 16220681 A JP16220681 A JP 16220681A JP S5863228 A JPS5863228 A JP S5863228A
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- Japan
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- 238000010586 diagram Methods 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、 ＰＣＭ （Ｐｕ１ｓｅ Ｃｏｄｅ Ｍｏｄ
ｕｌａｔｉｏｎ ）端局装置の帰還形符号化装置に関し
、特に非直線符号化を行う非直線符号化用帰還形符号化
装置に関する。
ｕｌａｔｉｏｎ ）端局装置の帰還形符号化装置に関し
、特に非直線符号化を行う非直線符号化用帰還形符号化
装置に関する。
一般に、帰還形符号化装置は＋ ＰＡＭ （Ｐｕｌｓｅ
Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）信号を受
けて基準信号を基に所定の演算を行う演算増幅器と、該
演算増幅器の出力信号を基に各ビットを決定する比較器
と。
Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）信号を受
けて基準信号を基に所定の演算を行う演算増幅器と、該
演算増幅器の出力信号を基に各ビットを決定する比較器
と。
該比較器の出力信号を受けて上記演算増幅器に上記基準
信号を与える局部復号器とを有し、上記比紋型の出力端
に一定ビット数のＰＣＭ出力、即ちＮ（Ｎは２以上の整
数）ビットのＰＣＭ出力が得られるように構成されてい
る。
信号を与える局部復号器とを有し、上記比紋型の出力端
に一定ビット数のＰＣＭ出力、即ちＮ（Ｎは２以上の整
数）ビットのＰＣＭ出力が得られるように構成されてい
る。
そして、非直線符号化を行う機能を付加するために、上
記局部復号器の入力側に、上記比較器により決定された
ビットを記憶するとともに該決定されたビットの１桁下
位のビットのアナログレベル相当の一一社ｉ〒→≠非直
線符号を出力する逐次近似レジスタを挿入接続するとと
もに、上記局部復号器内に、上記逐次近似レジスタから
の上記非直線符号に対応した直線符号をアナログ化して
上記基準信号として出力するデジタル−アナログ変換器
（以下、Ｄ−Ａ変換器という）を設ける。
記局部復号器の入力側に、上記比較器により決定された
ビットを記憶するとともに該決定されたビットの１桁下
位のビットのアナログレベル相当の一一社ｉ〒→≠非直
線符号を出力する逐次近似レジスタを挿入接続するとと
もに、上記局部復号器内に、上記逐次近似レジスタから
の上記非直線符号に対応した直線符号をアナログ化して
上記基準信号として出力するデジタル−アナログ変換器
（以下、Ｄ−Ａ変換器という）を設ける。
このような非直線符号化用帰還形符号化装置においては
、従来、８ビツトのＰＣＭ出力を得る場合。
、従来、８ビツトのＰＣＭ出力を得る場合。
（即ち上記Ｎが８の場合、）上記局部復号器内の上記Ｄ
−Ａ変換器として１１ピツ）Ｄ−Ａ変換器が用いられて
いた。この１１ピツ） Ｄ −Ａ変換器は、出力信号に
要求される精度が１２ビツトの高精度となるので、特別
あつらえのものが必要となり、その結果、装置全体が冒
価となってしまう欠点があった。
−Ａ変換器として１１ピツ）Ｄ−Ａ変換器が用いられて
いた。この１１ピツ） Ｄ −Ａ変換器は、出力信号に
要求される精度が１２ビツトの高精度となるので、特別
あつらえのものが必要となり、その結果、装置全体が冒
価となってしまう欠点があった。
本発明の目的は、上記欠点を除去した非直線符号化用帰
還形符号化装置を提供することにある。
還形符号化装置を提供することにある。
本発明によれば、上記デジタル−アナログ変換器は、互
の出力信号の和が所定の上記基準信号となるような出力
信号をそれぞれ出力する２個の上記Ｎビットのデジタル
−アナログ変換器を含み。
の出力信号の和が所定の上記基準信号となるような出力
信号をそれぞれ出力する２個の上記Ｎビットのデジタル
−アナログ変換器を含み。
かつ該２個のＮビットデジタル−アナログ変換器の出力
信号を互に加算した信号を上記基準信号として出力する
ように構成されたことを特徴とする非直線符号化用帰還
形符号化装置が得られる。
信号を互に加算した信号を上記基準信号として出力する
ように構成されたことを特徴とする非直線符号化用帰還
形符号化装置が得られる。
本発明に従えば、上記局部復号器内の上記デジタル−ア
ナログ変換器を、極くありふれた安価なＮビット（例え
ば８ビツト）のデジタル−アナログ変換器を２個用いて
構成でき、装置全体を安価に得ることができる効果があ
る。
ナログ変換器を、極くありふれた安価なＮビット（例え
ば８ビツト）のデジタル−アナログ変換器を２個用いて
構成でき、装置全体を安価に得ることができる効果があ
る。
１：
次に本発明の実施例について図面を参照して説明する。
第１図を参照すると１本発明の一実施例にょる非直線符
号化用帰還形符号化装置が示されている。
号化用帰還形符号化装置が示されている。
第１図において、ＩＮはＰＡＭ信号入力端である。
１３及び１４を含む部分は、 ＰＡＭ信号を受けて。
基準信号Ｅを基に所定の演算を行う演算増幅器である。
１１は該演算増幅器の出力信号を基に各ビットを決定す
る比較器である。ＯＵＴは８ビットＰＣＭ出力端である
。１６は、比較器１１により決定されたビットを記憶す
るとともに、該決定されたビットの１桁下位のビットの
アナログレベル相当のｉ鯰〒→非直線符号を出力する逐
次近似レジスタである。４００は、逐次近似レジスタ１
６からの８ビット非直線符号を受けて、上記演算増幅器
（１３及び１４を含む部分）に基準信号Ｅを与える局部
復号器である。１５は上記演算増幅器（１３及び１４を
含む部分）を制御するスイッチである。
る比較器である。ＯＵＴは８ビットＰＣＭ出力端である
。１６は、比較器１１により決定されたビットを記憶す
るとともに、該決定されたビットの１桁下位のビットの
アナログレベル相当のｉ鯰〒→非直線符号を出力する逐
次近似レジスタである。４００は、逐次近似レジスタ１
６からの８ビット非直線符号を受けて、上記演算増幅器
（１３及び１４を含む部分）に基準信号Ｅを与える局部
復号器である。１５は上記演算増幅器（１３及び１４を
含む部分）を制御するスイッチである。
１７及び１８は、互の出力信号の和が所定の上記基準信
号Ｅと々るようなアナログ出力信号をそれぞれ出力する
８ビツトのＤ−Ａ変換器である。該８ピツ）Ｄ−Ａ変換
器１７及び１８はそれぞれ１チツプ集積回路からなる。
号Ｅと々るようなアナログ出力信号をそれぞれ出力する
８ビツトのＤ−Ａ変換器である。該８ピツ）Ｄ−Ａ変換
器１７及び１８はそれぞれ１チツプ集積回路からなる。
１９は、逐次近似レジスタ１６からの８ビット非直線符
号を、８ビツトＤ −、Ａ変換器１７及び１８に与える
べき８ビツト非直線符号１９１及び１９２に変換する変
換器である。１２は排他的論理和ゲートである。
号を、８ビツトＤ −、Ａ変換器１７及び１８に与える
べき８ビツト非直線符号１９１及び１９２に変換する変
換器である。１２は排他的論理和ゲートである。
第２図は比較器１１によって決定された第１ビツト（最
上位ビット）〜第８ビット（最下位ビット）が逐次近似
レジスタ１６に記憶されたときの逐次近似レジスタ１６
の第１ビツト出力１０〜第８ビツト出力８０を示したタ
イムチャートである。
上位ビット）〜第８ビット（最下位ビット）が逐次近似
レジスタ１６に記憶されたときの逐次近似レジスタ１６
の第１ビツト出力１０〜第８ビツト出力８０を示したタ
イムチャートである。
図において、Ｂｌ〜Ｂ８は対応ビットが０及び１のいず
れかに決定されたことを示し、１．−１８は逐次近似レ
ジスタ１６に与えられるデジット（桁） ノｅルスＤ、
−Ｄ８に対応する。
れかに決定されたことを示し、１．−１８は逐次近似レ
ジスタ１６に与えられるデジット（桁） ノｅルスＤ、
−Ｄ８に対応する。
以下、第２図をも参照しながら、第１図の動作を説明す
る。
る。
第１ビツトの符号化時は逐次近似レジスタ（ＳＡＲ）１
６の出力１０〜８０が時間１．にてり七ットされること
によシ、それらの出力が局部復号器４００に与えられ、
比較器１１の入力電流ｒ、及びＩ２はゼロとなる。１１
及□びＩ２がゼロの時間１．後に入力端ＩＮのＰＡＭ信
号の極性が比較器１１にて決定され、決定された第１ビ
ツトが出力端ＯＵＴに出力される。この際１人力ＰＡＭ
信号が正極性のとき、スイッチ１５はトランジスタ１３
をオンにしトランジスタ１４をカットオフとする。逆に
入力ＰＡＭ信号が負極性のとき、スイッチ１５はトラン
ジスタ１３を力、トオフにしトランジスタ１４をオンと
する。決定された第１ピツ）Ｂｌは逐次近似レジスタ１
６に記憶される。この状態が第２図のＢ１の立上り時点
である。そして、逐次近似レジスタ１６から第２ビツト
アナログレベル相当のデジタル信号２０が時間ｔ２にお
いて出力される。
６の出力１０〜８０が時間１．にてり七ットされること
によシ、それらの出力が局部復号器４００に与えられ、
比較器１１の入力電流ｒ、及びＩ２はゼロとなる。１１
及□びＩ２がゼロの時間１．後に入力端ＩＮのＰＡＭ信
号の極性が比較器１１にて決定され、決定された第１ビ
ツトが出力端ＯＵＴに出力される。この際１人力ＰＡＭ
信号が正極性のとき、スイッチ１５はトランジスタ１３
をオンにしトランジスタ１４をカットオフとする。逆に
入力ＰＡＭ信号が負極性のとき、スイッチ１５はトラン
ジスタ１３を力、トオフにしトランジスタ１４をオンと
する。決定された第１ピツ）Ｂｌは逐次近似レジスタ１
６に記憶される。この状態が第２図のＢ１の立上り時点
である。そして、逐次近似レジスタ１６から第２ビツト
アナログレベル相当のデジタル信号２０が時間ｔ２にお
いて出力される。
すると１局部後号器４００の８ビ、 トＤ−Ａ変換器１
７及び１８より電流ｌ３ｔＩ４が発生し、第１ビツトが
正極性のときはＩ、＝Ｉ３ ＋１４がト比紋型１１によ
り、第１ビツトが正極性のときは入力ＰＡＭ信号と１１
とが比較され、第１ビツトが負極性のときは入力ＰＡＭ
信号と工２とが比較され。
７及び１８より電流ｌ３ｔＩ４が発生し、第１ビツトが
正極性のときはＩ、＝Ｉ３ ＋１４がト比紋型１１によ
り、第１ビツトが正極性のときは入力ＰＡＭ信号と１１
とが比較され、第１ビツトが負極性のときは入力ＰＡＭ
信号と工２とが比較され。
第２ビツトが決定され、決定された第２ビツトが出力端
ＯＵＴに出力される。そして、決定された第２ピツ）Ｂ
２は逐次近似レジスタ１６）に記憶される０この状態が
第２図のＢ２の立上り時点である。次に１時間ｔ３にて
第３ビツトアナログレベル相当のデジタル信号３０が逐
次近似レジスタ１６から出力される。このとき、第２ビ
ツトＢ２と第３ビツトとを組合せたアナログ信号（Ｉ３
＋Ｉ４）が発生し、入力ＰＡＭ信号と（Ｉ３＋Ｉ４）
とが時間ｔ３後にて比較器１１により比較され、第３ビ
ツトが決定され、決定された第３ビツトが出力端ＯＵＴ
に出力される。そして決定された第３ビツトＢ３は逐次
近似レジスタ１６に記憶される。この状態が第２図のＢ
３の立上り時点である。次に時間ｔ４にて第４ビツトア
ナログレベル相当のデジタル信号４０が逐次近似レジス
タ１６から出力される。このとき、第２ビットＢ２．第
３ビットＢ３．第４ビツトとを組合せだアナログ信号（
Ｉ、十Ｉ４）が発生し、入力ＰＡＭ信号と（Ｉ３＋Ｉ４
）とが時間ｔ４後にて比較器１１によシ比較され。
ＯＵＴに出力される。そして、決定された第２ピツ）Ｂ
２は逐次近似レジスタ１６）に記憶される０この状態が
第２図のＢ２の立上り時点である。次に１時間ｔ３にて
第３ビツトアナログレベル相当のデジタル信号３０が逐
次近似レジスタ１６から出力される。このとき、第２ビ
ツトＢ２と第３ビツトとを組合せたアナログ信号（Ｉ３
＋Ｉ４）が発生し、入力ＰＡＭ信号と（Ｉ３＋Ｉ４）
とが時間ｔ３後にて比較器１１により比較され、第３ビ
ツトが決定され、決定された第３ビツトが出力端ＯＵＴ
に出力される。そして決定された第３ビツトＢ３は逐次
近似レジスタ１６に記憶される。この状態が第２図のＢ
３の立上り時点である。次に時間ｔ４にて第４ビツトア
ナログレベル相当のデジタル信号４０が逐次近似レジス
タ１６から出力される。このとき、第２ビットＢ２．第
３ビットＢ３．第４ビツトとを組合せだアナログ信号（
Ｉ、十Ｉ４）が発生し、入力ＰＡＭ信号と（Ｉ３＋Ｉ４
）とが時間ｔ４後にて比較器１１によシ比較され。
第４ビツトが決定され、決定された第４ビツトが出力端
ＯＵＴに出力される。そして、決定された第４ピツ）Ｂ
４は逐次近似レジスタ１６に記憶される。この状態が第
２図の８４の立上り時点である。
ＯＵＴに出力される。そして、決定された第４ピツ）Ｂ
４は逐次近似レジスタ１６に記憶される。この状態が第
２図の８４の立上り時点である。
以下、同様にして第５ビツトから第８ビツトがＢ５から
Ｂ８として順次決定される。このようにして比較器１１
の２人力間の差がゼロに収束するように第１ビツトから
第８ビツトが順次決定され、出力端ＯＵＴに出力される
。
Ｂ８として順次決定される。このようにして比較器１１
の２人力間の差がゼロに収束するように第１ビツトから
第８ビツトが順次決定され、出力端ＯＵＴに出力される
。
第３図（ｄ）及び（、）に、第１図の８ビットＤ−Ａ変
換器１７及び１８の非直線８ビツトデジタル信号人力１
９１及び１９２を示す。第３図において。
換器１７及び１８の非直線８ビツトデジタル信号人力１
９１及び１９２を示す。第３図において。
（、）は非直線８ビツトデジタル信号、（ｂ）は対応す
るアナログ信号レベル、（Ｃ）は対応する直線１２ビッ
トデジタル信号を示す。また、（Ｉ）は量子化ステップ
サイズ１の場合、 （ＴＩ）は２の場合、ａ［）は４の
場合。
るアナログ信号レベル、（Ｃ）は対応する直線１２ビッ
トデジタル信号を示す。また、（Ｉ）は量子化ステップ
サイズ１の場合、 （ＴＩ）は２の場合、ａ［）は４の
場合。
（ＩＶ）は８の場合、（■）は１６の場合、（■）は３
２の場合、（■）は６４の場合を示す。
２の場合、（■）は６４の場合を示す。
第４図（Ｃ）及び（ｄ）に、第１図の８ビットＤ−Ａ変
換器１７及び１８のアナログ出力信号レベルを示し、第
４図（ｅ）に８ピツ）Ｄ−Ａ変換器１７及び１８の互の
アナログ出力信号レベルの和を示す。
換器１７及び１８のアナログ出力信号レベルを示し、第
４図（ｅ）に８ピツ）Ｄ−Ａ変換器１７及び１８の互の
アナログ出力信号レベルの和を示す。
第４図において、（ａ）はアナログ入力レベル、（ｂ）
は量子化ステップサイズを示す。また、（１）〜、（■
）は第３図と同様のものを示す。
は量子化ステップサイズを示す。また、（１）〜、（■
）は第３図と同様のものを示す。
第１図は本発明の一実施例を示す回路図、第２図は決定
されたビットが逐次近似レジスタ１６に記憶されたとき
の逐次近似レジスタ１６の出力１０〜８０を示したタイ
ムチャート、第３図及び第４図は８ピツ）Ｄ−Ａ変換器
１７及び１８の入力及び出力を示した図である。 ＩＮ・・ＰＡＭ信号入力端、Ｅ・・・基準信号、１３及
び１４を含む部分・・演算増幅器、１１・・・比較器。 ４００・・・局部復号器、 ＯＵＴ・・ＰＣＭ出力端、
１６・・・逐次近似レジスタ、１７及び１８・・・８ビ
、トデジタルーアナログ変換器、１９・・・変換器、１
５・・・スイッチ、１２・・・排他的論理和ゲート。
されたビットが逐次近似レジスタ１６に記憶されたとき
の逐次近似レジスタ１６の出力１０〜８０を示したタイ
ムチャート、第３図及び第４図は８ピツ）Ｄ−Ａ変換器
１７及び１８の入力及び出力を示した図である。 ＩＮ・・ＰＡＭ信号入力端、Ｅ・・・基準信号、１３及
び１４を含む部分・・演算増幅器、１１・・・比較器。 ４００・・・局部復号器、 ＯＵＴ・・ＰＣＭ出力端、
１６・・・逐次近似レジスタ、１７及び１８・・・８ビ
、トデジタルーアナログ変換器、１９・・・変換器、１
５・・・スイッチ、１２・・・排他的論理和ゲート。
Claims (1)
- 【特許請求の範囲】 １、 ＰＡＭ信号を受けて基準信号を基に所定の演算
を行う演算増幅器と、該演算増幅器の出力信号を基に各
ビットを決定する比較器と、該比較器の出力信号を受け
て上記演算増幅器に上記基準信号を与える局部復号器と
を有し、上記比較器の出力端に一定ビット数のＰＣＭ出
力、即ちＮ（Ｎは２以上の整数）ビットのＰＣＭ出力が
得られるようにした帰還形符号化装置であって、上記局
部復号器の入力側に、上記比較器によシ決定されたビッ
トを記憶するとともに該決定されたビットの１桁下位の
ビットのアナログレベル相当の − 非直線符号を出力する逐次近似レジスタを挿入接続する
とともに、上記局部復号器内に、上記逐次近似レジスタ
からの上記非直線符号に対応した直線符号をアナログ化
して上記基準信号として出力するデジタル−アナログ変
換器を設けて、非直線符号化を行う機能を付加した上記
帰還形符号化装置において、上記デジタル−アナログ変
換器は。 互の出力信号の和が所定の上記基準信号となるような出
力信号をそれぞれ出力する２個の上記Ｎビットのデジタ
ル−アナログ変換器を含み、かつ該２個のＮビットデジ
タル−アナログ変換器の出力信号を互に加算した信号を
上記基準信号として出力するように構成されたことを特
徴とする非直線符号化用帰還形符号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16220681A JPS5863228A (ja) | 1981-10-12 | 1981-10-12 | 非直線符号化用帰還形符号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16220681A JPS5863228A (ja) | 1981-10-12 | 1981-10-12 | 非直線符号化用帰還形符号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5863228A true JPS5863228A (ja) | 1983-04-15 |
| JPS6255732B2 JPS6255732B2 (ja) | 1987-11-20 |
Family
ID=15749984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16220681A Granted JPS5863228A (ja) | 1981-10-12 | 1981-10-12 | 非直線符号化用帰還形符号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5863228A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54116167A (en) * | 1977-03-28 | 1979-09-10 | Furuno Electric Co | Signal detector |
-
1981
- 1981-10-12 JP JP16220681A patent/JPS5863228A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54116167A (en) * | 1977-03-28 | 1979-09-10 | Furuno Electric Co | Signal detector |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6255732B2 (ja) | 1987-11-20 |
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