JPS616928A - 符号器 - Google Patents
符号器Info
- Publication number
- JPS616928A JPS616928A JP12778684A JP12778684A JPS616928A JP S616928 A JPS616928 A JP S616928A JP 12778684 A JP12778684 A JP 12778684A JP 12778684 A JP12778684 A JP 12778684A JP S616928 A JPS616928 A JP S616928A
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- bit
- circuit
- output
- bits
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- Granted
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 230000010354 integration Effects 0.000 abstract description 5
- 239000003990 capacitor Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はオフセット補償回路を有する符号器に関する。
従来の符号器はオフセット補償回路を備えておシーこの
オフセット補償回路としては、研究実用化報告第３０巻
第７号（１９８１）の第１６９３頁−第１６９８頁に所
載の岩田、菊池等の論文［単一チャネルＰＣＭ Ｃ０Ｄ
ＥＣＬ８Ｉｊ に提案されているようなサインビット
積分方式が、一般に採用されている。このサインビット
ｍ分方式のオフセット補償回路は、アナログ入力信号が
正信号と負信号とが同量であることに基づいて、サイン
ビットにより一定の値の積分量を加減し、得られた電圧
を負帰還して符号化器内の直流オフセット電圧を補償す
るよう動作する。
オフセット補償回路としては、研究実用化報告第３０巻
第７号（１９８１）の第１６９３頁−第１６９８頁に所
載の岩田、菊池等の論文［単一チャネルＰＣＭ Ｃ０Ｄ
ＥＣＬ８Ｉｊ に提案されているようなサインビット
積分方式が、一般に採用されている。このサインビット
ｍ分方式のオフセット補償回路は、アナログ入力信号が
正信号と負信号とが同量であることに基づいて、サイン
ビットにより一定の値の積分量を加減し、得られた電圧
を負帰還して符号化器内の直流オフセット電圧を補償す
るよう動作する。
第１図はｍ１ｄ−ｒｉｓｅｒ符号化であるＡ符号化則音
用いた符号器の入出力特性を示し、図から明らかなよう
に、零点等の境界点で２値となり不安定となる。従来の
サインビット積分方式のオフセット補償回路では、符号
器の動作点全零点とするため、入力信号に雑音が重畳し
ていると実際の入力信号が零であっても雑音により出力
信号は（１０００ｏｏｏｏ）と（００’０ＯＯＯ００）
との２つの値全とることになる。このため、この符号器
會デイジタル雷話システム等に用いたとき、無通話時雑
音が大きくなるという欠点がある。
用いた符号器の入出力特性を示し、図から明らかなよう
に、零点等の境界点で２値となり不安定となる。従来の
サインビット積分方式のオフセット補償回路では、符号
器の動作点全零点とするため、入力信号に雑音が重畳し
ていると実際の入力信号が零であっても雑音により出力
信号は（１０００ｏｏｏｏ）と（００’０ＯＯＯ００）
との２つの値全とることになる。このため、この符号器
會デイジタル雷話システム等に用いたとき、無通話時雑
音が大きくなるという欠点がある。
本発明の目的は上述の欠点全除去し、た符号器全提供す
ることにある。
ることにある。
本発明の符号器は、標本化されたアナログ入力信号の各
標本値をそれぞれｍ（２以上の整数）ビットのデジタル
信号に変換する符号化手段と、該ｍビットのデジタル信
号の下位側の（ｍ−１）ビットの内容に基づいて該ｍビ
ットのデジタル信号の最上位ビット全直接出力するかま
たは論理レベルを反転して出力する制御信号生成手段と
、該生成手段からの制御信号全積分して得られる電圧全
前記符号化手段に負帰還するオフセット補償手段とを備
え、前記ｍビットのデジタル信号のうちの上位側ｎ（ｍ
未涜の正整数）ビット全前記標本値に対する符号化出力
とする。
標本値をそれぞれｍ（２以上の整数）ビットのデジタル
信号に変換する符号化手段と、該ｍビットのデジタル信
号の下位側の（ｍ−１）ビットの内容に基づいて該ｍビ
ットのデジタル信号の最上位ビット全直接出力するかま
たは論理レベルを反転して出力する制御信号生成手段と
、該生成手段からの制御信号全積分して得られる電圧全
前記符号化手段に負帰還するオフセット補償手段とを備
え、前記ｍビットのデジタル信号のうちの上位側ｎ（ｍ
未涜の正整数）ビット全前記標本値に対する符号化出力
とする。
次に本発明について図ＷＩを参照して詳細に説明する。
第２図を参照すると、本発明の一実施例は、比較器（以
下コンパレータと称す）１とコンパレータ１の非反転入
力端子に接続されたコンデンサおよび抵抗の配列回路２
とからなる遂次比較形符号回路３と、符号回路３の出力
全１ビツトずつ順次取す込む９ビツトのシフトレジスタ
テチヲヲ４． 、！：、符号化回路３での９ビツトの符
号化を制御する制御回路５と、シフトレジスタ４から出
力される第２．３および４ビツト目と第９ビツト（最下
位ビ（最上位ビットすなわちサインビット）目と論理和
ゲートからの出力が入力された論理積ゲート７−２とか
らなる制御信号生成回路７と、生成回路７の出力により
１１作するサインビット積分方式のオフセット補償回路
６とから構成され１．第１ビツト目〜第８ビツト目ケ符
号化出力とする。
下コンパレータと称す）１とコンパレータ１の非反転入
力端子に接続されたコンデンサおよび抵抗の配列回路２
とからなる遂次比較形符号回路３と、符号回路３の出力
全１ビツトずつ順次取す込む９ビツトのシフトレジスタ
テチヲヲ４． 、！：、符号化回路３での９ビツトの符
号化を制御する制御回路５と、シフトレジスタ４から出
力される第２．３および４ビツト目と第９ビツト（最下
位ビ（最上位ビットすなわちサインビット）目と論理和
ゲートからの出力が入力された論理積ゲート７−２とか
らなる制御信号生成回路７と、生成回路７の出力により
１１作するサインビット積分方式のオフセット補償回路
６とから構成され１．第１ビツト目〜第８ビツト目ケ符
号化出力とする。
本実施例では、第１ビット目−第８ビツト目の符号化は
折線圧伸特性を有するＡ符号化則を採用しておシ、第１
ビツト目のサインピントと第２゜３および４ビツト目の
セグメントビットとこのセグメント内全線形に符号化し
た第５〜８ビツトのステップビットとからなっている。
折線圧伸特性を有するＡ符号化則を採用しておシ、第１
ビツト目のサインピントと第２゜３および４ビツト目の
セグメントビットとこのセグメント内全線形に符号化し
た第５〜８ビツトのステップビットとからなっている。
また、第９ビツト目の符号化はそのときの入力信号によ
って決ったセグメントのステップ電圧の１／２との比較
のみが行われる。
って決ったセグメントのステップ電圧の１／２との比較
のみが行われる。
第４図はアナログ入力信号と第１〜第９ビツト目の論理
レベルと回路７から出力される制御信号Ｘとの関係を示
す。図から明らかなように、制御信号Ｘは第１ビツト目
に対して正側に１／２ Ｌ８Ｂ （ｌｅａｓｔ ５１ｇ
ｎ１ｆｃａｎｔ ｌ：＋ｉミリシフトた値となる０この
結果、雑音が１／２Ｌ Ｓ Ｂよシも太きくないときは
、符号器出力は（１０００００００）の値のみとなり、
前述した無通話時雑音は小さくなる。”なお、本実施例
では、８ビツトの符号化出力全得る場合について述べた
がｎ（正整数）ビットの符号化出力′ｔ−得る場合にも
本発明全適用できる。
レベルと回路７から出力される制御信号Ｘとの関係を示
す。図から明らかなように、制御信号Ｘは第１ビツト目
に対して正側に１／２ Ｌ８Ｂ （ｌｅａｓｔ ５１ｇ
ｎ１ｆｃａｎｔ ｌ：＋ｉミリシフトた値となる０この
結果、雑音が１／２Ｌ Ｓ Ｂよシも太きくないときは
、符号器出力は（１０００００００）の値のみとなり、
前述した無通話時雑音は小さくなる。”なお、本実施例
では、８ビツトの符号化出力全得る場合について述べた
がｎ（正整数）ビットの符号化出力′ｔ−得る場合にも
本発明全適用できる。
ｉた、本実施例では、８ビツトの符号化出力の最下位ビ
ット（Ｌ ８ Ｂ ） ’（１／２ Ｌ Ｓ Ｂシフト
させるために、１ビット余分に符号化を行なう場合につ
いて述べたが、２ビツト以上余分に符号化全行ない符号
化出力のＬ ｂ Ｂ ’ｊ７ Ｖａ （ａは３以上の整
数）Ｌ８Ｂシフトさせることもできる。
ット（Ｌ ８ Ｂ ） ’（１／２ Ｌ Ｓ Ｂシフト
させるために、１ビット余分に符号化を行なう場合につ
いて述べたが、２ビツト以上余分に符号化全行ない符号
化出力のＬ ｂ Ｂ ’ｊ７ Ｖａ （ａは３以上の整
数）Ｌ８Ｂシフトさせることもできる。
以上、本発明には−Ａ符号化則等のｍ１ｄ−ｒｉｓｅｒ
符号化器において微少入力信号入力時の雑音による出力
の不安定性全除去できるという効果がある。
符号化器において微少入力信号入力時の雑音による出力
の不安定性全除去できるという効果がある。
第１図にＡ符号化則音用いた符号器の入出力特性を示す
図、第２図は本発明の一実施例を示すブロック図、第３
図は本発明の一実施例に用いる制御信号生成回路の詳細
を示す回路図および第４図は本発明の一実施例の各信号
の関係を示す図である。 図において、１ ・コンパレータ、２・・配列回路、３
・・・符号回路、４・・シフトレジスタ、５・・・制御
回路、６・・・オフセット補償回路、７・・・制御信号
生成回路、７−１・・論理和ゲート、７−２・・論理積
ゲート。 代理人 弁理士 内 原 １ ′−゛５ＡＦＪ’
） 篤８図
図、第２図は本発明の一実施例を示すブロック図、第３
図は本発明の一実施例に用いる制御信号生成回路の詳細
を示す回路図および第４図は本発明の一実施例の各信号
の関係を示す図である。 図において、１ ・コンパレータ、２・・配列回路、３
・・・符号回路、４・・シフトレジスタ、５・・・制御
回路、６・・・オフセット補償回路、７・・・制御信号
生成回路、７−１・・論理和ゲート、７−２・・論理積
ゲート。 代理人 弁理士 内 原 １ ′−゛５ＡＦＪ’
） 篤８図
Claims (2)
- （１）標本化されたアナログ入力信号の各標本値をそれ
ぞれｍ（２以上の整数）ビットのデジタル信号に変換す
る符号化手段と、該ｍビットのデジタル信号の下位側の
（ｍ−１）ビットの内容に基づいて該ｍビットのデジタ
ル信号の最上位ビットを直接出力するかまたは論理レベ
ルを反転して出力する制御信号生成手段と、該生成手段
から出力される制御信号を積分して得られる電圧を前記
符号化手段に負帰還するオフセット補償手段とを備え、
前記ｍビットのデジタル信号のクちの上位側ｎ（ｍ未満
の正整数）ビットを前記標本値に対する符号化出力とす
ることを特徴とする符号器。 - （２）前記ｍビットのデイジタル信号の上位側ｎビット
に対する符号化法則と下位側（ｍ−ｎ）ビットに対する
符号化法則とが異なることを特徴とする符号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12778684A JPH0237137B2 (ja) | 1984-06-21 | 1984-06-21 | Fugoki |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12778684A JPH0237137B2 (ja) | 1984-06-21 | 1984-06-21 | Fugoki |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS616928A true JPS616928A (ja) | 1986-01-13 |
| JPH0237137B2 JPH0237137B2 (ja) | 1990-08-22 |
Family
ID=14968643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12778684A Expired - Lifetime JPH0237137B2 (ja) | 1984-06-21 | 1984-06-21 | Fugoki |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0237137B2 (ja) |
-
1984
- 1984-06-21 JP JP12778684A patent/JPH0237137B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0237137B2 (ja) | 1990-08-22 |
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