JPS5864577A - ディジタル画像シフト回路 - Google Patents
ディジタル画像シフト回路Info
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- JPS5864577A JPS5864577A JP56163585A JP16358581A JPS5864577A JP S5864577 A JPS5864577 A JP S5864577A JP 56163585 A JP56163585 A JP 56163585A JP 16358581 A JP16358581 A JP 16358581A JP S5864577 A JPS5864577 A JP S5864577A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/20—Image preprocessing
- G06V10/36—Applying a local operator, i.e. means to operate on image points situated in the vicinity of a given point; Non-linear local filtering operations, e.g. median filtering
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- Physics & Mathematics (AREA)
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- Image Processing (AREA)
- Image Generation (AREA)
- Closed-Circuit Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＴＶカメラ等から得られる画像を処理して、
そこに映っている対象の種類や位置などの質的性状を認
識するような画像処理装置に使用されるディジタル画像
シフト回路に関するものである、 第１図は、ディジタル画像シフトを説明するための説明
図、第２図は、従来のディジタル画像シフト回路の一例
を示す接続図である。
そこに映っている対象の種類や位置などの質的性状を認
識するような画像処理装置に使用されるディジタル画像
シフト回路に関するものである、 第１図は、ディジタル画像シフトを説明するための説明
図、第２図は、従来のディジタル画像シフト回路の一例
を示す接続図である。
前記したような画像処理装置においては、第１図に示す
ように、画像の一部ＭＡ（これをマスクと呼び、このマ
スクの形は二こに示すように３×３要素からなる場合の
他に、画像処理の目的によって種々選定される）を設足
し、マスクＭ Ａを画像上で走査し、各画素間で演算を
することにより、新しい画像を作ることが行なわれてい
る。このような画像シフトを行うために、従来、第２図
に示すような回路手段が用いられている。この回路は、
Ａ Ｂ −Ｘの要素からなる３×３のマスクを用〜・ろ
場合のものであって、画像の横方向の画素数ｎと同じだ
けのビット数をもつｎビ、トのシフトレジスタ３Ｒ１，
８Ｒ２を必要とする。
ように、画像の一部ＭＡ（これをマスクと呼び、このマ
スクの形は二こに示すように３×３要素からなる場合の
他に、画像処理の目的によって種々選定される）を設足
し、マスクＭ Ａを画像上で走査し、各画素間で演算を
することにより、新しい画像を作ることが行なわれてい
る。このような画像シフトを行うために、従来、第２図
に示すような回路手段が用いられている。この回路は、
Ａ Ｂ −Ｘの要素からなる３×３のマスクを用〜・ろ
場合のものであって、画像の横方向の画素数ｎと同じだ
けのビット数をもつｎビ、トのシフトレジスタ３Ｒ１，
８Ｒ２を必要とする。
しかしながら、通常シフトレジスタのビット数は２の累
乗であって、横方向の画素数が例えば６４以上と多くな
るような場合、これに応じたビット数をもつシフトレジ
スタを用意することは容易でなく、また高価如なる問題
点がある。シフトレジスタに画素数に対応したものがな
い場合、ビット数の少ないシフトレジスタを複数個並べ
て使用することとなる。
乗であって、横方向の画素数が例えば６４以上と多くな
るような場合、これに応じたビット数をもつシフトレジ
スタを用意することは容易でなく、また高価如なる問題
点がある。シフトレジスタに画素数に対応したものがな
い場合、ビット数の少ないシフトレジスタを複数個並べ
て使用することとなる。
ここにおいて、本発明は、このような問題点を解決し、
簡単な構成で画素数の多い画像を扱うことのできるディ
ンタル画像シフト回路を実現しようとするものである。
簡単な構成で画素数の多い画像を扱うことのできるディ
ンタル画像シフト回路を実現しようとするものである。
本発明に係る装置におい”〔は、安価なラソグムアクセ
スメモリ（以下ＲＡＭと略す）を用いることによって、
任意のビット数のシフトレジスタを得ろ点にひとつの特
徴がある。
スメモリ（以下ＲＡＭと略す）を用いることによって、
任意のビット数のシフトレジスタを得ろ点にひとつの特
徴がある。
口、り図、第４図はその動作波形図である。ここでＨ，
，５Ｘ３の！８！党からなるマスクの場合を想冗しであ
る。
，５Ｘ３の！８！党からなるマスクの場合を想冗しであ
る。
図において、１は第１のＩＬＡＭ、２は第２ ノＲＡＭ
こ３．４はいずれもゲート回路、５．６はバラツマ ゛
アップ、７げ出力ソフトレジスタ、８は出力シフ 。
こ３．４はいずれもゲート回路、５．６はバラツマ ゛
アップ、７げ出力ソフトレジスタ、８は出力シフ 。
べ〉
トレジメタ７からの出力（Ｆｔ号が印加される画偉処理
ロジ、り、９は全体回路を統括制御する制御ｎ路で、こ
れには例えばマイクロプロセッサが使用 ”されろ、 第１のＲＡＭ ｊと第２のＩＬＡＭ２とは、制御回路９
からｐ＋ｌ −のアｉ゛１／スが与えら矛１ており、両
者の間でデータのやりとりがでとるように結合されてい
。
ロジ、り、９は全体回路を統括制御する制御ｎ路で、こ
れには例えばマイクロプロセッサが使用 ”されろ、 第１のＲＡＭ ｊと第２のＩＬＡＭ２とは、制御回路９
からｐ＋ｌ −のアｉ゛１／スが与えら矛１ており、両
者の間でデータのやりとりがでとるように結合されてい
。
る。端子ＩＮに印加される画像信号Ｔｍは、パラ ・７
丁アンプ５を介して第１のＩｔＡＭｌに印加されてＪ・
（す、ソフト１″Ｌ第１Ｉ−Ｔ 々（１１名１１八Ｎ
譬１．２から。
丁アンプ５を介して第１のＩｔＡＭｌに印加されてＪ・
（す、ソフト１″Ｌ第１Ｉ−Ｔ 々（１１名１１八Ｎ
譬１．２から。
出力ンフトンジスタ群７に出力されるようになっている
いま、画像の１行分の走査に１秒間がかるもの（５ノ
とすれば、入力端子ＩＮには、第４図（Ｏｌに示すよつ
ＩＣ１はじめの１秒間は、ｋ行目を走査した画像（Ｗ
’Ｑが印加され、次の瞳秒間は入力されず、その次の電
秒間はに＋１１行目走査した画像信号が印加されるよう
になっている。また、第２の７７４ＡＭ ２のアドレス
φ〜ｎ−１には、ｋ行目を走査した画ｒ象信弓が印加さ
れている状ＢＶＣＪ、Ｊいて、１）１１には％ −１行
目（前回の走査）のデータが、Ｔ）１にはに一２行目（
前々回の走査）のデータが既に１４ ＃込まれているも
のとする。
ＩＣ１はじめの１秒間は、ｋ行目を走査した画像（Ｗ
’Ｑが印加され、次の瞳秒間は入力されず、その次の電
秒間はに＋１１行目走査した画像信号が印加されるよう
になっている。また、第２の７７４ＡＭ ２のアドレス
φ〜ｎ−１には、ｋ行目を走査した画ｒ象信弓が印加さ
れている状ＢＶＣＪ、Ｊいて、１）１１には％ −１行
目（前回の走査）のデータが、Ｔ）１にはに一２行目（
前々回の走査）のデータが既に１４ ＃込まれているも
のとする。
ｋ行目を定食するとき、制御回路９は、ゲートカイネー
ブル端子）をハイレベルとするとともに、ノ；２ファア
ンプ群５をイネーブルとする。これ釦よって、第１のＩ
ＬＡＭ １は、出力ディスエーブルとｔｃす、入力状態
になる。一方、ゲート回路４のひとつの入力線ＩＤ Ｖ
Ｂ Ｎを第４図（１０ンこ示すようにハイレベルとす
ることにより、第２のＩＬＡＭ２の０ＥＩ４１子をロー
レベルとするとともに、バ、ファアンブ群（４） ６をディスエーブルとし、第２のｉｕＭ２を出力状態と
する− このような状１０７５（・て、各ＩｔＡＭｊ、２の７ド
レス端子釦、第４図（ｆｌに示すようにφ〜ｎ−＋と順
次アドレス信号を与えるとともに、第４図←４に示すよ
うにライトパルス（書と込み信号）をゲート回路５．４
に与えると、第１のＴｔＡＭｉのＤＱＫは、アドレスφ
〜ｎ−１に入力ＴＮ Ｋ印加されているに行目のデータ
がバッファアップを介して順次ｔ＋ｅ込まれる。また、
ＩｔＡＭｌのＤｌには、バッファアップ５を介してＩＬ
ＡＭ２のＴ）ｏからの出力データが書き込まれる。ここ
で、ＲＡＭ ２のｎｏには、既圧前回走査時に得られた
１（−１行目のデータが得き込まれているので、このに
−１行目のデータがＲＡＭＩのＴ）＋ Ｋ書き込まれろ
こととなる。同様にＲＡ、Ｍ ｊの幻には、バッファア
ンプ５を介１−てＲＡＭ ２のＤｌがらの出力データ、
即ち、ｋ−２行目のデータが書き込まれる。したがって
、このときは、出力シフトレジスタフには、１１１にに
行目、ｋ−１行目、ｋ−４行目の各データが入力され、
これが画像処理ロン、り８に出力される。
ブル端子）をハイレベルとするとともに、ノ；２ファア
ンプ群５をイネーブルとする。これ釦よって、第１のＩ
ＬＡＭ １は、出力ディスエーブルとｔｃす、入力状態
になる。一方、ゲート回路４のひとつの入力線ＩＤ Ｖ
Ｂ Ｎを第４図（１０ンこ示すようにハイレベルとす
ることにより、第２のＩＬＡＭ２の０ＥＩ４１子をロー
レベルとするとともに、バ、ファアンブ群（４） ６をディスエーブルとし、第２のｉｕＭ２を出力状態と
する− このような状１０７５（・て、各ＩｔＡＭｊ、２の７ド
レス端子釦、第４図（ｆｌに示すようにφ〜ｎ−＋と順
次アドレス信号を与えるとともに、第４図←４に示すよ
うにライトパルス（書と込み信号）をゲート回路５．４
に与えると、第１のＴｔＡＭｉのＤＱＫは、アドレスφ
〜ｎ−１に入力ＴＮ Ｋ印加されているに行目のデータ
がバッファアップを介して順次ｔ＋ｅ込まれる。また、
ＩｔＡＭｌのＤｌには、バッファアップ５を介してＩＬ
ＡＭ２のＴ）ｏからの出力データが書き込まれる。ここ
で、ＲＡＭ ２のｎｏには、既圧前回走査時に得られた
１（−１行目のデータが得き込まれているので、このに
−１行目のデータがＲＡＭＩのＴ）＋ Ｋ書き込まれろ
こととなる。同様にＲＡ、Ｍ ｊの幻には、バッファア
ンプ５を介１−てＲＡＭ ２のＤｌがらの出力データ、
即ち、ｋ−２行目のデータが書き込まれる。したがって
、このときは、出力シフトレジスタフには、１１１にに
行目、ｋ−１行目、ｋ−４行目の各データが入力され、
これが画像処理ロン、り８に出力される。
次の１秒間（画像信号Ｉｍが入力されていない期間）で
は、制御回路９は、ＯＤＤ線をハイレベル、ＥＶＥＮ線
をローレベルとすることによって、第１のＲＡＭ １を
出力状態とし、第２のＲＡＭ ２を入力状態とさせる。
は、制御回路９は、ＯＤＤ線をハイレベル、ＥＶＥＮ線
をローレベルとすることによって、第１のＲＡＭ １を
出力状態とし、第２のＲＡＭ ２を入力状態とさせる。
このような状態において、アドレス４ｉ号がφ〜ｎ−ｊ
と順次変化すると、第１の几ＡＭ１のＤＱからは、ｋ行
目のデータが、出力シフトレジスタＺ側に出力されろと
ともに、バッフ了アンプ６を介して第２のｌ’ｔＡＭ
２のＴ）Ｑ ［書き込まれる。また、同様にＲＡＭ ｉ
のＤｌから、ｋ−＋行目のデータが、出力シフトレジス
タＺ側に出力されるとともに、ＵＬＡＭ２のＤｌへ書き
込まれろ。なお、Ｒ，ＡＭｌのＤ２からは、ｋ−２行目
のデータが出力シフトレジスタ７側に出力される。した
が〜て、この状態では、出力シフトレジスタ７には、を
秒前と同様に、順にに行目、ｌ（−１行目、ｋ−２行目
の各データが入力される。
と順次変化すると、第１の几ＡＭ１のＤＱからは、ｋ行
目のデータが、出力シフトレジスタＺ側に出力されろと
ともに、バッフ了アンプ６を介して第２のｌ’ｔＡＭ
２のＴ）Ｑ ［書き込まれる。また、同様にＲＡＭ ｉ
のＤｌから、ｋ−＋行目のデータが、出力シフトレジス
タＺ側に出力されるとともに、ＵＬＡＭ２のＤｌへ書き
込まれろ。なお、Ｒ，ＡＭｌのＤ２からは、ｋ−２行目
のデータが出力シフトレジスタ７側に出力される。した
が〜て、この状態では、出力シフトレジスタ７には、を
秒前と同様に、順にに行目、ｌ（−１行目、ｋ−２行目
の各データが入力される。
以下、同じようにして２個のＲＡＭ １．２間でデ（７
） 一夕のやり取りを行うことによって、出力シフトレジス
タ７から、順次画像シフトされたデータを得ることがで
きる。
） 一夕のやり取りを行うことによって、出力シフトレジス
タ７から、順次画像シフトされたデータを得ることがで
きる。
第１表は、以上の動作において、ＲＡＭ１．２間のデー
タのやり取りを示したものである。
タのやり取りを示したものである。
第１表
このように構成される装置によれば、アドレスの最大値
ｎ−１は、ＲλＭ１．２のワード数に応じて任意に決め
ることができるので、容易にビット数の多いシフトレジ
スタと同様の機能をさせることができる。例えば、８ビ
ツトＸ ２０４８ワードのＲＡＭでは、最大２０４８ビ
、トのシフトレジスタと同様の機能をもたせることが可
能である。
ｎ−１は、ＲλＭ１．２のワード数に応じて任意に決め
ることができるので、容易にビット数の多いシフトレジ
スタと同様の機能をさせることができる。例えば、８ビ
ツトＸ ２０４８ワードのＲＡＭでは、最大２０４８ビ
、トのシフトレジスタと同様の機能をもたせることが可
能である。
なお、この実施例では、マスクとして３×３要素のもの
について例示したが、このマスクの形は任意でよく、Ｒ
ＡＭのデータ入出力Ｄ３、Ｄ４・・を使用することによ
って、多くの行のシフトが行なえる。
について例示したが、このマスクの形は任意でよく、Ｒ
ＡＭのデータ入出力Ｄ３、Ｄ４・・を使用することによ
って、多くの行のシフトが行なえる。
第５図は本発明の他の実施例を示す構成ブロック図であ
る。
る。
この実施例においては、ＲＡＭ１の出力とＲＡＭ ２の
出力を交互に切換えて出力シフトレジスタ７に入力させ
るマルチプレクサ１０ヶ設けたものである。
出力を交互に切換えて出力シフトレジスタ７に入力させ
るマルチプレクサ１０ヶ設けたものである。
また、画像信号をＲＡＭ １．２のＤＩＱ入力に与え、
各ＲＡＭ １．２のＤ０１ＤＯ２を他方のＲＡ、ＭのＤ
Ｉ＋、ＤＩ２にそれぞれ接続し、各ＲＡＭ １．２のＤ
ＯＱ −ＤＯ２出力をマルチプレクサ１０によって切換
えて取り出すようにしている。
各ＲＡＭ １．２のＤ０１ＤＯ２を他方のＲＡ、ＭのＤ
Ｉ＋、ＤＩ２にそれぞれ接続し、各ＲＡＭ １．２のＤ
ＯＱ −ＤＯ２出力をマルチプレクサ１０によって切換
えて取り出すようにしている。
この装置において、Ｒ，ＡＭ２には、既に順番にｋ（８
） −１、ｋ−２、ｋ−３行目のデータが書き込まれている
とし、画像信号としてに行目のデータが入力された場合
、ＲＡＭ ｉ、２間のデータのやり取りは、第２表の通
りとなる。
） −１、ｋ−２、ｋ−３行目のデータが書き込まれている
とし、画像信号としてに行目のデータが入力された場合
、ＲＡＭ ｉ、２間のデータのやり取りは、第２表の通
りとなる。
第２表
マルチプレクサ１０は、出力状態にあるＲＡＭからの出
力データを選択し、これを出力シフトレジスタ７に送り
出す。これによって、この実施例においては、シフトさ
れた画像データをｔ秒ごとに連続的に得ることができる
。
力データを選択し、これを出力シフトレジスタ７に送り
出す。これによって、この実施例においては、シフトさ
れた画像データをｔ秒ごとに連続的に得ることができる
。
以上説明したように、本発明によれば、高価なシフトレ
ジスタを使用することなく画素数の多い１ｉｊｉ （１
１を扱うことのできるディジタル画像シフト回路が実現
で弾る。
ジスタを使用することなく画素数の多い１ｉｊｉ （１
１を扱うことのできるディジタル画像シフト回路が実現
で弾る。
第１図はディンクルジグシフトを説明するための説明図
、第２図は従来のディジグル画偉シフト回路の一例を示
す接続図、第３図は本発明に係る回路の一例を示す構成
プｐ７り図、第４＠はその動作波形図、纂５図は本発明
の他の実施例を示す構成プロ、り図である。 １．２・・・ランダムアクセスメモリ、５．４°“ゲー
ト回路、５．６・・・バッフ丁アンプ、７・・・出力シ
フトレジスタ、８・・・画像処理ρシック、９・・・制
御回路。 （１１） 第１図 第２図
、第２図は従来のディジグル画偉シフト回路の一例を示
す接続図、第３図は本発明に係る回路の一例を示す構成
プｐ７り図、第４＠はその動作波形図、纂５図は本発明
の他の実施例を示す構成プロ、り図である。 １．２・・・ランダムアクセスメモリ、５．４°“ゲー
ト回路、５．６・・・バッフ丁アンプ、７・・・出力シ
フトレジスタ、８・・・画像処理ρシック、９・・・制
御回路。 （１１） 第１図 第２図
Claims (2)
- （１）互に入力状態と出力状態とが交互に入れ換わりデ
ータのやり取りが交互に行なわれるように接続されると
ともに同一のアドレス信号が与えられる第１、第２のラ
ンダムアクセスメモリを具備し、これらの第１、第２の
ランダムアクセスメモリには少なくとも前回の走査時の
画像信号が書き込まれ、今回の走査時の画像信号を入力
状態にあるランダムアクセスメモリに与えたとき、この
ランダムアクセスメモリに前回の走作時の画像信号が出
力状態にあるランダムアクセスメモリから移動するよう
にし、出力状態にあるランダムアクセスメモリからシフ
トされた画像信号を得るようにしたディジタル画像シフ
ト回路。 - （２） 第１、第２のランダムアクセスメモリからの
出力信号をマルチプレクサを介して交互に選択して得る
ようにした特許請求の範囲第１項記載のディジタル画像
シフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163585A JPS5864577A (ja) | 1981-10-14 | 1981-10-14 | ディジタル画像シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163585A JPS5864577A (ja) | 1981-10-14 | 1981-10-14 | ディジタル画像シフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5864577A true JPS5864577A (ja) | 1983-04-16 |
| JPS6411991B2 JPS6411991B2 (ja) | 1989-02-28 |
Family
ID=15776704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56163585A Granted JPS5864577A (ja) | 1981-10-14 | 1981-10-14 | ディジタル画像シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864577A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60151789A (ja) * | 1984-01-19 | 1985-08-09 | Hitachi Ltd | 多機能画像処理プロセツサ |
-
1981
- 1981-10-14 JP JP56163585A patent/JPS5864577A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60151789A (ja) * | 1984-01-19 | 1985-08-09 | Hitachi Ltd | 多機能画像処理プロセツサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6411991B2 (ja) | 1989-02-28 |
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