JPH07104972A - Ｆｉｆｏ回路の制御方法および該方法実施のための制御装置 - Google Patents
Ｆｉｆｏ回路の制御方法および該方法実施のための制御装置Info
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- JPH07104972A JPH07104972A JP6199738A JP19973894A JPH07104972A JP H07104972 A JPH07104972 A JP H07104972A JP 6199738 A JP6199738 A JP 6199738A JP 19973894 A JP19973894 A JP 19973894A JP H07104972 A JPH07104972 A JP H07104972A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 高速アクセス速度と比較的に低い読出し速度
により大量のワードを記憶することのできるシフトレジ
スタからなるＦＩＦＯ形回路に対する制御方法を提供す
る。 【構成】 第１の書き込みステップでは、各ワードを前
記２つのクロック信号の関数として２つの連続する段に
書き込み、当該第１の書き込みステップをｍ／２ワード
が書き込まれたときに終了し、第２の書き込みステップ
では、ｍ番目の段への書き込みは連続的に第１の段まで
ディスエーブルされ、各クロック信号に基づいて第１の
書き込みステップと同じようにまだディスエーブルされ
ていない段へ書き込み、読出しステップは、各クロック
信号に基づき連続的にワードを１つの段から別の段へシ
フトし、シフトの最後にワードを読出す。
により大量のワードを記憶することのできるシフトレジ
スタからなるＦＩＦＯ形回路に対する制御方法を提供す
る。 【構成】 第１の書き込みステップでは、各ワードを前
記２つのクロック信号の関数として２つの連続する段に
書き込み、当該第１の書き込みステップをｍ／２ワード
が書き込まれたときに終了し、第２の書き込みステップ
では、ｍ番目の段への書き込みは連続的に第１の段まで
ディスエーブルされ、各クロック信号に基づいて第１の
書き込みステップと同じようにまだディスエーブルされ
ていない段へ書き込み、読出しステップは、各クロック
信号に基づき連続的にワードを１つの段から別の段へシ
フトし、シフトの最後にワードを読出す。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大量のデータの管理に
使用されるＦＩＦＯ回路の制御方法およびこの方法を実
施するための制御装置に関する。
使用されるＦＩＦＯ回路の制御方法およびこの方法を実
施するための制御装置に関する。
【０００２】本発明の方法に適するＦＩＦＯ回路用の制
御方法および制御装置は、ＨＤ ＭＡＣ信号の一部を形
成するビデオ信号の全走査線を記憶するための回路を制
御するため開発された。しかしこのＦＩＦＯ回路は当業
者によって、他のアプリケーションにも使用することが
できる。
御方法および制御装置は、ＨＤ ＭＡＣ信号の一部を形
成するビデオ信号の全走査線を記憶するための回路を制
御するため開発された。しかしこのＦＩＦＯ回路は当業
者によって、他のアプリケーションにも使用することが
できる。
【０００３】
【従来の技術】例えばＨＤ ＭＡＣ画像ではビデオライ
ンは一般に１２９６の９ビットワードを含み、これはシ
ャノンの定理に従ってサブサンプリングされる。そのた
め１つのＨＤ ＭＡＣビデオラインを処理するためには
少なくとも２５９２の９ビットワードを回路に記憶する
ことが可能でなければならず、このワードは４０．５Ｍ
Ｈｚで書き込まれなければならない。さらに記憶された
ビデオ信号の若干の処理または補正を実施するために、
信号を外部のマイクロコントローラに送出しなければな
らない。このことは一般に、データ伝送率が１００ｋｂ
ｉｔ／ｓから４００ｋｂｉｔ／ｓ（最も高速のバス）の
間で変化するバスを使用して行われる。したがって読出
し速度は書き込み速度より遅い。この場合、複数の回路
をビデオラインを記憶するために使用することができ
る。例えばＲＡＭ形メモリをデマルチプレクスされた入
力とマルチプレクスされた出力により４０．５ＭＨｚで
書き込むために使用することができる。
ンは一般に１２９６の９ビットワードを含み、これはシ
ャノンの定理に従ってサブサンプリングされる。そのた
め１つのＨＤ ＭＡＣビデオラインを処理するためには
少なくとも２５９２の９ビットワードを回路に記憶する
ことが可能でなければならず、このワードは４０．５Ｍ
Ｈｚで書き込まれなければならない。さらに記憶された
ビデオ信号の若干の処理または補正を実施するために、
信号を外部のマイクロコントローラに送出しなければな
らない。このことは一般に、データ伝送率が１００ｋｂ
ｉｔ／ｓから４００ｋｂｉｔ／ｓ（最も高速のバス）の
間で変化するバスを使用して行われる。したがって読出
し速度は書き込み速度より遅い。この場合、複数の回路
をビデオラインを記憶するために使用することができ
る。例えばＲＡＭ形メモリをデマルチプレクスされた入
力とマルチプレクスされた出力により４０．５ＭＨｚで
書き込むために使用することができる。
【０００４】しかしマルチプレクスされた入力とデマル
チプレクスされた出力の管理は複雑であり、複数の異な
るクロック信号の使用を必要とする。さらにこの部分は
製造するために多数のトランジスタを必要とする。
チプレクスされた出力の管理は複雑であり、複数の異な
るクロック信号の使用を必要とする。さらにこの部分は
製造するために多数のトランジスタを必要とする。
【０００５】そのため、シフトレジスタによって形成さ
れたＦＩＦＯ形回路をＨＤ ＭＡＣ形ビデオラインを記
憶するために使用するということが考えられた。しかし
シフトレジスタを記憶回路として使用するには、情報の
損失を回避するため記憶すべき情報に対して２つの段を
使用しなければならない。したがって、シフトレジスタ
の容量は２倍でなければならない。
れたＦＩＦＯ形回路をＨＤ ＭＡＣ形ビデオラインを記
憶するために使用するということが考えられた。しかし
シフトレジスタを記憶回路として使用するには、情報の
損失を回避するため記憶すべき情報に対して２つの段を
使用しなければならない。したがって、シフトレジスタ
の容量は２倍でなければならない。
【０００６】
【発明が解決しようとする課題】本発明の課題は、上記
の欠点を克服して、高速アクセス速度と比較的に低い読
出し速度により大量のワードを記憶することのできるシ
フトレジスタからなるＦＩＦＯ形回路に対する制御方法
を提供することである。
の欠点を克服して、高速アクセス速度と比較的に低い読
出し速度により大量のワードを記憶することのできるシ
フトレジスタからなるＦＩＦＯ形回路に対する制御方法
を提供することである。
【０００７】したがってこのことは、読出し速度がシフ
トレジスタへの書き込み速度よりも低いことを意味す
る。
トレジスタへの書き込み速度よりも低いことを意味す
る。
【０００８】本発明の別の課題は、ｍ個のｂビットワー
ド（ｍは大きくかつｎ≧１）を管理することのできるＦ
ＩＦＯ形回路に対する、上記と同様の回路（この回路で
は２つの書き込みステップは上記の書き込みステップと
同じであるが、読出しステップは一方の段から他方の段
へ各クロック信号に基づき連続的にワードシフトするこ
とからなる、すなわち読出しは出力段にて各２クロック
信号で行われる）を使用した制御方法を提供するもので
ある。
ド（ｍは大きくかつｎ≧１）を管理することのできるＦ
ＩＦＯ形回路に対する、上記と同様の回路（この回路で
は２つの書き込みステップは上記の書き込みステップと
同じであるが、読出しステップは一方の段から他方の段
へ各クロック信号に基づき連続的にワードシフトするこ
とからなる、すなわち読出しは出力段にて各２クロック
信号で行われる）を使用した制御方法を提供するもので
ある。
【０００９】この構成により、ＦＩＦＯ形回路への書き
込みと同じ速度で読出しを実行できる。
込みと同じ速度で読出しを実行できる。
【００１０】
【課題を解決するための手段】上記第１の課題は本発明
により、ｍのｎビットワードを管理することのできるＦ
ＩＦＯ形回路の制御方法であって、該ＦＩＦＯ形回路
は、ｍ段を有するｎシフトレジスタの直列接続からな
り、前記段の偶数段は第１のクロック信号により、奇数
段は第２のクロック信号により制御され、当該クロック
信号はオーバーラップしない形式の制御方法において、
第１の書き込みステップでは、各ワードを前記２つのク
ロック信号の関数として２つの連続する段に書き込み、
当該第１の書き込みステップをｍ／２ワードが書き込ま
れたときに終了し、第２の書き込みステップでは、ｍ番
目の段への書き込みは連続的に第１の段までディスエー
ブルされ、各クロック信号に基づいて第１の書き込みス
テップと同じようにまだディスエーブルされていない段
へ書き込み、読出しステップは、各クロック信号に基づ
き連続的にワードを１つの段から別の段へシフトし、シ
フトの最後にワードを読出すことにより行う構成によっ
て解決される。
により、ｍのｎビットワードを管理することのできるＦ
ＩＦＯ形回路の制御方法であって、該ＦＩＦＯ形回路
は、ｍ段を有するｎシフトレジスタの直列接続からな
り、前記段の偶数段は第１のクロック信号により、奇数
段は第２のクロック信号により制御され、当該クロック
信号はオーバーラップしない形式の制御方法において、
第１の書き込みステップでは、各ワードを前記２つのク
ロック信号の関数として２つの連続する段に書き込み、
当該第１の書き込みステップをｍ／２ワードが書き込ま
れたときに終了し、第２の書き込みステップでは、ｍ番
目の段への書き込みは連続的に第１の段までディスエー
ブルされ、各クロック信号に基づいて第１の書き込みス
テップと同じようにまだディスエーブルされていない段
へ書き込み、読出しステップは、各クロック信号に基づ
き連続的にワードを１つの段から別の段へシフトし、シ
フトの最後にワードを読出すことにより行う構成によっ
て解決される。
【００１１】有利には、第１のクロック信号と第２のク
ロック信号とは同じクロック信号の、オーバーラップし
ない２つのフェーズに相応する。クロック信号の周波数
は一般に１ＭＨｚより高く、有利には４０．５ＭＨｚで
ある。
ロック信号とは同じクロック信号の、オーバーラップし
ない２つのフェーズに相応する。クロック信号の周波数
は一般に１ＭＨｚより高く、有利には４０．５ＭＨｚで
ある。
【００１２】本発明の別の構成によれば、書き込みステ
ップは読出しステップの間は許容されない。書き込みス
テップと読出しステップとは有利には時間的に別個であ
る。しかし読出しステップを第２の書き込みステップ中
に開始することができる。
ップは読出しステップの間は許容されない。書き込みス
テップと読出しステップとは有利には時間的に別個であ
る。しかし読出しステップを第２の書き込みステップ中
に開始することができる。
【００１３】本発明の方法の有利な実施例では、シフト
レジスタへの書き込み許容が次の式により与えられる。
レジスタへの書き込み許容が次の式により与えられる。
【００１４】Ｌ＝１ Φ（Ｓｕｉｖ＋Ｗ0）＝１であれ
ばここでＬはラッチ回路の値であり、ΦはΦ１またはΦ
２のクロック信号フェーズを段が偶数であるか奇数であ
るかに依存して表し、Ｗ0は第１の書き込みステップ中
の書き込み確認パルスであり、Ｓｕｉｖは次のフェーズ
に対するイネーブル信号であり、＋は論理演算子であ
り、最終段は値Ｗ0＋Ｒ＝１により初期化される。ただ
しＲは読出し信号。
ばここでＬはラッチ回路の値であり、ΦはΦ１またはΦ
２のクロック信号フェーズを段が偶数であるか奇数であ
るかに依存して表し、Ｗ0は第１の書き込みステップ中
の書き込み確認パルスであり、Ｓｕｉｖは次のフェーズ
に対するイネーブル信号であり、＋は論理演算子であ
り、最終段は値Ｗ0＋Ｒ＝１により初期化される。ただ
しＲは読出し信号。
【００１５】本発明の方法を実施するための装置は、構
成される。
成される。
【００１６】
【実施例】本発明を以下、２５９２の９ビットワードを
含むオーバーサンプリングされたＨＤ ＭＡＣビデオラ
インの記憶に基づいて説明する。このビデオラインを記
憶するために本発明では、ｍのｎビットワードを記憶す
ることのできる（ここではｍ＝２５９２，ｎ＝９）ＦＩ
ＦＯ形回路を使用する。本発明では、ＦＩＦＯ回路はｍ
段のシフトレジスタからなり、ｎのシフトレジスタが並
列に接続されており、下記に説明するように同じクロッ
ク信号を受信する。したがってＦＩＦＯ回路はｍ×ｎの
スタティックメモリポイントを有する。このＦＩＦＯ形
回路に対する制御方法を以下、図１から図３に基づいて
説明する。
含むオーバーサンプリングされたＨＤ ＭＡＣビデオラ
インの記憶に基づいて説明する。このビデオラインを記
憶するために本発明では、ｍのｎビットワードを記憶す
ることのできる（ここではｍ＝２５９２，ｎ＝９）ＦＩ
ＦＯ形回路を使用する。本発明では、ＦＩＦＯ回路はｍ
段のシフトレジスタからなり、ｎのシフトレジスタが並
列に接続されており、下記に説明するように同じクロッ
ク信号を受信する。したがってＦＩＦＯ回路はｍ×ｎの
スタティックメモリポイントを有する。このＦＩＦＯ形
回路に対する制御方法を以下、図１から図３に基づいて
説明する。
【００１７】これらの図面で、ｍ矩形にはＥi，Ｅp(ｉ
＝奇数、ｐ＝偶数)が示されており、水平方向のＥm-3，
Ｅm-2，Ｅm-1，Ｅmはｍ段を表し、シフトレジスタのメ
モリポイントとも呼ばれる。ここで垂直方向の矩形は、
ｍシフトレジスタ段を書き込むのに必要なｍクロックフ
ェーズの関数としてシフトレジスタの変化を表す。本発
明では、奇数段がΦ１クロック信号の間イネーブルさ
れ、一方偶数段がΦ２クロック信号の間イネーブルされ
る。Φ１クロック信号とΦ２クロック信号は同じクロッ
ク信号の２つのフェーズを表す。このクロック信号はＨ
Ｄ ＭＡＣ形ビデオ信号を処理する場合は４０．５ＭＨ
ｚ信号である。本発明では、Φ１フェーズとΦ２フェー
ズはオーバーラップせず、並列に接続されたレジスタに
供給される。
＝奇数、ｐ＝偶数)が示されており、水平方向のＥm-3，
Ｅm-2，Ｅm-1，Ｅmはｍ段を表し、シフトレジスタのメ
モリポイントとも呼ばれる。ここで垂直方向の矩形は、
ｍシフトレジスタ段を書き込むのに必要なｍクロックフ
ェーズの関数としてシフトレジスタの変化を表す。本発
明では、奇数段がΦ１クロック信号の間イネーブルさ
れ、一方偶数段がΦ２クロック信号の間イネーブルされ
る。Φ１クロック信号とΦ２クロック信号は同じクロッ
ク信号の２つのフェーズを表す。このクロック信号はＨ
Ｄ ＭＡＣ形ビデオ信号を処理する場合は４０．５ＭＨ
ｚ信号である。本発明では、Φ１フェーズとΦ２フェー
ズはオーバーラップせず、並列に接続されたレジスタに
供給される。
【００１８】図１に基づき第１の書き込みステップがど
のように動作するかをまず説明する。この書き込みステ
ップは従来技術のものであり、その動作に対して１つの
データビットを書き込むために２つのシフトレジスタ段
を使用する。したがって、ｎビットをフェーズΦ１の間
並列に接続されたｎシフトレジスタの第１段でｉｎ1で
示された第１のワードに書き込むために、Ｅiで示され
たすべての奇数段が第１列に示されているようにオープ
ンされる。これにより情報ｉｎ1をｎレジスタの第１段
に並列に入力することができる。次にクロック信号のフ
ェーズΦ２の間、シフトレジスタのＥpで示された偶数
段がパルスＩ’によりオープンされ、情報ｉｎ1は第１
の奇数段Ｅiから次の偶数段Ｅpに転送され、図１の第２
列に示されたように以前の奇数段にも残る。次のΦ１ク
ロックフェーズの間、奇数段は再びオープンされ、書き
込むべき情報ｉｎ1が次の奇数段へ、書き込むべき情報
ｉｎ2が第１の奇数段Ｅｉへ書き込まれる。これは図１
の第３列に示されている。書き込みはクロック信号のフ
ェーズΦ２の機能でもΦ１と同じようにして続けられ
る。この動作は、（Ｉ−１）番目のワードに相当する情
報ｉｎI-1が第１の奇数段と第１の偶数段に図１の第ｍ
列に示されるように書き込まれるまで繰り返される。こ
の場合、Ｉ−１はｍ／２に相当し、ｍは書き込むべきワ
ード数、すなわち本発明では２５９２である。
のように動作するかをまず説明する。この書き込みステ
ップは従来技術のものであり、その動作に対して１つの
データビットを書き込むために２つのシフトレジスタ段
を使用する。したがって、ｎビットをフェーズΦ１の間
並列に接続されたｎシフトレジスタの第１段でｉｎ1で
示された第１のワードに書き込むために、Ｅiで示され
たすべての奇数段が第１列に示されているようにオープ
ンされる。これにより情報ｉｎ1をｎレジスタの第１段
に並列に入力することができる。次にクロック信号のフ
ェーズΦ２の間、シフトレジスタのＥpで示された偶数
段がパルスＩ’によりオープンされ、情報ｉｎ1は第１
の奇数段Ｅiから次の偶数段Ｅpに転送され、図１の第２
列に示されたように以前の奇数段にも残る。次のΦ１ク
ロックフェーズの間、奇数段は再びオープンされ、書き
込むべき情報ｉｎ1が次の奇数段へ、書き込むべき情報
ｉｎ2が第１の奇数段Ｅｉへ書き込まれる。これは図１
の第３列に示されている。書き込みはクロック信号のフ
ェーズΦ２の機能でもΦ１と同じようにして続けられ
る。この動作は、（Ｉ−１）番目のワードに相当する情
報ｉｎI-1が第１の奇数段と第１の偶数段に図１の第ｍ
列に示されるように書き込まれるまで繰り返される。こ
の場合、Ｉ−１はｍ／２に相当し、ｍは書き込むべきワ
ード数、すなわち本発明では２５９２である。
【００１９】その結果、シフトレジスタの最終段、すな
わち段Ｅmには第１のワードに相応するビット、すなわ
ちビットｉｎ1が書き込まれ、段Ｅm-1にはビットｉｎ1
が、段Ｅm-2とＥm-3にはビットｉｎ2が書き込まれる。
これは第ｍ列に示されている。
わち段Ｅmには第１のワードに相応するビット、すなわ
ちビットｉｎ1が書き込まれ、段Ｅm-1にはビットｉｎ1
が、段Ｅm-2とＥm-3にはビットｉｎ2が書き込まれる。
これは第ｍ列に示されている。
【００２０】従ってこの第１の書き込みステップの後、
ｍ／２×ｎビットがＦＩＦＯ回路に書き込まれる。すな
わち、１２９６の９ビットワードが１つのＨＤ ＭＡＣ
形ビデオ信号に対して書き込まれる。ここで第１のワー
ド入力はＦＩＦＯ形回路の最後に２段に記憶され、第２
のワードはその前の２段に記憶されることを述べてお
く。
ｍ／２×ｎビットがＦＩＦＯ回路に書き込まれる。すな
わち、１２９６の９ビットワードが１つのＨＤ ＭＡＣ
形ビデオ信号に対して書き込まれる。ここで第１のワー
ド入力はＦＩＦＯ形回路の最後に２段に記憶され、第２
のワードはその前の２段に記憶されることを述べてお
く。
【００２１】この書き込みステップの後、第２の書き込
みステップが、シフトレジスタに前に書き込まれたデー
タすべてを圧縮し、サブシーケンスワードを書き込むた
めに実行される。この第２のステップは図２に示されて
いる。この第２のステップは主に、ＦＩＦＯ形回路の第
２段への書き込みディスエーブルからなる。したがって
図２に示されているように、シフトレジスタの最終段、
すなわち情報ｉｎlを含む段Ｅmへの書き込みディスエー
ブルにより開始する。第２書き込みステップでのクロッ
ク信号の第１フェーズΦ１の間、最終段Ｅmはディスエ
ーブルされるが、しかし段Ｅm-1はパルスＩによりイネ
ーブルされ、前のワードの情報ｉｎ2がこれに書き込ま
れる。この書き込み動作もまた同じランクの前の段すべ
てで実行される。さらに第１の段は図２の列１’に示し
たように情報ｉｎlを受信する。したがって、段Ｅmだけ
がディスエーブルされ、他の段へは第１の書き込みステ
ップと同じように書き込まれる。次のフェーズΦ２で
は、情報ｉｎ2を含む段Ｅm -1で書き込みがディスエーブ
ルされるが、しかし前のワードの情報は段Ｅm-2に書き
込まれている。すなわち、情報ｉｎ3が列２’に示すよ
うに書き込まれる。このことは同じランクのすべての段
に対してあてはまる。そして第１の段に保持された情報
ｉｎlが次の段に書き込まれる。次のフェーズΦ２で
は、段Ｅm-2がディスエーブルされ、段Ｅm-1とＥmもデ
ィスエーブルされたままである。前の段は第１の書き込
みステップに対する手続きに従って書き込まれ、第１の
段は情報を次のワードｉｎl+1から受け取る。このよう
にしてクロックフェーズごとにシフトレジスタの前の段
への書き込みが、第１の段Ｅ1が情報ｉｎmを含むまでデ
ィスエーブルされる。このようにして、ｍ’で示した列
（ｍ’はｍに相当する）で、シフトレジスタの各段が記
憶すべきｍワードの１つに相当する情報を含む。この特
別な書き込み手続きにより、書き込むべきワードと同数
のシフト段を有するシフトレジスタを使用することがで
きる。言い替えると、ビット当たり１つのメモリポイン
ト記憶容量を有するＦＩＦＯ形回路を使用することがで
きる。これはとくに記憶すべきワード数が非常に大きい
場合、例えばＨＤ ＭＡＣ形ビデオラインの場合に有利
である。
みステップが、シフトレジスタに前に書き込まれたデー
タすべてを圧縮し、サブシーケンスワードを書き込むた
めに実行される。この第２のステップは図２に示されて
いる。この第２のステップは主に、ＦＩＦＯ形回路の第
２段への書き込みディスエーブルからなる。したがって
図２に示されているように、シフトレジスタの最終段、
すなわち情報ｉｎlを含む段Ｅmへの書き込みディスエー
ブルにより開始する。第２書き込みステップでのクロッ
ク信号の第１フェーズΦ１の間、最終段Ｅmはディスエ
ーブルされるが、しかし段Ｅm-1はパルスＩによりイネ
ーブルされ、前のワードの情報ｉｎ2がこれに書き込ま
れる。この書き込み動作もまた同じランクの前の段すべ
てで実行される。さらに第１の段は図２の列１’に示し
たように情報ｉｎlを受信する。したがって、段Ｅmだけ
がディスエーブルされ、他の段へは第１の書き込みステ
ップと同じように書き込まれる。次のフェーズΦ２で
は、情報ｉｎ2を含む段Ｅm -1で書き込みがディスエーブ
ルされるが、しかし前のワードの情報は段Ｅm-2に書き
込まれている。すなわち、情報ｉｎ3が列２’に示すよ
うに書き込まれる。このことは同じランクのすべての段
に対してあてはまる。そして第１の段に保持された情報
ｉｎlが次の段に書き込まれる。次のフェーズΦ２で
は、段Ｅm-2がディスエーブルされ、段Ｅm-1とＥmもデ
ィスエーブルされたままである。前の段は第１の書き込
みステップに対する手続きに従って書き込まれ、第１の
段は情報を次のワードｉｎl+1から受け取る。このよう
にしてクロックフェーズごとにシフトレジスタの前の段
への書き込みが、第１の段Ｅ1が情報ｉｎmを含むまでデ
ィスエーブルされる。このようにして、ｍ’で示した列
（ｍ’はｍに相当する）で、シフトレジスタの各段が記
憶すべきｍワードの１つに相当する情報を含む。この特
別な書き込み手続きにより、書き込むべきワードと同数
のシフト段を有するシフトレジスタを使用することがで
きる。言い替えると、ビット当たり１つのメモリポイン
ト記憶容量を有するＦＩＦＯ形回路を使用することがで
きる。これはとくに記憶すべきワード数が非常に大きい
場合、例えばＨＤ ＭＡＣ形ビデオラインの場合に有利
である。
【００２２】上記回路の場合明らかに当業者が実現する
回路は、ＦＩＦＯ形回路に書き込まれたワードの半分を
指示する信号を含まなければならない。この信号形式が
存在しなければ、第１の書き込むステップのために１つ
の段から別の段へのワードの書き込みをイネーブルする
ための信号をクロック信号のフェーズごとに使用するこ
とができる。この信号は第１のワードによりスタート
し、最後のワードにより終了することとなる。
回路は、ＦＩＦＯ形回路に書き込まれたワードの半分を
指示する信号を含まなければならない。この信号形式が
存在しなければ、第１の書き込むステップのために１つ
の段から別の段へのワードの書き込みをイネーブルする
ための信号をクロック信号のフェーズごとに使用するこ
とができる。この信号は第１のワードによりスタート
し、最後のワードにより終了することとなる。
【００２３】次に読出しステップを実行するための第１
の方法を図３に基づいて説明する。図２は第２の書き込
みステップの最終状態を示す。シフトレジスタの最終段
は最初に記憶されたワード、すなわち情報ｉｎ1を有す
る。従ってこのワードを出力側で直接読出すことができ
る。このワードが読出されたならば、前のワード、すな
わち情報ｉｎ2が段Ｅmに移動されなければならない。こ
のことは最後から２番目の段、すなわち段Ｅm-1の内容
を最終段Ｅmにシフトすることによって行われる。この
シフトを行うために、シフトレジスタの各段は段Ｅmか
ら段Ｅ1までオープンされ、次にクローズされる。この
動作は各クロックフェーズ中に行われる。段Ｅm-1が第
１のフェーズΦ１でオープンされ、次に段Ｅm-2が次の
フェーズΦ２でオープンされる。これが最初の段まで続
けられる。段はこれがｌ”パルスを受信するとオープン
される。ｍサイクルが実行されたならば、段Ｅmは情報
ｉｎ2を有する。すなわち、第２のワードに相当する情
報を有し、このワードを読み出すことができる。前の段
は情報ｉｎ3からｉｎmまでを正しくシフトされて有す
る。この場合、読出しは書き込みよりも格段に緩慢であ
る。
の方法を図３に基づいて説明する。図２は第２の書き込
みステップの最終状態を示す。シフトレジスタの最終段
は最初に記憶されたワード、すなわち情報ｉｎ1を有す
る。従ってこのワードを出力側で直接読出すことができ
る。このワードが読出されたならば、前のワード、すな
わち情報ｉｎ2が段Ｅmに移動されなければならない。こ
のことは最後から２番目の段、すなわち段Ｅm-1の内容
を最終段Ｅmにシフトすることによって行われる。この
シフトを行うために、シフトレジスタの各段は段Ｅmか
ら段Ｅ1までオープンされ、次にクローズされる。この
動作は各クロックフェーズ中に行われる。段Ｅm-1が第
１のフェーズΦ１でオープンされ、次に段Ｅm-2が次の
フェーズΦ２でオープンされる。これが最初の段まで続
けられる。段はこれがｌ”パルスを受信するとオープン
される。ｍサイクルが実行されたならば、段Ｅmは情報
ｉｎ2を有する。すなわち、第２のワードに相当する情
報を有し、このワードを読み出すことができる。前の段
は情報ｉｎ3からｉｎmまでを正しくシフトされて有す
る。この場合、読出しは書き込みよりも格段に緩慢であ
る。
【００２４】しかし図３を見てみると、ライン３に相当
するクロックフェーズΦ２ですでに、情報ｉｎ2をＥm出
力段に有する。そしてこの時に、記憶されている第２の
ワードを読み出すことができる。したがって各２つのク
ロックフェーズで、ＦＩＦＯ形回路の最終段での情報読
出しを再スタートすることができる。このように本発明
の実施例によれば、読出しを各サイクルごとに行うこと
ができ、したがって読出し速度が速くなる。
するクロックフェーズΦ２ですでに、情報ｉｎ2をＥm出
力段に有する。そしてこの時に、記憶されている第２の
ワードを読み出すことができる。したがって各２つのク
ロックフェーズで、ＦＩＦＯ形回路の最終段での情報読
出しを再スタートすることができる。このように本発明
の実施例によれば、読出しを各サイクルごとに行うこと
ができ、したがって読出し速度が速くなる。
【００２５】次の本発明の制御方法を実施するための種
々の回路に対する実施例を図４および図５に基づいて説
明する。図５には、ｍ段を有するシフトレジスタの１つ
の段が示されている。１つの団から次の段へシフトされ
る情報は、ｉｎ［ｎ−１；０］およびｏｕｔ［ｎ−１；
０］矢印により表されており、この段は“ＯＰＥＮ”パ
ルスによってイネーブルされる。このパルスがゼロであ
れば、各段は書き込みディスエーブルに相応してこの情
報を保持する。そしてこのパルスが１であれば、段は前
の段の値と同じであり、これは書き込みイネーブルに相
応する。
々の回路に対する実施例を図４および図５に基づいて説
明する。図５には、ｍ段を有するシフトレジスタの１つ
の段が示されている。１つの団から次の段へシフトされ
る情報は、ｉｎ［ｎ−１；０］およびｏｕｔ［ｎ−１；
０］矢印により表されており、この段は“ＯＰＥＮ”パ
ルスによってイネーブルされる。このパルスがゼロであ
れば、各段は書き込みディスエーブルに相応してこの情
報を保持する。そしてこのパルスが１であれば、段は前
の段の値と同じであり、これは書き込みイネーブルに相
応する。
【００２６】図４に示されているように、本発明の制御
の実施例に対するシフトレジスタＲは段Ｅ1からＥmを直
列に有する。第１および第２の入力側でこれらの段はク
ロックパルスΦ１、Φ２を受信する。図４に示されてい
るように、奇数段Ｅ1，Ｅ3はΦ１を第１の入力側にΦ２
を第２の入力側に受信し、偶数段Ｅ2，ＥmはΦ２を第１
の入力側にΦ１を第２の入力側に受信するように接続さ
れている。図４に示されるように、フェーズΦ１とΦ２
はシフトレジスタの異なる段の入力側にインバータ
Ｉ1，Ｉ2およびＩ3，Ｉ4を介してそれぞれ直列に接続さ
れている。
の実施例に対するシフトレジスタＲは段Ｅ1からＥmを直
列に有する。第１および第２の入力側でこれらの段はク
ロックパルスΦ１、Φ２を受信する。図４に示されてい
るように、奇数段Ｅ1，Ｅ3はΦ１を第１の入力側にΦ２
を第２の入力側に受信し、偶数段Ｅ2，ＥmはΦ２を第１
の入力側にΦ１を第２の入力側に受信するように接続さ
れている。図４に示されるように、フェーズΦ１とΦ２
はシフトレジスタの異なる段の入力側にインバータ
Ｉ1，Ｉ2およびＩ3，Ｉ4を介してそれぞれ直列に接続さ
れている。
【００２７】さらに、奇数段はインバータＩ5により反
転された信号ＷOΦ１を受信し、偶数段はインバータＩ6
により反転された信号ＷOΦ２を受信する。信号ＷOは第
１の書き込みステップを有効にする。ＷOΦ１とＷOΦ２
は機能的にＷOと同じであるが、相互に１つのフェーズ
によってシフトされている。さらにＲ信号が読出しステ
ップを有効にする。このＲ信号はインバータＩ7に送出
され、このインバータの出力はＮＡＮＤゲートＮ１の入
力側に送出される。このゲートの他方の入力側は反転さ
れたＷOΦ２信号を受信する。ＮＡＮＤゲートＮ１から
の出力はインバータＩ8に送出され、このインバータの
出力はシフトレジスタの最終段Ｅmの入力側に送出され
る。この読出しパルスはシフトレジスタの最終段Ｅmか
らシフトレジスタの第１段Ｅ1へ伝播される。これは矢
印ｆにより示されている。一方データ入力はシフトレジ
スタの第１段からシフトレジスタの最終段Ｅmへ移動す
る。これは矢印ｆ’により示されている。
転された信号ＷOΦ１を受信し、偶数段はインバータＩ6
により反転された信号ＷOΦ２を受信する。信号ＷOは第
１の書き込みステップを有効にする。ＷOΦ１とＷOΦ２
は機能的にＷOと同じであるが、相互に１つのフェーズ
によってシフトされている。さらにＲ信号が読出しステ
ップを有効にする。このＲ信号はインバータＩ7に送出
され、このインバータの出力はＮＡＮＤゲートＮ１の入
力側に送出される。このゲートの他方の入力側は反転さ
れたＷOΦ２信号を受信する。ＮＡＮＤゲートＮ１から
の出力はインバータＩ8に送出され、このインバータの
出力はシフトレジスタの最終段Ｅmの入力側に送出され
る。この読出しパルスはシフトレジスタの最終段Ｅmか
らシフトレジスタの第１段Ｅ1へ伝播される。これは矢
印ｆにより示されている。一方データ入力はシフトレジ
スタの第１段からシフトレジスタの最終段Ｅmへ移動す
る。これは矢印ｆ’により示されている。
【００２８】次にシフトレジスタの各段に関連して制御
回路の実施例を図５に基づいて説明する。シフトレジス
タの各段に関連する制御回路は“ＯＰＥＮ”パルスを有
する。このパルスは書き込みディスエーブルの場合はゼ
ロであり、書き込みイネーブルの場合は１である。図５
に示されるように、各段またはメモリポイントに関連す
る制御回路はまずＮＡＮＤゲートＮ２を有する。このＮ
ＡＮＤゲートは一方の入力側にパルスｓｕｉｖｎを、他
方の入力側にパルスｎＷOを受信する。パルスｓｕｉｖ
ｎはＳｕｉｖ段から読出された出力である。パルスｎＷ
OはＷOΦ１またはＷOΦ２であり、この段が奇数段であ
るか偶数段であるかに依存する。ここでパルスＷOはＦ
ＩＦＯ形回路への第１の書き込みフェーズをイネーブル
する。ＮＡＮＤゲートＮ２からの出力は“ＬＡＴＣＨ”
回路Ｌの入力側に送出される。“ＬＡＴＣＨ”回路Ｌの
クロックはΦ１またはΦ２コントロールパルスに、この
段が偶数段であるかまたは奇数段であるかに依存して接
続される。“ＬＡＴＣＨ”回路ＬはＭＯＳ形トランジス
タＴ1と第１のインバータＩ9を有する。このトランジス
タはΦ１パルスまたはΦ２パルスをそのグリッドに受信
する。第１のインバータには第２のインバータＩ10が帰
還接続されている。
回路の実施例を図５に基づいて説明する。シフトレジス
タの各段に関連する制御回路は“ＯＰＥＮ”パルスを有
する。このパルスは書き込みディスエーブルの場合はゼ
ロであり、書き込みイネーブルの場合は１である。図５
に示されるように、各段またはメモリポイントに関連す
る制御回路はまずＮＡＮＤゲートＮ２を有する。このＮ
ＡＮＤゲートは一方の入力側にパルスｓｕｉｖｎを、他
方の入力側にパルスｎＷOを受信する。パルスｓｕｉｖ
ｎはＳｕｉｖ段から読出された出力である。パルスｎＷ
OはＷOΦ１またはＷOΦ２であり、この段が奇数段であ
るか偶数段であるかに依存する。ここでパルスＷOはＦ
ＩＦＯ形回路への第１の書き込みフェーズをイネーブル
する。ＮＡＮＤゲートＮ２からの出力は“ＬＡＴＣＨ”
回路Ｌの入力側に送出される。“ＬＡＴＣＨ”回路Ｌの
クロックはΦ１またはΦ２コントロールパルスに、この
段が偶数段であるかまたは奇数段であるかに依存して接
続される。“ＬＡＴＣＨ”回路ＬはＭＯＳ形トランジス
タＴ1と第１のインバータＩ9を有する。このトランジス
タはΦ１パルスまたはΦ２パルスをそのグリッドに受信
する。第１のインバータには第２のインバータＩ10が帰
還接続されている。
【００２９】“ＬＡＴＣＨ”回路Ｌからの出力は前の段
（この段がΦ１パルスを受信する場合、この場合この段
はＡＣＴＮで示されたパルスを読出しパルスに依存して
供給する）またはインバータＩ11の入力側（この段がΦ
２パルスを受信する場合）に送出される。インバータ出
力はＮＡＮＤゲートＮ３の一方の入力側に送出され、こ
のゲートはΦ１パルスまたはΦ２パルスを段が奇数であ
るか偶数であるかに依存して他方の入力側で受信する。
ＮＡＮＤゲートＮ３の出力はインバータＩ12に送出さ
れ、このインバータの出力側はシフトレジスタの相応す
る段への書き込みをイネーブルまたはディスエーブルす
る“ＯＰＥＮ”パルスを送出する。
（この段がΦ１パルスを受信する場合、この場合この段
はＡＣＴＮで示されたパルスを読出しパルスに依存して
供給する）またはインバータＩ11の入力側（この段がΦ
２パルスを受信する場合）に送出される。インバータ出
力はＮＡＮＤゲートＮ３の一方の入力側に送出され、こ
のゲートはΦ１パルスまたはΦ２パルスを段が奇数であ
るか偶数であるかに依存して他方の入力側で受信する。
ＮＡＮＤゲートＮ３の出力はインバータＩ12に送出さ
れ、このインバータの出力側はシフトレジスタの相応す
る段への書き込みをイネーブルまたはディスエーブルす
る“ＯＰＥＮ”パルスを送出する。
【００３０】この回路では“ＬＡＴＣＨ”回路Ｌの値
が、前に記憶されたワードが次のクロックフェーズの間
にカレント段へ書き込まれたか否かを表す。
が、前に記憶されたワードが次のクロックフェーズの間
にカレント段へ書き込まれたか否かを表す。
【００３１】“ＬＡＴＣＨ”が１である： −第１の書き込みステップではパルスＷO＝１かつＷ＝
１である。Ｗはすべての場合で書き込みがイネーブルさ
れていることを意味する。
１である。Ｗはすべての場合で書き込みがイネーブルさ
れていることを意味する。
【００３２】−第２の書き込みステップではパルスＷ＝
１かＷO＝０である。したがって次の段に対する“ＬＡ
ＴＣＨ”Ｌの１である（このことは次の段がまだ書き込
みディスエーブルになっていなければ書き込みがイネー
ブルされることを意味する）。
１かＷO＝０である。したがって次の段に対する“ＬＡ
ＴＣＨ”Ｌの１である（このことは次の段がまだ書き込
みディスエーブルになっていなければ書き込みがイネー
ブルされることを意味する）。
【００３３】−書き込みステップではなく、次の段に対
する“ＬＡＴＣＨ”回路Ｌが１であれば、このことは読
出しがすでに実行されたことを意味する。
する“ＬＡＴＣＨ”回路Ｌが１であれば、このことは読
出しがすでに実行されたことを意味する。
【００３４】上記の条件は次の式によって表すことがで
きる。
きる。
【００３５】Ｌ＝１ ただしΦ．（Ｗ．ＷＯ／Ｗ．ＷＯ
Ｓｕｉｖ／．Ｗ．Ｓｕｉｖ）＝１である場合 ここでＷは２つの書き込みフェーズを表し、ＷＯは第１
の書き込みフェーズを表し、Ｗ，ＷＯ＝ＷＯは第１の書
き込みフェーズを表し、Ｓｕｉｖは次の段からのパルス
出力を表し、Ｗは非書き込みフェーズを表し（読出しの
み）、したがってＷ．Ｓｕｉｖは読出しを表し、ドット
は論理積を、スラッシュは論理和を表す。
Ｓｕｉｖ／．Ｗ．Ｓｕｉｖ）＝１である場合 ここでＷは２つの書き込みフェーズを表し、ＷＯは第１
の書き込みフェーズを表し、Ｗ，ＷＯ＝ＷＯは第１の書
き込みフェーズを表し、Ｓｕｉｖは次の段からのパルス
出力を表し、Ｗは非書き込みフェーズを表し（読出しの
み）、したがってＷ．Ｓｕｉｖは読出しを表し、ドット
は論理積を、スラッシュは論理和を表す。
【００３６】上記式は次のように簡単にすることができ
る。
る。
【００３７】Ｌ＝１ ただしΦ．（Ｓｕｉｖ／Ｗ．Ｗ
Ｏ）＝１であるか、または Ｌ＝１ ただしΦ．(Ｓｕｉｖ／ＷＯ)である場合、なぜ
ならＷＯ．Ｗ＝ＷＯ． 図５に示された制御回路は上記式を実行する。この制御
回路は１７のトランジスタで製作できるので有利であ
る。これにより制御回路は、マルチプレクスおよびデマ
ルチプレクスされた入力および出力によるＲＡＭ回路を
使用した場合よりも構造が簡単になる。
Ｏ）＝１であるか、または Ｌ＝１ ただしΦ．(Ｓｕｉｖ／ＷＯ)である場合、なぜ
ならＷＯ．Ｗ＝ＷＯ． 図５に示された制御回路は上記式を実行する。この制御
回路は１７のトランジスタで製作できるので有利であ
る。これにより制御回路は、マルチプレクスおよびデマ
ルチプレクスされた入力および出力によるＲＡＭ回路を
使用した場合よりも構造が簡単になる。
【００３８】次に種々の読出しおよび書き込みステップ
中の回路の動作を詳細に説明する。第１の書き込みステ
ップの開始時にパルスＷＯは１に変化する。これはＷＯ
Φ２が各Φ１パルスで１に変化し、ＷＯΦ２が各Φ２パ
ルスで１に変化するのと同じである。この時点でシフト
レジスタに記憶されている種々の値は表Ａに示すように
伝播することができる。
中の回路の動作を詳細に説明する。第１の書き込みステ
ップの開始時にパルスＷＯは１に変化する。これはＷＯ
Φ２が各Φ１パルスで１に変化し、ＷＯΦ２が各Φ２パ
ルスで１に変化するのと同じである。この時点でシフト
レジスタに記憶されている種々の値は表Ａに示すように
伝播することができる。
【００３９】
【数１】
【００４０】この表でＬ１；Ｌ２；Ｌ３；Ｌ４；Ｌｍ−
２；Ｌｍ−１；Ｌｍは回路５のラッチの値を示す。この
値は回路がアクティブのとき、言い替えると“ＯＰＥ
Ｎ”パルスが１のときは太字で示されいる。この書き込
みフェーズの間、Ｒパルスはゼロである。さらに相応す
るレジスタに含まれるワードの値は丸括弧に示されてい
る。
２；Ｌｍ−１；Ｌｍは回路５のラッチの値を示す。この
値は回路がアクティブのとき、言い替えると“ＯＰＥ
Ｎ”パルスが１のときは太字で示されいる。この書き込
みフェーズの間、Ｒパルスはゼロである。さらに相応す
るレジスタに含まれるワードの値は丸括弧に示されてい
る。
【００４１】第１の書き込みステップの終了時にパルス
ＷＯはゼロに変化する。これはＷＯΦ２が次のΦ２パル
スでゼロに変化し、ＷＯΦ１が次のΦ１パルスでゼロに
変化するのと同じである。これは圧縮フェーズのスター
トであり、この圧縮フェーズは“ＬＡＴＣＨ”Ｌが第１
段でゼロになるとき終了する。第２の書き込みステップ
のスタートは表Ｂに示されている。
ＷＯはゼロに変化する。これはＷＯΦ２が次のΦ２パル
スでゼロに変化し、ＷＯΦ１が次のΦ１パルスでゼロに
変化するのと同じである。これは圧縮フェーズのスター
トであり、この圧縮フェーズは“ＬＡＴＣＨ”Ｌが第１
段でゼロになるとき終了する。第２の書き込みステップ
のスタートは表Ｂに示されている。
【００４２】
【数２】
【００４３】書き込みステップの終了は表Ｃにより表さ
れる。
れる。
【００４４】
【数３】
【００４５】これでこれら書き込みフェーズすべてが終
了し、シフトレジスタの各段で１ワードに相応する情報
が得られる。読出しステップの間、パルスＷＯはゼロで
あるが、読出しパルスＲが最終段Ｅｍに送出され、これ
によりΦ１Ｒ＝１であればこの段の情報が読出される。
この場合、隔離されたワードを読み出すことになる。と
いうは、レジスタの各段に含まれる情報は下記の表Ｄの
ようにシフトされるからである。
了し、シフトレジスタの各段で１ワードに相応する情報
が得られる。読出しステップの間、パルスＷＯはゼロで
あるが、読出しパルスＲが最終段Ｅｍに送出され、これ
によりΦ１Ｒ＝１であればこの段の情報が読出される。
この場合、隔離されたワードを読み出すことになる。と
いうは、レジスタの各段に含まれる情報は下記の表Ｄの
ようにシフトされるからである。
【００４６】
【数４】
【００４７】すべての動作が実行されると、ワードｉｎ
２を最終段で読出すことができる。
２を最終段で読出すことができる。
【００４８】選択的に次のワードを各クロックサイクル
（４０．５ＭＨｚ）の間に読出すこともできる。Φ１．
Ｒは１にセットされ、後続のワードに対しても同じであ
る。
（４０．５ＭＨｚ）の間に読出すこともできる。Φ１．
Ｒは１にセットされ、後続のワードに対しても同じであ
る。
【００４９】上記の説明は本発明の実施例の１つであ
る。本発明の利点の１つは制御回路に少数のトランジス
タしか使用しなくてすむことである。
る。本発明の利点の１つは制御回路に少数のトランジス
タしか使用しなくてすむことである。
【００５０】
【発明の効果】本発明により、高速アクセス速度と比較
的に低い読出し速度により大量のワードを記憶すること
のできるシフトレジスタからなるＦＩＦＯ形回路に対す
る制御方法が得られる。
的に低い読出し速度により大量のワードを記憶すること
のできるシフトレジスタからなるＦＩＦＯ形回路に対す
る制御方法が得られる。
【図１】本発明の動作を説明するための概略図である。
【図２】本発明の動作を説明するための概略図である。
【図３】本発明の動作を説明するための概略図である。
【図４】本発明の実施例のブロック回路図である。
【図５】本発明の実施例のブロック回路図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/907 Ｂ 7734−5Ｃ
Claims (10)
- 【請求項１】 ｍのｎビットワード（ｍは大であり、ｎ
＞１）を管理することのできるＦＩＦＯ形回路の制御方
法であって、 該ＦＩＦＯ形回路は、ｍ段を有するｎシフトレジスタの
直列接続からなり、 前記段の偶数段は第１のクロック信号により、奇数段は
第２のクロック信号により制御され、 当該クロック信号はオーバーラップしない形式の制御方
法において、 第１の書き込みステップでは、各ワードを前記２つのク
ロック信号の関数として２つの連続する段に書き込み、 当該第１の書き込みステップをｍ／２ワードが書き込ま
れたときに終了し、 第２の書き込みステップでは、ｍ番目の段への書き込み
は連続的に第１の段までディスエーブルされ、各クロッ
ク信号に基づいて第１の書き込みステップと同じように
まだディスエーブルされていない段へ書き込み、 読出しステップは、各クロック信号に基づき連続的にワ
ードを１つの段から別の段へシフトし、シフトの最後に
ワードを読出すことにより行う、ことを特徴とする制御
方法。 - 【請求項２】 第１のクロック信号と第２のクロック信
号は同じクロック信号の２つのフェーズに相応する請求
項１記載の方法。 - 【請求項３】 クロック信号の周波数は有利には４０．
５ＭＨｚである請求項２記載の方法。 - 【請求項４】 書き込みステップを読出しステップの間
はイネーブルしない請求項１から３までのいずれか１項
記載の方法。 - 【請求項５】 書き込みステップと読出しステップとは
時間的に別個である請求項１から４までのいずれか１項
記載の方法。 - 【請求項６】 “ＯＰＥＮ”書き込みイネーブルはシフ
トレジスタの段において次式により与えられる： Ｌ＝１ ただしΦ．（Ｓｕｉｖ＋ＷＯ）＝１ ここでＬは“ＬＡＴＣＨ”回路の値、Φは当該の段が偶
数段であるかまたは奇数段あるかに依存してクロック信
号のフェーズΦ１またはΦ２を表し、ＷＯは第１の書き
込みステップ中の書き込みイネーブルパルスであり、Ｓ
ｕｉｖは次の段に対するイネーブル信号であり、．と＋
は論理演算子であり、最終段が値ＷＯ＋Ｒ＝１により開
始され、ただしＲは読出し信号を表す請求項１から５ま
でのいずれか１項記載の方法。 - 【請求項７】 ｍのｎビットワード（ｍは大であり、ｎ
＞１）を管理することのできるＦＩＦＯ形回路の制御方
法であって、 該ＦＩＦＯ形回路は、ｍ段を有するｎシフトレジスタの
直列接続からなり、 前記段の偶数段は第１のクロック信号により、奇数段は
第２のクロック信号により制御され、 当該クロック信号はオーバーラップしない形式の制御方
法において、 第１の書き込みステップでは、各ワードを前記２つのク
ロック信号の関数として２つの連続する段に書き込み、 当該第１の書き込みステップをｍ／２ワードが書き込ま
れたときに終了し、 第２の書き込みステップでは、ｍ番目の段への書き込み
は連続的に第１の段までディスエーブルされ、各クロッ
ク信号に基づいて第１の書き込みステップと同じように
まだディスエーブルされていない段へ書き込み、 読出しステップは、各クロック信号に基づき連続的にワ
ードを１つの段から別の段へシフトし、読出しをクロッ
ク信号１つおきに段の出力側で行う、ことを特徴とする
方法。 - 【請求項８】 読出しステップを第２の書き込みステッ
プ中に開始する請求項７記載の方法。 - 【請求項９】 請求項１から８までに記載された方法を
実施するための装置であって、奇数段（Ｅ１，Ｅ
２，．．．）と偶数段（Ｅ２，．．，Ｅｍ）とは、奇数
段が第１のクロック信号（Φ１）を第１の入力側に、第
２のクロック信号（Φ２）を第２の入力側に受信し、偶
数段が第２のクロック信号（Φ２）を第１の入力側に、
第１のクロック信号（Φ１）を第２の入力側に受信する
ようにクロック信号に接続されており、 奇数段は反転パルスＷｏΦ１を受信し、偶数段段は反転
パルスＷｏΦ２を受信し、ここでＷｏは書き込み有効信
号を表し、読出し有効信号はシフトレジスタの最終段に
供給されることを特徴とする装置。 - 【請求項１０】 各段は制御回路を有し、 該制御回路は第１のＮＡＮＤ回路（Ｎ２）と、“ＬＡＴ
ＣＨ”回路（Ｌ）と、第２のＮＡＮＤ回路（Ｎ３）とか
らなり、 前記第１のＮＡＮＤ回路（Ｎ２）は、当該段の形式（偶
数段かまたは奇数段か）に依存して入力側にＷｏΦ１ま
たはＷｏΦ２を、また前段からパルス出力を受信し、 前記“ＬＡＴＣＨ”回路（Ｌ）は、ＮＡＮＤ回路からの
出力を受信し、パルスを前段に出力し、かつ第２のクロ
ック信号（Φ２）または第１のクロック信号（Φ１）に
よって制御され、 前記第２のＮＡＮＤ回路（Ｎ３）は、一方の入力側で前
記“ＬＡＴＣＨ”回路（Ｌ）からのインバータ（Ｉ１
１）により反転された出力を受信し、他方の入力側で第
１のクロック信号（Φ１）または第２のクロック信号
（Φ２）を受信し、 該第２のＮＡＮＤ回路（Ｎ３）からの出力は、インバー
タ（Ｉ１２）を介して当該段の書き込みをイネーブルま
たはディスエーブルするために当該段に供給される請求
項９記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9310204A FR2709359B1 (fr) | 1993-08-24 | 1993-08-24 | Procédé de commande d'un circuit du type premier entré - premier sorti. |
| FR9310204 | 1993-08-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07104972A true JPH07104972A (ja) | 1995-04-21 |
Family
ID=9450366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6199738A Pending JPH07104972A (ja) | 1993-08-24 | 1994-08-24 | Ｆｉｆｏ回路の制御方法および該方法実施のための制御装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5521872A (ja) |
| EP (1) | EP0640910B1 (ja) |
| JP (1) | JPH07104972A (ja) |
| DE (1) | DE69423157T2 (ja) |
| ES (1) | ES2145112T3 (ja) |
| FR (1) | FR2709359B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999027494A1 (en) * | 1997-11-26 | 1999-06-03 | Seiko Epson Corporation | Image processor and integrated circuit for the same |
| JP2002519737A (ja) * | 1998-06-30 | 2002-07-02 | テーウー エレクトロニクス カンパニー リミテッド | 交流形プラズマディスプレイパネルシステムのデータインターフェーシング装置 |
| JP2007102219A (ja) * | 1997-11-26 | 2007-04-19 | Seiko Epson Corp | 画像処理装置のための集積化回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4805139A (en) * | 1987-10-22 | 1989-02-14 | Advanced Micro Devices, Inc. | Propagating FIFO storage device |
| US4903285A (en) * | 1989-02-24 | 1990-02-20 | Tektronic, Inc. | Efficiency shift register |
| US5363330A (en) * | 1991-01-28 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device incorporating data latch and address counter for page mode programming |
-
1993
- 1993-08-24 FR FR9310204A patent/FR2709359B1/fr not_active Expired - Fee Related
-
1994
- 1994-08-02 DE DE69423157T patent/DE69423157T2/de not_active Expired - Fee Related
- 1994-08-02 EP EP94401779A patent/EP0640910B1/fr not_active Expired - Lifetime
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Cited By (3)
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|---|---|---|---|---|
| WO1999027494A1 (en) * | 1997-11-26 | 1999-06-03 | Seiko Epson Corporation | Image processor and integrated circuit for the same |
| JP2007102219A (ja) * | 1997-11-26 | 2007-04-19 | Seiko Epson Corp | 画像処理装置のための集積化回路 |
| JP2002519737A (ja) * | 1998-06-30 | 2002-07-02 | テーウー エレクトロニクス カンパニー リミテッド | 交流形プラズマディスプレイパネルシステムのデータインターフェーシング装置 |
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